KR20210067334A - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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이현민
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유동건
이지현
윤석현
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Abstract

본 발명의 일 실시형태는 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 제1 및 제2 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 측부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 내습 신뢰성을 향상시킴과 동시에 내전압을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
상기와 같이 소형 및 고용량 제품에 대하여는 신뢰성 및 고내전압 특성 확보가 필수적이다.
또한, 적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기 방법에서 사이드 마진부 형성 과정에서, 사이드 마진부 내부에 공극부가 증가하고, 이 공극부를 통해 수분이 침투하여 내습 신뢰성이 저하될 수 있다.
상기 공극부를 제거하기 위해 소성 온도를 상승시킬 경우 사이드 마진부에 인접한 내부전극의 과소성으로 인하여 내전압이 저하되는 문제가 발생할 수 있다.
따라서, 초소형 및 고용량 제품에서 내습 신뢰성을 향상시키고 높은 BDV를 확보할 수 있는 연구가 필요한 실정이다.
한국공개특허공보 2010-0136917
본 발명은 내습 신뢰성을 향상시킴과 동시에 내전압을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 제1 및 제2 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 측부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계 및 상기 절단된 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터의 제조방법을 제공한다.
본 발명의 일 실시형태에 의하면, 세라믹 바디의 중앙부 영역에서 적층 방향 거리와 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리의 비율을 조절함으로써, 내습 신뢰성을 향상시킴과 동시에 내전압을 향상시킬 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 절연파괴전압(Breakdown Voltage, BDV)이 상승할 수 있어 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 1의 I-I' 단면도이다.
도 5는 도 4의 B 영역 확대도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 1의 I-I' 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 형성되는 복수의 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 제2 방향으로서 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 제1 방향으로서 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 제3 방향으로서 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제3 면(3) 및 제4 면(4)으로부터 일정 간격을 두고 각각 형성된다.
상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 제1 및 제2 면(1, 2)으로 노출되되, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부전극(121, 122) 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 측부 상에 배치된 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)를 포함한다.
상기 세라믹 바디(110)의 내부에는 복수의 내부전극(121, 122)이 형성되어 있으며, 상기 복수의 내부전극(121, 122)의 각 측부는 상기 세라믹 바디(110)의 폭 방향 면인 제1 면(1) 및 제2 면(2)에 노출되며, 노출된 측부 상에 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 배치된다.
제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께가 10㎛ 이상 45㎛ 미만일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수의 유전체층(111)이 적층된 적층체와 상기 적층체의 양 측면에 배치되는 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)로 구성될 수 있다.
상기 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다.
상기 유전체층(111)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.
상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 3을 참조하면, 유전체층(111)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출되고, 제1 내부전극(121)의 타단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있다.
세라믹 바디의 제3 면(3)으로 노출된 제1 내부전극의 단부는 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결되고, 제2 내부전극(122)의 타단은 제3 면(3)으로부터 소정의 간격을 두고 형성된다.
상기 내부전극은 고용량 적층 세라믹 커패시터 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 유전체층(111)은 제1 내부전극(121)의 폭과 동일한 폭을 가질 수 있다. 즉, 상기 제1 내부전극(121)은 유전체층(111)의 폭 방향에 대해서는 전체적으로 형성될 수 있다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 유전체층의 폭 및 내부전극의 폭은 100 내지 900㎛일 수 있다. 보다 구체적으로, 유전체층의 폭 및 내부전극의 폭은 100 내지 500㎛이거나, 100 내지 900㎛일 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(114, 115)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(114, 115)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부(114, 115)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부(114, 115)는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 초소형 및 고용량 제품에서 내습 신뢰성을 향상시키고 높은 BDV를 확보하기 위하여, 세라믹 바디의 중앙부 영역에서 적층 방향 거리와 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리의 비율을 조절하는데 특징이 있다.
즉, 본 발명의 일 실시형태에서와 같이 상기 상부 및 하부 커버부(114, 115)는 각각 20 μm 이하의 두께를 가질 경우 내습 신뢰성 저하의 문제가 있을 수 있으며, 상기 상부 및 하부 커버부의 두께가 20 μm를 초과하는 종래의 경우에는 커버부의 두께로 인한 내습 신뢰성의 문제는 없다.
본 발명의 일 실시형태에서 내부전극과 유전체층은 동시에 절단되어 형성되는 것으로, 내부전극의 폭과 유전체층의 폭은 동일하게 형성될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
적층 세라믹 커패시터의 용량을 극대화하기 위해서 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부전극의 커버리지를 향상시키는 방법 등이 고려되고 있다.
또한, 용량을 형성하는 내부전극의 중첩 면적을 향상시키는 방법이 고려되고 있다.
내부전극의 중첩 면적을 늘리기 위해서는 내부전극이 형성되지 않은 마진부 영역이 최소화되어야 한다.
특히, 적층 세라믹 커패시터가 소형화될수록 내부전극의 중첩 영역을 늘리기 위해서는 마진부 영역이 최소화되어야 한다.
일반적으로, 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기 방법에서 사이드 마진부 형성 과정에서, 사이드 마진부 내부에 공극부가 증가하고, 이 공극부를 통해 수분이 침투하여 내습 신뢰성이 저하될 수 있다.
상기 공극부를 제거하기 위해 소성 온도를 상승시킬 경우 사이드 마진부에 인접한 내부전극의 과소성으로 인하여 내전압이 저하되는 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족한다.
상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리와 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리의 비율을 조절함으로써, 초소형 고용량 적층 세라믹 커패시터를 구현할 수 있으며, 내습 신뢰성을 향상시킴과 동시에 내전압을 향상시킬 수 있다.
특히, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께는 0.6 ㎛ 이하이고, 상기 내부전극(121, 122)의 두께는 0.4 ㎛ 이하의 초소형 및 고용량 적층 세라믹 커패시터를 특징으로 한다.
본 발명의 일 실시형태와 같이, 상기 유전체층(111)의 두께는 0.6 ㎛ 이하이고, 상기 내부전극(121, 122)의 두께는 0.4 ㎛ 이하인 박막의 유전체층과 내부전극이 적용된 초소형 및 고용량 적층 세라믹 커패시터의 경우에 사이드 마진부로 수분이 침투하여 내습 신뢰성이 저하되는 문제가 매우 중요한 이슈이다.
즉, 종래의 적층 세라믹 커패시터의 경우에 비하여 본 발명의 일 실시형태에서는 유전체층(111)의 두께가 0.6 ㎛ 이하이고, 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 초소형 및 고용량 적층 세라믹 커패시터에 적용되는 기술이기 때문에, 유전체층과 내부전극의 두께가 얇아 수분 침투에 따른 내습 신뢰성이 저하될 가능성이 높다.
그러나, 본 발명의 일 실시형태와 같이 별도의 사이드 마진부가 부착된 초소형 및 고용량 적층 세라믹 커패시터에 있어서, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하도록 조절함으로써, 유전체층(111)의 두께가 0.6 ㎛ 이하이고, 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 내습 신뢰성을 향상시킬 수 있으며, 이와 더불어 내전압 특성도 향상시킬 수 있다.
다만, 상기 박막의 의미가 유전체층(111)의 두께가 0.6 ㎛ 이하이고, 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.
상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하도록 조절하는 방법은 특별히 제한되지 않으나, 예를 들어 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 형성용 유전체 재료와 조성을 액티브부(A)의 유전체층(111) 형성용 유전체 재료 및 조성과 상이하게 적용함으로써 구현할 수 있다.
즉, 종래에는 사이드 마진부 형성용 유전체 재료와 조성이 액티브부의 유전체층 형성용 유전체 재료 및 조성과 동일하기 때문에, 소성 시 사이드 마진부에 공극이 존재하여 내습 신뢰성에 취약한 문제가 있었다.
또한, 상기 내습 신뢰성을 향상시키기 위하여 사이드 마진부 공극 제거를 위해 소성 온도를 상향시키게 되면, 적층 세라믹 커패시터의 내전압이 낮아지는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면, 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 형성용 유전체 재료와 조성을 액티브부(A)의 유전체층(111) 형성용 유전체 재료 및 조성과 상이하게 적용함으로써 내습 신뢰성 향상 및 내전압 특성 향상의 효과를 모두 얻을 수 있다.
예를 들어, 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 형성용 유전체 재료에 포함되는 바인더의 함량과 액티브부(A)의 유전체층(111) 형성용 유전체 재료에 포함되는 바인더의 함량을 다르게 함으로써, 본 발명의 일 실시형태에 따른 상기 특징부 구현이 가능하다.
바인더의 함량이 높을수록 소성 시 수축률이 커지게 되고, 반대로 바인더의 함량이 낮을수록 수축률은 낮아지게 된다.
따라서, 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 형성용 유전체 재료에 포함되는 바인더의 함량이 액티브부(A)의 유전체층(111) 형성용 유전체 재료에 포함되는 바인더의 함량보다 적게 포함할 경우, 소성 과정에서 사이드 마진부의 수축률이 액티브부의 유전체층의 수축률보다 낮아 본 발명의 일 실시형태에 따른 상기 특징부 구현이 가능하다.
즉, 도 4를 참조하면, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하며, 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역이 상기 세라믹 바디(110)의 중앙부 영역에 비하여 돌출된 형상을 가지게 된다.
상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족함으로써, 내습 신뢰성 향상 및 내전압 특성 향상의 효과를 모두 얻을 수 있다.
상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 미만의 경우에는 종래의 경우로서, 세라믹 바디의 중앙부 영역이 사이드 마진부의 모서리부에 비하여 위로 돌출된 형상을 가지게 되며, 이 경우에는 내부 전극 끝단부 사이의 전극 간 거리가 가까워져서 내전압 특성 저하가 발생하고, 고온 부하 특성이 저하되는 문제가 생긴다.
한편, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.07을 초과하는 경우에는 사이드 마진부의 수축 정도가 상대적으로 적어 사이드 마진부의 모서리 영역의 돌출부가 심화되어 외부전극 미도포 영역이 생기거나 외부전극 도포층의 두께가 얇아지게 되어 내습 특성이 저하된다.
특히, 본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 초과 1.07 이하를 만족함으로써, 내습 신뢰성 향상 및 내전압 특성 향상의 효과를 모두 얻을 수 있다.
즉, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00인 경우는 실제 제품에서 구현하기 어려우며, 본 발명의 일 실시형태에서와 같이 상기 Da/Db가 1.00을 초과하는 경우에 그 효과가 클 수 있다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 바디(110)의 중앙부 영역에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d1) 대비 상기 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)의 비율(d2/d1)이 1.00 초과 1.05 이하를 만족할 수 있다.
상기 세라믹 바디(110)의 중앙부 영역에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d1) 대비 상기 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)의 비율(d2/d1)이 1.00 초과 1.05 이하를 만족함으로써, 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)이 커짐에 따라 전계 집중 완화 효과가 있어, 절연파괴전압(Breakdown Voltage, BDV)이 상승할 수 있다.
일반적인 적층 세라믹 커패시터에 있어서, 세라믹 바디의 단부에서 제1 내부전극과 제2 내부전극 사이의 간격은 세라믹 바디의 가압 공정으로 인해 세라믹 바디의 중앙부에서의 제1 내부전극과 제2 내부전극 사이의 간격보다 작아진다.
세라믹 바디의 단부에서 제1 내부전극과 제2 내부전극 사이의 간격이 좁아짐에 따라 전계가 집중되고, 이로 인하여 절연파괴전압(Breakdown Voltage, BDV)이 저하되는 문제가 있었다.
본 발명의 일 실시형태에 따르면, 소성 과정에서 사이드 마진부의 수축률이 액티브부의 유전체층의 수축률보다 낮게 조절함으로써, 상기 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)이 상기 세라믹 바디(110)의 중앙부 영역에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d1)보다 크게 할 수 있어, 세라믹 바디의 단부에서 제1 내부전극과 제2 내부전극 사이의 전계 집중을 완화할 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 절연파괴전압(Breakdown Voltage, BDV)이 상승할 수 있어 신뢰성이 향상될 수 있다.
상기 세라믹 바디(110)의 중앙부 영역에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d1) 대비 상기 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)의 비율(d2/d1)이 1.00 이하의 경우에는 세라믹 바디의 단부에서 내부전극 간 전계 집중에 의해 절연파괴전압(Breakdown Voltage, BDV)이 저하될 수 있다.
상기 세라믹 바디(110)의 중앙부 영역에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d1) 대비 상기 세라믹 바디(110)의 단부에서 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(d2)의 비율(d2/d1)이 1.05를 초과하는 경우에는 내습 신뢰성이 저하될 수 있다.
도 5는 도 4의 B 영역 확대도이다.
도 5를 참조하면, 상기 액티브부(A)의 유전체층(111) 내 기공의 개수 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 내 기공의 개수의 비율이 0.9 내지 1.1을 만족할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하며, 상기 액티브부(A)의 유전체층(111) 내 기공의 개수 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 내 기공의 개수의 비율이 0.9 내지 1.1을 만족함으로써, 내습 신뢰성 향상 및 내전압 특성을 향상시킬 수 있다.
상기 액티브부(A)의 유전체층(111) 내 기공의 개수 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 내 기공의 개수의 비율이 0.9 내지 1.1을 만족하도록 조절하는 방법은 특별히 제한되지 않으나, 예를 들어 상기 액티브부(A)의 유전체층(111)과 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)을 형성하는 과정에서 투입되는 원재료 세라믹 분말의 사이즈를 조절함으로써 구현할 수 있다.
예를 들어, 상기 액티브부(A)의 유전체층(111)을 형성하기 위한 원재료인 티탄산바륨(BaTiO3) 분말의 입경을 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)을 형성하기 위한 원재료인 티탄산바륨(BaTiO3) 분말의 입경보다 크게 함으로써, 구현 가능하다.
특별히 제한되지 않으나, 예를 들어 상기 액티브부(A)의 유전체층(111)을 형성하기 위한 원재료인 티탄산바륨(BaTiO3) 분말의 입경은 100 nm 정도이고, 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)을 형성하기 위한 원재료인 티탄산바륨(BaTiO3) 분말의 입경은 70 nm 정도일 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
본 발명의 다른 실시형태에 따르면, 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계, 상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계 및 상기 절단된 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터의 제조방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
도 6a에 도시된 바와 같이, 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제1 내부전극 패턴(221)을 형성한다. 상기 복수 개의 스트라이트형 제1 내부전극 패턴(221)은 서로 평행하게 형성될 수 있다.
상기 세라믹 그린시트(211)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(211)가 소성되면 세라믹 바디(110)를 구성하는 유전체층(111)이 된다.
스트라이프형 제1 내부전극 패턴(221)은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트(211) 상에 스트라이프형 제1 내부전극 패턴(221)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제2 내부전극 패턴(222)을 형성할 수 있다.
이하, 제1 내부전극 패턴(221)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(222)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 스트라이프형 제1 내부전극 패턴(221)과 스트라이프형 제2 내부전극 패턴(222)이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층할 수 있다.
이후, 상기 스트라이프형 제1 내부전극 패턴(221)은 제1 내부전극(121)이 되고, 스트라이프형 제2 내부전극 패턴(222)은 제2 내부전극(122)이 될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 세라믹 그린시트의 두께(td)는 1.0 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께(te)는 0.5 μm 이하이다.
본 발명은 유전체층의 두께가 0.6 ㎛ 이하이고, 내부전극의 두께는 0.4 ㎛ 이하인 박막을 갖는 초소형 고용량 적층 세라믹 커패시터를 특징으로 하기 때문에, 상기 제1 및 제2 세라믹 그린시트의 두께(td)는 1.0 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께(te)는 0.5 μm 이하인 것을 특징으로 한다.
도 6c는 본 발명의 일 실시예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층 바디(220)를 도시하는 단면도이고, 도 6d는 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층 바디(220)를 도시하는 사시도이다.
도 6c 및 도 6d를 참조하면, 복수 개의 평행한 스트라이프형 제1 내부전극 패턴(221)이 인쇄된 제1 세라믹 그린시트와 복수 개의 평행한 스트라이프형 제2 내부전극 패턴(222)이 인쇄된 제2 세라믹 그린시트는 서로 번갈아가며 적층되어 있다.
보다 구체적으로, 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(221)의 중앙부와 제2 세라믹 그린시트에 인쇄된 스트라이프형 제2 내부전극 패턴(222) 사이의 간격이 중첩되도록 적층될 수 있다.
다음으로, 도 6d에 도시된 바와 같이, 상기 세라믹 그린시트 적층 바디(220)는 복수 개의 스트라이프형 제1 내부전극 패턴(221) 및 스트라이프형 제2 내부전극 패턴(222)을 가로지르도록 절단될 수 있다. 즉, 상기 세라믹 그린시트 적층 바디(210)는 서로 직교하는 C1-C1 및 C2-C2 절단선을 따라 절단된 적층 바디(210)가 될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부전극 패턴(221) 및 스트라이프형 제2 내부전극 패턴(222)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
또한, C2-C2 절단선을 따라 개별적인 세라믹 바디 사이즈에 맞게 절단할 수 있다. 즉, 제1 사이드 마진부 및 제2 사이드 마진부를 형성하기 전에 막대형 적층체를 C2-C2 절단선을 따라 개별적인 세라믹 바디 사이즈로 절단하여 복수 개의 적층 바디(210)를 형성할 수 있다.
즉, 막대형 적층체를 중첩된 제1 내부전극의 중심부와 제2 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단되도록 절단할 수 있다. 이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 절단면에 교대로 노출될 수 있다.
이후, 상기 적층 바디(210)의 제1 및 제2 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성할 수 있다.
다음으로, 도 6e에 도시된 바와 같이, 상기 적층 바디(210)의 제1 및 제2 측면 각각에 제1 사이드 마진부(212) 및 제2 사이드 마진부(미도시)를 형성할 수 있다.
구체적으로, 제1 사이드 마진부(212)의 형성 방법은 접착제(미도시)가 도포된 측면용 세라믹 그린시트(212)를 러버 재질의 펀칭 탄성재(300) 상부에 배치한다.
다음으로, 상기 적층 바디(210)의 제1 측면이 상기 접착제(미도시)가 도포된 측면용 세라믹 그린시트(212)와 마주하도록 상기 적층 바디(210)를 90도 회전한 후, 상기 적층 바디(210)를 상기 접착제(미도시)가 도포된 측면용 세라믹 그린스트(212)에 가압 밀착시킨다.
상기 적층 바디(210)를 상기 접착제(미도시)가 도포된 측면용 세라믹 그린시트(212)에 가압 밀착시켜 측면용 세라믹 그린시트(212)를 상기 적층 바디(210)에 전사할 경우, 상기 러버 재질의 펀칭 탄성재(300)로 인하여 상기 측면용 세라믹 그린시트(212)는 상기 적층 바디(210)의 측면 모서리부까지 형성되고, 나머지 부분은 절단될 수 있다.
도 6f에서는, 측면용 세라믹 그린시트(212)가 상기 적층 바디(210)의 측면 모서리부까지 형성된 것을 나타내고 있다.
그 이후 상기 적층 바디(210)를 회전함으로써, 적층 바디(210)의 제2 측면에 제2 사이드 마진부를 형성할 수 있다.
다음으로, 상기 적층 바디(210)의 양 측면에 제1 및 제2 사이드 마진부가 형성된 적층 바디를 가소 및 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 측면용 세라믹 그린시트(212) 상부에 접착제가 도포되어 있기 때문에 종래와 달리 낮은 온도와 낮은 압력 조건에서 측면용 세라믹 그린시트(212)를 적층 바디(210)의 측면에 전사할 수 있다.
이로 인하여, 적층 바디(210)에 가해지는 데미지를 최소화할 수 있어, 소성 이후 적층 세라믹 커패시터의 전기적 특성 저하를 막을 수 있으며, 신뢰성을 향상시킬 수 있다.
또한, 접착제가 도포된 측면용 세라믹 그린시트(212)를 적층 바디(210)의 측면에 전사하고 소성 과정에서 가압함으로써, 적층 바디와 측면용 세라믹 그린시트 사이의 밀착력을 상승시킬 수 있다.
이후, 상기 제1 내부전극이 노출된 세라믹 바디의 제3 측면과 상기 제2 내부전극이 노출된 세라믹 바디의 제4 측면에 각각 외부전극을 형성할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하기 때문에, 내습 신뢰성 및 내전압 특성이 향상될 수 있다.
그 외 상술한 본 발명의 일 실시형태에서의 특징과 동일한 부분에 대한 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
실험 예
세라믹 바디의 모재 주성분은 100 nm급 이하의 BaTiO3 분말을 사용하였고 상기 주성분에 첨가제로서 Mn, V, Si, Al, Ba, Dy 중 적어도 1종, 유기 바인더, 유기 용제, 가소제 및 분산제를 소정의 비율로 혼합하여 세라믹 슬러리를 제작하였다.
슬러리 제작 시 모재 주성분 및 부성분 파우더를 지르코니아 볼을 혼합/분산 메디아로 사용하고, 에탄올/톨루엔과 분산제를 혼합 후 기계적 밀링을 실시하였으며, 이후에 유전체 시트 강도 구현을 위해 바인더 혼합 공정을 추가하였다.
제조된 슬러리는 닥터 블레이드 방식의 코터를 이용하여 1.0 ㎛의 두께로 성형시트를 제조하였다. 성형시트에 Ni 내부전극 인쇄를 하였다. 인쇄 방법은 스크린 인쇄, 잉크젯 인쇄, 그라비어 인쇄 등의 방법이 사용될 수 있다.
상하 커버는 2~3 ㎛의 두께를 갖는 커버용 시트를 10 내지 20 층으로 적층하여 제작하였고, 내부전극이 인쇄된 활성시트를 가압하며 적층하여 압착바(bar)를 제작하였다. 압착바는 절단기를 이용하여 이용하여 3216(길이×폭×두께가 3.2mm×1.6mm×1.6mm) 크기의 칩으로 절단하였다. 　
사이드 마진부의 모재 성분은 100 nm급 이하의 BaTiO3 분말을 사용하였고 Mg, Ba, Si 중 적어도 1종, 유기 바인더, 유기 용제, 가소제 및 분산제를 소정의 비율로 혼합하여 세라믹 슬러리를 제작하고, 상기한 세라믹 바디 유전체층을 제작한 방법과 동일하게 슬러리를 제작하고 헤드 토출 방식의 온-롤(on roll) 성형 코터(coater)를 이용하여 사이드 마진부를 형성할 수 있도록 10~20㎛의 두께로 성형 시트를 제조하였다.
다음으로, 바디의 폭 방향으로 내부전극이 노출되어 마진이 없는 그린 칩의 전극 노출부에 상기 성형 시트를 부착하여 사이드 마진부를 형성할 수 있도록 일정한 크기로 절단하였다.
칩의 변형을 최소화한 조건으로 일정 온도와 압력을 가하여 칩의 양면에 상기 성형 시트를 부착하여 0603 사이즈 (가로x세로x높이 : 0.6mm x 0.3mm x 0.3mm)의 적층 세라믹 커패시터 그린 칩을 제작하였다.
이렇게 제작이 완료된 적층 세라믹 커패시터 시편은 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1200℃ 이하, 수소농도 0.5% H2 이하 조건에서 소성 후 전기적 특성, 마진부 길이, 내전압, 내습신뢰성 등을 종합적으로 확인하였다.
적층 세라믹 커패시터(MLCC)의 상온 정전용량 및 유전손실은 LCR meter를 이용하여 1kHz, AC 0.5V에서 측정하였고, 50 개씩 샘플을 취하여 절연파괴가 발생하는 BDV (Breakdown voltage)를 상온(25℃)에서 측정하였다.
고온 내전압은 105℃에서 전압 스텝 5V/㎛를 1시간 인가하고 이 전압 스텝을 계속 증가시키면서 측정할 때 IR 이 105Ω 이상을 견디는 전압을 의미한다.
추가로, 칩의 파단면 및 연마면에 대하여 마진부 치밀도와 길이 등의 미세구조를 비교하였다.
액티브부의 유전체층과 사이드 마진부에서의 기공 수는 세라믹 바디를 적층 방향(T) 및 폭(W) 방향으로 구성되는 면에 대해서 수직 방향으로 길이가 1/2이 되도록 연마한 후 30μmХ30μm의 범위의 면적에서 배율 5000의 주사현미경(SEM)으로 측정하고 카운트함으로써 확인할 수 있었다.
다음으로, 실시예 및 비교예의 각 시료에 대해서 내습부하 시험을 수행했다. 내습부하 시험의 조건은 40개의 시료에 대해 상대습도 85%, 온도 85도로 하고, 정격 전압 4V를 24시간동안 인가하면서 절연저항을 측정하였다. 이 때, 시험하는 동안 모든 시료의 저항이 105Ω 이상 유지되면 OK, 1개 이상의 시료가 105Ω 미만인 경우가 발생하면 NG로 판정하였다.
샘플 마진부 거리/세라믹 바디 거리 (Da/Db) 액티브부의 유전체층 내 기공의 개수/사이드 마진부 내 기공의 개수 MLCC Proto type SPL 특성
상온
유전율		 DF
(%)		 상온(25℃) 내전압
(V/㎛)
 고온(105℃) 내전압
(V/㎛)		 내습 부하 시험 특성 판정
1* 0.83 0.7 2564 3.50 58 40 OK X
2* 0.85 0.9 2614 3.69 73 50 OK X
3* 0.90 0.9 2578 3.66 79 55 OK X
4* 0.97 0.9 2599 3.70 81 60 OK X
5 1.01 0.9 2593 3.54 104 75 OK O
6 1.04 0.9 2527 3.61 106 75 OK O
7 1.07 1.1 2421 3.48 108 80 OK O
8* 1.10 1.3 2401 3.45 105 70 NG X
9* 1.13 2.0 2416 3.46 94 65 NG X
10* 1.17 5.0 2399 3.93 83 55 NG X
* : 비교예
상기 비교예 1 내지 4의 경우는 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 이하인 경우로서, 내습특성은 만족하지만 상온 내전압이 100V/㎛ 이하로 낮아지는 문제가 있다.
반면, 본 발명의 실시예인 샘플 5 내지 7의 경우는, 상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 경우로서, 본 발명의 목표 특성인 상온 내전압이 100V/㎛ 이상, 고온 내전압이 70V/㎛ 이상의 값을 가지며, 내습부하 특성도 OK인 세가지 특성 모두를 만족한다.
한편, 비교예 8의 경우는, 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.07 초과인 1.10인 경우로서, 상온 내전압과 고온 내전압은 만족하지만, 내습 특성을 만족하지 못하였다.
또한, 비교예 9와 10의 경우는, 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.07 초과의 경우로서, 상온 내전압이 100V/㎛ 이하, 고온 내전압이 70V/㎛ 이하로 낮아짐과 동시에 내습 특성도 만족하지 못하였다.
상기 실험에 의해 측정한 결과, 상기 세라믹 바디(110)의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 모서리 영역에서 상기 세라믹 바디(110)의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 본 발명의 일 실시형태에 따를 경우, 내습 신뢰성과 내전압 특성 모두를 만족할 수 있음을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
112, 113: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극

Claims (10)

  1. 유전체층을 포함하며, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디;
    상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 제1 및 제2 내부전극; 및
    상기 제1 면 및 제2 면에 노출된 상기 내부전극의 측부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
    상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 액티브부의 유전체층 내 기공의 개수 대비 상기 제1 및 제2 사이드 마진부 내 기공의 개수의 비율이 0.9 내지 1.1을 만족하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 초과 1.07 이하인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 유전체층의 두께는 0.6 ㎛ 이하이고, 상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 바디의 중앙부 영역에서 제1 내부전극과 제2 내부전극 사이의 간격(d1) 대비 상기 세라믹 바디의 단부에서 제1 내부전극과 제2 내부전극 사이의 간격(d2)의 비율(d2/d1)이 1.00 초과 1.05 이하인 적층 세라믹 커패시터.
  6. 복수 개의 제1 내부전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계;
    상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층 바디를 형성하는 단계;
    상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층 바디를 절단하는 단계;
    상기 제1 내부전극 패턴과 제2 내부전극 패턴의 말단이 노출된 측면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성하는 단계; 및
    상기 절단된 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계;를 포함하며,
    상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 내지 1.07을 만족하는 적층 세라믹 커패시터의 제조방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 세라믹 그린시트의 두께는 1.0 μm 이하이고, 제1 및 제2 내부전극 패턴의 두께는 0.5 μm 이하인 적층 세라믹 커패시터의 제조방법.
  8. 제6항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 액티브부의 유전체층 내 기공의 개수 대비 상기 제1 및 제2 사이드 마진부 내 기공의 개수의 비율이 0.9 내지 1.1을 만족하는 적층 세라믹 커패시터의 제조방법.
  9. 제6항에 있어서,
    상기 세라믹 바디의 중앙부 영역에서 적층 방향 거리(Db) 대비 상기 제1 사이드 마진부 및 제2 사이드 마진부의 모서리 영역에서 상기 세라믹 바디의 적층 방향으로 양측 끝 지점 사이의 거리(Da)의 비율(Da/Db)이 1.00 초과 1.07 이하인 적층 세라믹 커패시터의 제조방법.
  10. 제8항에 있어서,
    상기 세라믹 바디의 중앙부 영역에서 제1 내부전극과 제2 내부전극 사이의 간격(d1) 대비 상기 세라믹 바디의 단부에서 제1 내부전극과 제2 내부전극 사이의 간격(d2)의 비율(d2/d1)이 1.00 초과 1.05 이하인 적층 세라믹 커패시터의 제조방법.
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