KR20190121219A - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치되고, 각각 적어도 일부분이 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하는 제1 및 제2 외부전극; 및 제1 및 제2 도금층의 외측 표면과 세라믹 바디의 표면을 함께 커버하는 발수층(water repellency layer)을 포함하고, 발수층에서 제1 및 제2 도금층과 세라믹 바디 사이 틈새를 커버하는 부분의 제1 두께가 Pa이고, 발수층의 외측 표면이 길이방향과 평행해지는 부분에서 틈새까지의 길이방향 길이가 Pc이고, arcsin(Pa/Pc)은 30도 이상 60도 이하이다.

Description

적층 세라믹 전자부품 {Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
불량 발생을 억제하기 위해, 적층 세라믹 전자부품은 사용과정에서 주변 습기의 내부침투를 고려하거나 제조과정에서 수분/도금액의 내부침투를 고려할 필요가 있다.
등록특허공보 10-1141327
본 발명은 수분 침투에 취약한 부분에 발수(water repellency) 성능을 더욱 집중시켜서 전반적 발수 효율을 향상시킬 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치되고, 각각 적어도 일부분이 상기 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 상기 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하는 제1 및 제2 외부전극; 및 상기 제1 및 제2 도금층의 외측 표면과 상기 세라믹 바디의 표면을 함께 커버하는 발수층(water repellency layer)을 포함하고, 상기 발수층에서 상기 제1 및 제2 도금층과 상기 세라믹 바디 사이 틈새를 커버하는 부분의 제1 두께가 Pa이고, 상기 발수층의 외측 표면이 길이방향과 평행해지는 부분에서 상기 틈새까지의 길이방향 길이가 Pc이고, arcsin(Pa/Pc)은 30도 이상 60도 이하이다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 수분 침투에 취약한 부분에 발수 성능을 더욱 집중시켜서 전반적 발수 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 단면을 나타낸 측면도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층을 확대한 측면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층 형태를 예시한 사시도이다.
도 5a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층의 틈새 커버 부분을 나타낸 SEM 도면이다.
도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층의 세라믹 바디 커버 부분을 나타낸 SEM 도면이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 기판(210) 상의 제1 및 제2 전극패드(221, 222) 상에 실장(200)될 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
제1 및 제2 외부전극(131, 132)은 제1 및 제2 솔더(230)를 통해 제1 및 제2 전극패드(221, 222)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층(111)의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 즉, 제1 및 제2 내부전극(121, 122) 사이 간격은 제1 및 제2 내부전극(121, 122) 각각의 두께의 평균의 2배 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 단면을 나타낸 측면도이고,
도 3a를 참조하면, 제1 및 제2 외부전극(131, 132)은, 각각 적어도 일부분이 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 접하는 제1 및 제2 베이스 전극층(131a, 132a)과, 각각 제1 및 제2 베이스 전극층(131a, 132a)을 커버하도록 배치된 제1 및 제2 도전성 수지층(131b, 132b)과, 각각 제1 및 제2 도전성 수지층(131b, 132b)을 커버하도록 배치된 제1 및 제2 도금층(131c, 132c)을 각각 포함할 수 있으며, 각각 세라믹 바디(110)의 표면을 따라 길이방향으로 확장될 수 있다.
예를 들어, 제1 및 제2 베이스 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)이 가장 많이 함유한 금속 성분(예: Cu, Ni)과 동일한 금속 성분을 가장 많이 함유할 수 있으며, 소성에 의해 형성될 수 있다. 이에 따라, 제1 및 제2 베이스 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)에 상대적으로 쉽게 결합될 수 있으므로, 제1 및 제2 내부전극(121, 122)의 전류를 효율적으로(예: 낮은 접촉저항) 취합할 수 있다.
제1 및 제2 베이스 전극층(131a, 132a)은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있으나, 이에 한정되지 않는다.
또한, 제1 및 제2 베이스 전극층(131a, 132a)은 각각 세라믹 바디(110)의 표면을 따라 길이방향으로 확장될 수 있다. 제1 및 제2 베이스 전극층(131a, 132a)에 포함된 금속 성분이 일반적인 세라믹 구성요소에 비해 더 큰 강도를 가지므로, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 제1 및 제2 베이스 전극층(131a, 132a)의 길이방향 확장에 따라 표면 근처에 단단함을 더욱 집중시켜서 개선된 강도를 가질 수 있다.
제1 및 제2 도금층(131c, 132c)은 구조적 신뢰성, 기판실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항값(Equivalent Series Resistance, ESR) 중 적어도 일부를 개선시킬 수 있으며, 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
또한, 제1 및 제2 외부전극(131, 132)은, 각각 제1 및 제2 도금층(131c, 132c)을 커버하도록 배치된 제3 및 제4 도금층(131d, 132d)을 각각 포함할 수 있다. 여기서, 제3 및 제4 도금층(131d, 132d)은 Sn을 가장 많이 함유할 수 있으며, 제1 및 제2 도금층(131c, 132c)은 Ni을 가장 많이 함유할 수 있다. 제3 및 제4 도금층(131d, 132d)이 제1 및 제2 외부전극(131, 132)에 포함될 경우, 제1 및 제2 도금층(131c, 132c)은 설계에 따라 생략될 수 있다.
제1 및 제2 도전성 수지층(131b, 132b)은 제1 및 제2 도금층(131c, 132c)에 비해 상대적으로 높은 유연성을 가지므로, 외부의 물리적 충격이나 적층 세라믹 전자부품(100)의 휨 충격으로부터 보호할 수 있으며, 기판 실장시에 가해지는 응력이나 인장 스트레스를 흡수하여 외부전극에 크랙이 발생하는 것을 방지할 수 있다.
예를 들어, 제1 및 제2 도전성 수지층(131b, 132b)은 글래스(glass)나 에폭시(epoxy) 수지와 같이 높은 유연성을 가지는 수지에 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 도전성 입자가 함유된 구조를 가져서 높은 유연성과 높은 전도도를 가질 수 있다.
또한, 제1 및 제2 도전성 수지층(131b, 132b) 각각은 일부분이 세라믹 바디(110)의 표면에 접하도록 길이방향으로 확장될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 제1 및 제2 도전성 수지층(131b, 132b)의 충격 흡수 성능을 세라믹 바디(110)의 표면에서 더욱 확장시킬 수 있다.
또한, 제1 및 제2 도전성 수지층(131b, 132b) 각각의 세라믹 바디(110) 상에서의 두께방향 두께는 제1 및 제2 베이스 전극층(131a, 132a) 각각의 세라믹 바디 (110) 상에서의 두께방향 두께보다 두꺼울 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 외부충격을 더욱 효율적으로 흡수할 뿐만 아니라 기판 실장 및 소성시 발생하는 응력을 더욱 효율적으로 흡수하고 세라믹 바디(110)에서 발생할 수 있는 어쿠스틱 노이즈(acoustic noise)를 더욱 효율적으로 상쇄시킬 수 있다.
여기서, 제1 및 제2 외부전극(131, 132) 각각의 세라믹 바디(110) 상에서의 두께방향 두께는 일반적인 경우보다 더욱 두꺼워질 수 있다. 일반적으로 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새는 제1 및 제2 외부전극(131, 132) 각각의 세라믹 바디(110) 상에서의 두께방향 두께가 클수록 수분침투에 상대적으로 취약해질 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층(140)은 제1 및 제2 외부전극(131, 132) 각각의 다양한 두께방향 두께에 대응하여 수분 침투에 취약한 부분에 발수 성능을 더욱 집중시켜서 전반적 발수 효율을 향상시킬 수 있다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층을 확대한 측면도이고, 도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층 형태를 예시한 사시도이다.
도 3b 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 도금층(131c, 132c)의 외측 표면과 세라믹 바디(110)의 표면을 함께 커버하는 발수층(140)을 더 포함한다.
예를 들어, 발수층(140)은 내습신뢰성 향상을 위해 Si를 포함하는 유/무기계 화합물로 구성될 수 있으며, 불소(F)를 포함하는 유/무기물 및 폴리머 성분으로 구성될 수 있다. 발수층(140)은 실란 커플링제, 실리콘-레진으로 구현될 수 있으나, 발수 성능을 가지기만 하면 특별히 이에 한정되지 않는다.
발수층(140)은 제1 및 제2 도금층(131c, 132c)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)과, 세라믹 바디(110)의 표면을 커버하는 부분(142)과, 제1 및 제2 외부전극(131, 132)을 커버하는 부분(141)을 포함할 수 있다.
발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)은 제1 두께(Pa)를 가지고, 발수층(140)에서 세라믹 바디(110)의 표면을 커버하는 부분(142)은 제2 두께(Pb)를 가지고, 발수층의 외측 표면이 길이방향과 평행해지는 부분에서 상기 틈새까지의 길이방향 길이는 Pc이다.
여기서, 제1 두께(Pa)의 방향은 발수층(140)의 외측 표면이 길이방향과 평행해지는 지점에서 발수층(140)의 제1 및 제2 외부전극(131, 132)을 커버하는 부분(141)의 외측 표면의 일 지점까지 이어지는 사선에 대해 수직이다. 즉, 상기 사선과, 제1 두께(Pa)와, 발수층(140)의 외측 표면이 길이방향과 평행해지는 부분에서 상기 틈새까지의 길이방향 길이(Pc)는 직각삼각형을 이룰 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 상대적으로 수분침투에 취약한 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새에 발수 성능을 상대적으로 집중하도록 발수층(140)을 구성할 수 있다.
발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)의 일부분은 우선적으로 배치될 수 있다.
이후, 발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)의 나머지 부분은 제1 및 제2 외부전극(131, 132)을 커버하는 부분(141)과 발수층(140)에서 세라믹 바디(110)의 표면을 커버하는 부분(142)과 함께 고른 두께로 일체화되어 배치될 수 있다.
이에 따라, 발수층(140)에서 우선적으로 배치된 부분은 이후에 배치된 부분에 의해 상기 틈새를 향하는 방향으로 눌려질 수 있으므로, 상기 틈새에 더욱 촘촘히 메워질 수 있다. 따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 상대적으로 수분침투에 취약한 틈새에 발수 성능을 더욱 효율적으로 집중시킬 수 있다.
여기서, 발수층(140)에서 우선적으로 배치된 부분이 이후에 배치된 부분에 의해 눌려지는 방향은 아래의 표 1, 표 2 및 표 3에 의해 최적화될 수 있다.
표 1은 발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)의 발수 성능이 기준 발수 성능 이상일 때의 Pc값들을 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다. Pc는 5.54㎛ 이상 58.06㎛ 이하일 수 있고, L은 1.0mm 이상 3.2mm 이하일 수 있으나, 이에 한정되지 않는다. 여기서, 발수 성능은 85도의 온도와 85%의 습도의 환경에서 75V의 전압이 인가된 상태로 15시간 흐른 뒤에 적층 세라믹 전자부품의 성능(예: 내부저항, 절연성능 등)을 측정할 때에 기준 성능 이상인지 여부를 측정하여 획득하였다.
L (mm) 1.0 1.6 2.0 3.2
샘플 1 7.39 13.87 11.94 40.65
샘플 2 6.63 10.65 14.52 45.16
샘플 3 9.57 11.29 15.48 44.19
샘플 4 5.54 15.48 17.74 48.06
샘플 5 6.30 12.90 15.81 58.06
Pc 최대값 (㎛) 9.57 15.48 17.74 58.06
Pc 최소값 (㎛) 5.54 10.65 11.94 40.65
Pc 평균값 (㎛) 7.09 12.84 15.10 47.23
표 2는 발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)의 발수 성능이 기준 발수 성능 이상일 때의 Pa값들을 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다. Pa는 3.73㎛ 이상 30.71㎛ 이하일 수 있으나, L은 1.0mm 이상 3.2mm 이하일 수 있으나, 이에 한정되지 않는다. 발수 성능은 표 1에서와 동일한 실험조건으로 획득하였다.
L (mm) 1.0 1.6 2.0 3.2
Pa 최대값 (㎛) 9.38 12.65 13.37 30.71
Pa 최소값 (㎛) 5.43 5.88 6.47 20.48
Pa 평균값 (㎛) 6.13 8.14 9.05 24.14
표 3은 표 2의 Pa 평균값과 표 1의 Pc 평균값의 arcsin 함수값들을 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다.
L (mm) 1.0 1.6 2.0 3.2
arcsin (Pa/Pc) 60 도 40 도 37 도 30 도
표 1 내지 표 3을 참조하면, arcsin(Pa/Pc)은 30도 이상 60도 이하일 수 있다. 이에 따라, 발수층(140)에서 우선적으로 배치된 부분은 이후에 배치된 부분에 의해 틈새를 향하는 방향으로 효율적으로 눌려질 수 있으므로, 상기 틈새에 더욱 촘촘히 메워질 수 있다. 따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 상대적으로 수분침투에 취약한 틈새에 발수 성능을 더욱 효율적으로 집중시킬 수 있다.
표 4는 표 3의 arcsin 함수값들에 L값을 변수로 추가하여 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다.
L (mm) 1.0 1.6 2.0 3.2
arcsin (Pa/Pc) * (L2/1.0mm2) 60 도 50 도 52 도 55 도
표 4를 참조하면, [arcsin(Pa/Pc) * (L2/1.0mm2)]은 50도 이상 60도 이하일 수 있다. 이에 따라, 발수층(140)에서 우선적으로 배치된 부분은 이후에 배치된 부분에 의해 틈새를 향하는 방향으로 세라믹 바디의 길이를 고려하여 눌려질 수 있으므로, 상기 틈새에 더욱 촘촘히 메워질 수 있다. 따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 상대적으로 수분침투에 취약한 틈새에 발수 성능을 더욱 세라믹 바디의 길이를 고려하여 효율적으로 집중시킬 수 있다.
한편, 발수층(140)의 발수 성능은 발수층(140)의 두께가 두꺼울수록 향상될 수 있으며, 적층 세라믹 전자부품의 제조비용 및 제조시간은 발수층(140)의 두께가 얇을수록 작을 수 있다. 따라서, 발수층(140)의 제2 두께(Pb)는 적절히 설정될 수 있다.
또한, 발수층(140)에서 우선적으로 배치된 부분이 이후에 배치된 부분에 의해 틈새를 향하는 방향으로 눌려지는 힘은 제1 두께(Pa)가 클수록 더 크게 요구될 수 있으며, 제2 두께(Pb)가 클수록 클 수 있다.
따라서, 제1 두께(Pa)와 제2 두께(Pb)의 비율이 최적화될 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 발수 성능을 다양하게 설계하면서도 다양한 발수 성능에 대응하여 상기 틈새의 발수 성능을 효율적으로 집중시킬 수 있다.
표 5는 발수층(140)에서 제1 및 제2 외부전극(131, 132)과 세라믹 바디(110) 사이 틈새를 커버하는 부분(143)의 발수 성능이 기준 발수 성능 이상일 때의 Pb값과 Pa/Pb값을 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다. Pb는 0.1㎛ 이상 1.0㎛ 이하일 수 있으나, 이에 한정되지 않는다. 발수 성능은 표 1에서와 동일한 실험조건으로 획득하였다.
L (mm) 1.0 1.6 2.0 3.2
Pb 최대값 (㎛) 1.0 1.0 1.0 1.0
Pb 최소값 (㎛) 0.1 0.1 0.1 0.1
Pa/Pb 최대값 111 127 134 307
Pa/Pb 최소값 4 6 6 20
표 2 및 표 5를 참조하면, Pb가 최소값일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 Pa/Pb가 111 이하일 경우에 표 5의 모든 L값에 대해 높은 틈새 발수 성능을 가질 수 있다.
표 2 및 표 5를 참조하면, Pb가 최대값일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 Pa/Pb가 20 이상일 경우에 표 5의 모든 L값에 대해 높은 틈새 발수 성능을 가질 수 있다.
따라서, Pa/Pb가 20 이상 111 이하일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 표 5의 모든 L값에 대해 높은 틈새 발수 성능을 가질 수 있다.
표 6은 표 5의 Pb값과 Pa/Pb값에 L값을 변수로 추가하여 세라믹 바디(110)의 길이방향 길이(L)별로 정리한 표이다.
L (mm) 1.0 1.6 2.0 3.2
Pa/Pb 최대값*(1.0mm/L) 111 79.375 67 95.9375
Pa/Pb 최소값*(1.0mm/L) 4 3.75 3 6.25
표 6을 참조하면, Pb가 최소값일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 [(Pa/Pb)*(1.0mm/L)]가 67 이하일 경우에 표 6의 모든 L값에 대해 L값을 고려하여 높은 틈새 발수 성능을 가질 수 있다.
표 6을 참조하면, Pb가 최대값일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 [(Pa/Pb)*(1.0mm/L)]가 6.25 이상일 경우에 표 6의 모든 L값에 대해 L값을 고려하여 높은 틈새 발수 성능을 가질 수 있다.
따라서, [(Pa/Pb)*(1.0mm/L)]가 6.25 이상 67 이하일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 표 5의 모든 L값에 대해 L값을 고려하여 높은 틈새 발수 성능을 가질 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층의 틈새 커버 부분을 나타낸 SEM 도면이고, 도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 발수층의 세라믹 바디 커버 부분을 나타낸 SEM 도면이다.
도 5a 및 도 5b를 참조하면, 발수층은 제1 및 제2 도금층(Ni)과 제3 및 제4 도금층(Sn)을 커버할 수 있으며, 발수층에서 우선적으로 배치된 부분(Coating)은 이후에 배치된 부분(Pt depot)에 의해 상기 틈새를 향하는 방향으로 눌려질 수 있다.
이에 따라, 발수층에서 제1 및 제2 도금층(Ni)과 세라믹 바디 사이 틈새를 커버하는 부분은 틈새에 가까울수록 높은 밀도를 가지도록 구성될 수 있다.
또한, 발수층에서 제1 및 제2 도금층(Ni)과 세라믹 바디 사이 틈새를 커버하는 부분은 발수층에서 세라믹 바디의 표면을 커버하는 부분의 내측 표면에서부터 발수층에서 상기 제1 및 제2 도금층의 외측 표면을 커버하는 부분의 내측 표면까지 연속적으로 이어지는 표면을 가질 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
131a, 132a : 제 1 및 제 2 베이스 전극층
131b, 132b : 제 1 및 제 2 도전성 수지층
131c, 132c : 제 1 및 제 2 도금층
131d, 132d : 제 3 및 제 4 도금층
140 : 발수층
141 : 제1 및 제2 외부전극을 커버하는 부분
142 : 세라믹 바디의 표면을 커버하는 부분
143 : 제1 및 제2 도금층과 세라믹 바디 사이 틈새를 커버하는 부분
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더

Claims (10)

  1. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디;
    각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치되고, 각각 적어도 일부분이 상기 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 상기 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하는 제1 및 제2 외부전극; 및
    상기 제1 및 제2 도금층의 외측 표면과 상기 세라믹 바디의 표면을 함께 커버하는 발수층(water repellency layer)을 포함하고,
    상기 발수층에서 상기 제1 및 제2 도금층과 상기 세라믹 바디 사이 틈새를 커버하는 부분의 제1 두께가 Pa이고, 상기 발수층의 외측 표면이 길이방향과 평행해지는 부분에서 상기 틈새까지의 길이방향 길이가 Pc이고, arcsin(Pa/Pc)은 30도 이상 60도 이하인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 바디의 길이방향 길이가 L이고,
    [arcsin(Pa/Pc) * (L2/1.0mm2)]은 50도 이상 60도 이하인 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 외부전극은, 상기 제1 및 제2 베이스 전극층과 상기 제1 및 제2 도금층의 사이에 각각 배치된 제1 및 제2 도전성 수지층을 더 포함하고,
    상기 제1 및 제2 도전성 수지층 각각은 일부분이 상기 세라믹 바디의 표면에 접하도록 길이방향으로 확장된 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 베이스 전극층은 각각 상기 세라믹 바디의 표면을 따라 길이방향으로 확장되고,
    상기 제1 및 제2 도전성 수지층 각각의 상기 세라믹 바디 상에서의 두께방향 두께는 상기 제1 및 제2 베이스 전극층 각각의 상기 세라믹 바디 상에서의 두께방향 두께보다 두꺼운 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    Pa는 3.73㎛ 이상 30.71㎛ 이하이고,
    Pc는 5.54㎛ 이상 58.06㎛ 이하이고,
    상기 세라믹 바디의 길이방향 길이가 L이고,
    L은 1.0mm 이상 3.2mm 이하인 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 발수층에서 상기 세라믹 바디의 표면을 커버하는 부분의 두께가 Pb이고, Pa/Pb는 20 이상 111 이하인 적층 세라믹 전자부품.
  7. 제5항에 있어서,
    [(Pa/Pb)*(1.0mm/L)]는 6.25 이상 67 이하인 적층 세라믹 전자부품.
  8. 제5항에 있어서,
    상기 발수층에서 상기 제1 및 제2 도금층과 상기 세라믹 바디 사이 틈새를 커버하는 부분은 상기 틈새에 가까울수록 높은 밀도를 가지도록 구성된 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 발수층에서 상기 제1 및 제2 도금층과 상기 세라믹 바디 사이 틈새를 커버하는 부분은 상기 발수층에서 상기 세라믹 바디의 표면을 커버하는 부분의 내측 표면에서부터 상기 발수층에서 상기 제1 및 제2 도금층의 외측 표면을 커버하는 부분의 내측 표면까지 연속적으로 이어지는 표면을 가지는 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 제1 및 제2 내부전극 사이 간격은 상기 제1 및 제2 내부전극 각각의 두께의 평균의 2배 이상인 적층 세라믹 전자부품.
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