JP2022125514A - セラミック電子部品、回路基板およびセラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】外部電極を介して素体にかかる応力を低減する。【解決手段】一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記内部電極と接続し、前記素体の第１面側に端部が位置するように前記素体上に形成された下地層と、前記下地層上に形成され、前記第１面の法線方向において前記下地層の端部の位置と異なる位置に端部が形成されためっき層を有する一対の外部電極とを備える。【選択図】 図１
Description
本発明は、セラミック電子部品、回路基板およびセラミック電子部品の製造方法に関する。
積層セラミックコンデンサは、複数の内部電極が配置されたセラミック素体と、当該素体の表面に形成され内部電極に接続された外部電極を備える。そして、はんだなどによって外部電極が実装基板に接合されることで、積層セラミックコンデンサが実装基板上に実装される。
特許文献１には、端子電極が、第１電極層と、導電性樹脂よりなる第２電極層との積層構造を有し、第２電極層の被り部の先端が、第１電極層の被り部の先端よりも相手方端子電極に向かって５０μｍ以上延ばされている技術が開示されている。
特許文献２には、セラミック素体の外部電極の回り込み先端部に対応する部分にクラックが発生しにくくするために、セラミック素体の側面に回り込んだセラミック素体の表面の間に樹脂層を存在させる技術が開示されている。
しかしながら、特許文献１に開示の技術では、Ｎｉめっき層とはんだめっき層の２層構造の第３電極層が第２電極層上に形成され、第１電極層の先端部と第３電極層の先端部が同一平面上に位置する。このため、第１電極層にかかる応力と第３電極層にかかる応力とがセラミック素体の同一点に集中しやすくなり、セラミック素体にクラックが発生しやすくなる恐れがあった。
特許文献２に開示の技術では、外部電極の回り込み部の先端領域と、セラミック素体の表面の間に樹脂層を存在させるために、外部電極の回り込み部の先端領域と、セラミック素体の表面の間に間隙を形成する必要があった。
また。特許文献３のように。外部電極をコンデンサ本体の第１面と第５面、第２面と第５面にそれぞれ連続して形成する構造が知られている。さらに、特許文献４のように。基板の１つの端面だけに外部電極を形成する構造が知られている。
そこで、本発明は、外部電極を介して素体にかかる応力を低減することが可能なセラミック電子部品、回路基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記内部電極と接続し、前記素体の第１面側に端部が位置するように前記素体上に形成された下地層と、前記下地層上に形成され、前記第１面の法線方向において前記下地層の端部の位置と異なる位置に端部が形成されためっき層を有する一対の外部電極とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体の第１面側において、前記素体は、前記下地層の端部が位置する面と前記めっき層の端部が位置する面との間に段差または傾斜面を備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、前記素体の対向する一対の側面に引き出され、前記外部電極は、前記一対の側面と前記一対の側面に隣接する４つの周面にそれぞれ連続して形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、前記素体の対向する一対の側面に引き出され、前記外部電極は、前記一対の側面と前記一対の側面に隣接する１つの面にそれぞれ連続して形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、前記素体の１つの面だけに引き出され、前記一対の外部電極は、前記１つの面に離間して形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層で覆われた位置における前記素体の前記第１面の法線方向の厚みは、前記下地層から露出された位置における前記素体の前記第１面の法線方向の厚みより厚い。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の端部が位置する面と前記めっき層の端部が位置する面との高さの差は、０．５μｍ以上２．０μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記下地層上に積層された第１めっき層と、前記第１めっき層上に積層された第２めっき層とを備え、前記第１めっき層の端部および前記第２めっき層の端部は、前記下地層の端部に対し前記第１面の法線方向の位置が異なる。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記下地層上に積層された第１めっき層と、前記第１めっき層上に積層された第２めっき層とを備え、前記第１めっき層の先端部が前記素体に接触するときの前記下地層の端部から前記素体までの前記第１めっき層の回り込み角度は、１８０°以上２７０°以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記第２めっき層上に積層された第３めっき層をさらに備え、前記第１めっき層の端部、前記第２めっき層の端部および前記第３めっき層の端部は、前記下地層の端部に対し前記第１面の法線方向の位置が異なる。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極および前記内部電極は、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。
また、本発明の一態様に係るセラミック電子部品によれば、前記誘電体の主成分は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンのうち少なくとも１つから選択される。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、Ｎｉを主成分とする。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記誘電体を主成分として含む共材を備える。
また、本発明の一態様に係るセラミック電子部品によれば、外形サイズが０２０１から４５３２のうちのいずれか１つから選択される。
また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、第１内部電極層と、前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、前記外部電極は、前記第１内部電極層に接続する第１外部電極と、前記第１外部電極と分離して設けられ、前記第２内部電極層に接続する第２外部電極とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記誘電体を含み前記第１内部電極層および前記第２内部電極層を積層方向に覆うカバー層と、前記誘電体を含み前記第１内部電極層および前記第２内部電極層を幅方向に覆うサイドマージン部と、前記カバー層および前記サイドマージン部に形成された段差または傾斜面とを備える。
また、本発明の一態様に係る回路基板によれば、上述したいずれかのセラミック電子部品が実装された回路基板であって、前記セラミック電子部品は、前記導電体に付着されたはんだ層を介して接続される。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられ、前記内部電極が側面に引き出された素体を形成する工程と、前記素体の側面および前記側面に対して垂直な４つの面の一部に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記下地層からの露出面を介して前記素体をエッチングし、前記素体に段差または傾斜面を形成する工程と、前記段差または前記傾斜面が覆われた状態で前記素体のエッチング面に端部が接触するように前記下地層上にめっき層を積層する工程とを備える。
本発明の一つの態様によれば、外部電極を介して素体にかかる応力を低減することができる。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２は、図１の積層セラミックコンデンサを長さ方向に切断した断面図である。
図１および図２において、積層セラミックコンデンサ１は、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２は、図１の積層セラミックコンデンサを長さ方向に切断した断面図である。
図１および図２において、積層セラミックコンデンサ１は、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１および図２では、内部電極層３Ａ、３Ｂが合計で１１層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。
なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を高さ方向ＤＨと言うことがある。このとき、素体２の下面は、積層セラミックコンデンサ１が実装される回路基板の実装面と対向する位置に配置することができる。素体２は、素体２の稜線に沿って面取りされていてもよい。このとき、素体２は、その角部が面取された曲面Ｒを備える。
図１および図２に示すように、外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ、６Ｂは、素体２の下面側から側面を介して素体２の上面側に連続的に形成される。また、各外部電極６Ａ、６Ｂは、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の長さ方向ＤＬの一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。このとき、素体２は、幅方向ＤＷにおいて内部電極層３Ａ、３Ｂを被覆するサイドマージン部１０を備えることができる。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。このとき、素体２は、幅方向ＤＷにおいて内部電極層３Ａ、３Ｂを被覆するサイドマージン部１０を備えることができる。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の高さ方向ＤＨの厚みはそれぞれ、０．０５μｍ～２５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２の一対の側面に形成され、それぞれ内部電極層３Ａ、３Ｂに接続される。このとき、下地層７は、素体２の側面とその側面に隣接する４つの周面に連続して形成される。すなわち、下地層７は、下面側から側面を介して上面側に連続的に形成され、さらに側面側から前面側および後面側に連続的に形成されてもよい。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
ここで、下地層７は、金属焼結体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。
めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成される。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。
めっき層９の材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。
ここで、図２および図３Ａに示すように、下地層７の端部ＥＵとめっき層９の端部ＥＭが素体２の第１面側に位置する場合、下地層７の端部ＥＵとめっき層９の端部ＥＭとで素体２の第１面の法線方向において、その位置が異なる。なお、ここで言う下地層７の端部とめっき層９の端部とは、それぞれの層が素体の表面上で途切れる終端部のことを言う。素体２の第１面は、素体２の上面であってもよいし、素体２の下面であってもよいし、素体２の前面であってもよいし、素体２の後面であってもよいし、これらの複数の面であってもよい。例えば、素体２の第１面が素体２の上面または下面である場合、下地層７の端部ＥＵの高さ方向ＤＨの位置とめっき層９の端部ＥＭの高さ方向ＤＨの位置が異なる。また、素体２の第１面が素体２の前面または後面である場合、下地層７の端部ＥＵの幅方向ＤＷの位置とめっき層９の端部ＥＭの幅方向ＤＷの位置が異なる。また、めっき層９は複数の層で構成されていてもよい。図３Ａのように下地層７上に順に形成されたＣｕめっき層９Ａの端部ＥＡ、Ｎｉめっき層９Ｂの端部ＥＢおよびＳｎめっき層９Ｃの端部ＥＣは、下地層７の端部ＥＵと素体２の第１面の法線方向の位置が異なる。各めっき層９の端部および下地層７の端部ＥＵは素体２上にあり、各めっき層９の端部のほうが、前記法線方向に素体２の中央側にある。
ここで、下地層７の端部ＥＵとめっき層９の端部ＥＭとで素体２の第１面の法線方向の位置を異ならせることにより、下地層７からの応力負荷点と、めっき層９からの応力負荷点が素体２の同一平面上に位置しないようにすることができる。なお、応力負荷点は、下地層７またはめっき層９を介して素体２にかかる応力が最大になる位置であり、クラックの発生起点となりやすい。このため、外部電極６Ａ、６Ｂを介して素体２にかかる応力を分散させることができ、素体２に発生するクラックを抑制することができる。
図３Ａのように、下地層７の端部ＥＵとめっき層９の端部ＥＭとで素体２の第１面の法線方向の位置を異ならせるために、素体２の第１面側に段差８を設けることができる。このとき、段差８は、下地層７の端部ＥＵとめっき層９の端部ＥＭの間に設けられ、素体２の第１面を上段面Ｍ１と下段面Ｍ２に分離することができる。そして、下地層７の端部ＥＵを上段面Ｍ１上に配置し、めっき層９の端部ＥＭを下段面Ｍ２上に配置することができる。段差８の代わりに傾斜面を素体２の第１面側に設けるようにしてもよい。段差８の高さＨは、０．５μｍ以上２．０μｍ以下であるのが好ましい。ここで、段差８の高さＨを０．５μｍ以上とすることにより、外部電極６Ａ、６Ｂを介して素体２にかかる応力を効果的に分散させることができる。段差８の高さＨを２．０μｍ以下とすることにより、外部電極６Ａ、６Ｂ間の素体２の厚みの低減を抑制することができ、積層セラミックコンデンサ１の抗折強度の低下を抑制することができる。
段差８は、図１のように、各外部電極６Ａ、６Ｂの下地層７の端部に沿って素体２を周回するように形成してもよい。この場合、外部電極６Ａ、６Ｂごとに、素体２の上面、下面、前面および後面の４つの面に段差８を形成することができる。すなわち、下カバー層５Ａ、上カバー層５Ｂおよびサイドマージン部１０に段差８を形成することができる。このとき、下地層７で覆われた位置における素体２の厚みは、下地層７から露出された位置における素体２の厚みより厚くすることができる。ここで言う素体２の厚みは、図１の素体の高さ方向ＤＨの長さであり、段差８からそれぞれ２０μｍ以内の位置で測定する。下地層７で覆われた位置における素体２の幅は、下地層７から露出された位置における素体２の幅より広くすることができる。ここで言う素体２の幅は、図１の素体の幅方向ＤＷの長さであり、段差８からそれぞれ２０μｍ以内の位置で測定する。このとき、段差８が形成された素体２から内部電極層３Ａ、３Ｂが露出しないように、下カバー層５Ａの厚み、上カバー層５Ｂの厚みおよびサイドマージン部１０の幅を設定することができる。
積層セラミックコンデンサ１のサイズは特に限定されないが、例えば設計値として、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍ（０２０１サイズ）であり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ（０４０２サイズ）、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍ（０６０３サイズ）であり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍ（１００５サイズ）であり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍ（３２１６サイズ）であり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍ（４５３２サイズ）、または長さ５．７ｍｍ、幅５．０ｍｍ、高さ２．３ｍｍ（５７５０サイズ）のサイズのうちのいずれか１つから選択することができる。好ましくは０２０１サイズから４５３２サイズの範囲のうちのいずれか１つから選択することができる。
図３Ａは、図２の外部電極の段差があるときの応力負荷点を示す断面図、図３Ｂは、図２の外部電極の段差がないときの応力負荷点を示す断面図である。なお、図３Ａでは、図２の領域Ｒ１を拡大して示した。
図３Ａにおいて、下地層７の端部の位置で素体２に段差８がある場合、下地層７の端部ＥＵは上段面Ｍ１上に位置し、めっき層９の端部ＥＭは下段面Ｍ２上に位置する。このため、下地層７からの応力負荷点Ｐ１と、めっき層９からの応力負荷点Ｐ２が素体２の同一平面上に位置しないようにすることができる。この結果、下地層７を介して素体２にかかる応力とめっき層９を介して素体２にかかる応力とを分散させることができ、素体２に発生するクラックを抑制することができる。
一方、図３Ｂにおいて、段差８がない素体２´上に下地層７´が形成され、下地層７´上にめっき層９´が積層されているものとする。めっき層９´は、例えば、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´の３層構造とすることができる。この場合、下地層７´の端部ＥＵ´およびめっき層９´の端部ＥＭ´は、素体２´の同一面Ｍ３上に位置する。このため、下地層７´からの応力負荷点Ｐ３と、めっき層９´からの応力負荷点Ｐ３が素体２´の同一面Ｍ３に位置する。この結果、下地層７´を介して素体２´にかかる応力とめっき層９´を介して素体２´にかかる応力とが集中し、クラックが素体２´に発生しやすくなる。
図４Ａは、図２の外部電極の段差があるときのめっき層の先端部の回り込み角度を示す断面図、図４Ｂは、図２の外部電極の段差がないときのめっき層の先端部の回り込み角度を示す断面図である。なお、図４Ａは、図３Ａと同一の領域を示し、図４Ｂは、図３Ｂと同一の領域を示す。
図４Ａにおいて、下地層７の端部の位置で素体２に段差８がある場合、段差８はＣｕめっき層９Ａで覆われ、Ｃｕめっき層９Ａは段差８の位置に回り込む。なお、下地層７の端部は、鋭角状になっていてもよい。このため、Ｃｕめっき層９Ａの端部が素体２に接触するときの下地層２の端部ＥＵから素体２までのＣｕめっき層９Ａの回り込み角度θ１は、１８０°以上２７０°以下となる。
一方、図４Ｂにおいて、下地層７´の端部の位置で素体２´に段差８がない場合、下地層７の先端とＣｕめっき層９Ａの先端は同一平面上に位置する。このため、Ｃｕめっき層９Ａ´の端部が素体２´に接触するときの下地層２´の端部ＥＵ´から素体２´までのＣｕめっき層９Ａ´の回り込み角度θ２は、１８０°以下となる。
図５は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図６Ａから図６Ｊは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図６Ｃから図６Ｊでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。
図５のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図５のＳ２および図６Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図５のＳ３および図６Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図５のＳ４および図６Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図５のＳ５および図６Ｄに示すように、図５のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図５のＳ６および図６Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図６Ｆに示すように、個片化された素体２´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´の他方の側面で誘電体層４の表面から引き出される。なお、図６Ｆでは、図６Ｅの個片化された１つの素体を長さ方向に拡大して示した。
次に、図５のＳ７および図６Ｇに示すように、素体２´の面取りを行うことにより、素体２´の角部に曲面Ｒが設けられた素体２を形成する。素体２´の面取りは、例えば、バレル研磨を用いることができる。
次に、図５のＳ８に示すように、図５のＳ７で面取りされた素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２を加熱する。
次に、図５のＳ９に示すように、図５のＳ８でバインダが除去された素体２の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図５のＳ１０および図６Ｈに示すように、図５のＳ９で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、下地層７の形成では、Ｎ２ガス雰囲気中で６００℃～１０００℃の温度で再酸化処理を行ってもよい。
次に、図５のＳ１１および図６Ｉに示すように、下地層７からの露出面を介して素体２をエッチングすることにより、下地層７の端部に沿って素体２に段差８を形成する。このとき、素体２の下面、上面、前面および後面にエッチング面ＥＭが形成され、段差８は、外部電極６Ａ、６Ｂごとに素体２を周回する。
素体２のエッチングは、ウェットエッチングであってもよいし、ドライエッチングであってもよい。素体２のエッチングでは、フッ酸系のエッチング液またはエッチングガスを用いることができる。エッチング時間、エッチング温度、エッチング速度、下地層７が形成された素体２の投入量またはエッチング液の攪拌速度を調整することにより、素体２のエッチング量を調整することができる。
次に、図５のＳ１２および図６Ｊに示すように、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃを下地層７上に順次形成する。このとき、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの端部は素体２のエッチング面ＥＭに接触する。ここで、下地層７が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。
ここで、素体２に段差８を形成するためのエッチング工程において、下地層７の表面の金属酸化膜および共材を除去することができる。このため、工程数の増大を抑制しつつ、素体２に段差８を形成することが可能となるとともに、下地層７へのＣｕめっき層９Ａの付着性を向上させることができる。
（第２実施形態）
図７は、第２実施形態に係る積層セラミックコンデンサの構成を示す断面図である。
図７において、積層セラミックコンデンサ１Ｘは、素体２Ｘおよび外部電極６ＡＸ、６ＢＸを備える。素体２Ｘは、積層体２Ａ、下カバー層５ＡＸおよび上カバー層５ＢＸを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。積層体２Ａの下層には下カバー層５ＡＸが設けられ、積層体２Ａの上層には上カバー層５ＢＸが設けられている。積層体２Ａは、図２の構成と同様である。
図７は、第２実施形態に係る積層セラミックコンデンサの構成を示す断面図である。
図７において、積層セラミックコンデンサ１Ｘは、素体２Ｘおよび外部電極６ＡＸ、６ＢＸを備える。素体２Ｘは、積層体２Ａ、下カバー層５ＡＸおよび上カバー層５ＢＸを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。積層体２Ａの下層には下カバー層５ＡＸが設けられ、積層体２Ａの上層には上カバー層５ＢＸが設けられている。積層体２Ａは、図２の構成と同様である。
外部電極６ＡＸ、６ＢＸは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｘに形成される。ここで、各外部電極６ＡＸ、６ＢＸは、素体２Ｘの下面側から側面にかけて連続的に形成される。このとき、各外部電極６ＡＸ、６ＢＸは、素体２Ｘの上面側には形成されない。また、各外部電極６ＡＸ、６ＢＸの上端は、素体２Ｘの側面側では、素体２Ｘの上面よりも低い位置に形成される。
また、各外部電極６ＡＸ、６ＢＸは、素体２Ｘの下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよく、形成されなくても良い。素体２Ｘの前面および後面にも外部電極が形成されるとき、各外部電極６ＡＸ、６ＢＸの上端は、素体２Ｘの前面側および後面側では、素体２Ｘの上面よりも低い位置に形成される。
各外部電極６ＡＸ、６ＢＸは、素体２Ｘ上に形成された下地層７Ｘと、下地層７Ｘ上に積層されためっき層９Ｘを備える。下地層７Ｘは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｘの一対の側面に形成され、それぞれ内部電極層３Ａ、３Ｂに接続される。このとき、下地層７Ｘは、素体２Ｘの側面とその側面に隣接する３つのまたは1つの面に連続して形成される。このとき、下地層７Ｘは、素体２Ｘの上面側には形成されない。すなわち、下地層７Ｘは、下面側から側面にかけて連続的に形成されており、またはさらに側面側から前面側および後面側に連続的に形成されてもよい。また、図７に示すように、下地層７Ｘの上端は、素体２Ｘの側面側では、素体２Ｘの上面よりも低い位置に形成される。ただし、下地層７Ｘの上端は、素体２Ｘの側面側において、内部電極層３Ａ、３Ｂの位置よりも高い位置に形成される。
めっき層９Ｘは、下地層７Ｘを覆うように外部電極６ＡＸ、６ＢＸごとに連続的に形成される。めっき層９Ｘは、下地層７Ｘを介して内部電極層３Ａ、３Ｂと導通する。めっき層９Ｘは、例えば、下地層７Ｘ上に形成されたＣｕめっき層９ＡＸと、Ｃｕめっき層９ＡＸ上に形成されたＮｉめっき層９ＢＸと、Ｎｉめっき層９ＢＸ上に形成されたＳｎめっき層９ＣＸの３層構造とすることができる。
なお、素体２Ｘおよび外部電極６ＡＸ、６ＢＸにおいて、下カバー層５ＡＸ側の構造は、図２の下カバー層５Ａ側の構造と同様であり、上カバー層５ＢＸ側の構造は、図２の上カバー層５Ｂ側の構造と異なる。
以下、素体２Ｘおよび外部電極６ＡＸ、６ＢＸについて、図２の上カバー層５Ｂ側の構造と異なる点について説明する。
以下、素体２Ｘおよび外部電極６ＡＸ、６ＢＸについて、図２の上カバー層５Ｂ側の構造と異なる点について説明する。
外部電極６ＡＸ、６ＢＸの上カバー層５ＢＸ側では、下地層７Ｘの端部ＥＵとめっき層９Ｘの端部ＥＭとで素体２の側面の法線方向（長さ方向ＤＬ）において、その位置が異なる。また、前面および後面にも外部電極６ＡＸ、６ＢＸを形成する場合は、下地層７Ｘの端部ＥＵとめっき層９Ｘの端部ＥＭとで素体２Ｘの前面および後面の法線方向（図１の幅方向ＤＷ）において、その位置が異なってもよい。また、下地層７Ｘ上に順に形成されたＣｕめっき層９ＡＸの端部ＥＡ、Ｎｉめっき層９ＢＸの端部ＥＢおよびＳｎめっき層９ＣＸの端部ＥＣは、下地層７Ｘの端部ＥＵと素体２Ｘの側面の法線方向の位置が異なる。なおここで言う端部とはそれぞれの層が途切れる終端部のことを言う。
下地層７Ｘの端部ＥＵとめっき層９Ｘの端部ＥＭとで素体２Ｘの側面の法線方向の位置を異ならせるために、素体２Ｘの側面側に段差８Ｘを設けることができる。このとき、段差８Ｘは、下地層７Ｘの端部ＥＵとめっき層９Ｘの端部ＥＭの間に設けられ、素体２Ｘの側面を上段面Ｍ３と下段面Ｍ４に分離することができる。そして、下地層７Ｘの端部ＥＵを上段面Ｍ３上に配置し、めっき層９Ｘの端部ＥＭを下段面Ｍ４上に配置することができる。段差８Ｘの代わりに傾斜面を素体２Ｘの側面側に設けるようにしてもよい。
段差８Ｘは、各外部電極６ＡＸ、６ＢＸの下地層７Ｘの端部に沿って上カバー層５ＢＸに形成してもよい。この場合、外部電極６ＡＸ、６ＢＸごとに、上カバー層５ＢＸの一対の側面、またはさらに前面および後面にも外部電極６ＡＸ、６ＢＸを形成する場合は、さらに前面および後面の４つの面に段差８Ｘを形成することができる。いずれもめっき層９Ｘの端部および下地層７Ｘの端部は素体上にあり、めっき層９Ｘの端部のほうが、法線方向に素体の中央側にある。
ここで、素体２Ｘに段差８、８Ｘを設けることにより、素体２Ｘの下面および側面にかかる外部電極６ＡＸ、６ＢＸからの応力を低減することが可能となるとともに、積層セラミックコンデンサ１Ｘの低背化を図ることができる。また、内部電極３Ａ、３Ｂの引き出し面に外部電極６ＡＸ、６ＢＸの終端部があるので、内部電極３Ａ、３Ｂが対向する容量発生部に近い位置での応力を低減しクラックの発生を防止できる。めっき層９Ｘの端部ＥＭおよび下地層７Ｘの端部ＥＵは素体２Ｘ上にあり、各めっき層９Ｘの端部のほうが、前記法線方向に素体の中央側にある。
（第３実施形態）
図８は、第３実施形態に係る積層セラミックコンデンサの構成を長さ方向の位置で切断して示す斜視図である。
図８において、積層セラミックコンデンサ１Ｙは、素体２Ｙおよび外部電極６ＡＹ、６ＢＹを備える。素体２Ｙは、積層体２ＡＹ、下カバー層５ＡＹおよび上カバー層５ＢＹを備える。積層体２ＡＹは、内部電極層３ＡＹ、３ＢＹおよび誘電体層４Ｙを備える。積層体２Ａの下面側には下カバー層５ＡＹが設けられ、積層体２Ａの上面側には上カバー層５ＢＹが設けられている。
図８は、第３実施形態に係る積層セラミックコンデンサの構成を長さ方向の位置で切断して示す斜視図である。
図８において、積層セラミックコンデンサ１Ｙは、素体２Ｙおよび外部電極６ＡＹ、６ＢＹを備える。素体２Ｙは、積層体２ＡＹ、下カバー層５ＡＹおよび上カバー層５ＢＹを備える。積層体２ＡＹは、内部電極層３ＡＹ、３ＢＹおよび誘電体層４Ｙを備える。積層体２Ａの下面側には下カバー層５ＡＹが設けられ、積層体２Ａの上面側には上カバー層５ＢＹが設けられている。
内部電極層３ＡＹ、３ＢＹは、誘電体層４Ｙを介し素体２の長さ方向ＤＬに交互に積層されている。そして、各内部電極層３ＡＹ、３ＢＹは、素体２の高さ方向ＤＨに直立した状態で素体２Ｙ内に位置する。各内部電極層３ＡＹ、３ＢＹの下端側にはリード電極ＬＡ、ＬＢが接続されている。リード電極ＬＡ、ＬＢは、内部電極層３ＡＹ、３ＢＹごとに素体２の幅方向ＤＷの異なる位置に配置され、素体２の下面側に引き出されている。このとき、内部電極層３ＡＹのそれぞれのリード電極ＬＡは、素体２の幅方向ＤＷの位置を一致させ、内部電極層３ＢＹのそれぞれのリード電極ＬＢは、素体２の幅方向ＤＷの位置を一致させることができる。内部電極層３ＡＹ、３ＢＹおよび誘電体層４Ｙの材料および厚みは、図２の内部電極層３Ａ、３Ｂおよび誘電体層４の材料および厚みと同様である。下カバー層５ＡＹおよび上カバー層５ＢＹの材料は、図２の下カバー層５Ａおよび上カバー層５Ｂの材料と同様である。
外部電極６ＡＹ、６ＢＹは、幅方向ＤＷに互いに分離された状態で素体２Ｘの下面側に並列に形成される。各外部電極６ＡＹ、６ＢＹは、素体２Ｙの下面側に形成された下地層７Ｙと、下地層７Ｙ上に積層されためっき層９Ｙを備える。下地層７Ｙは、幅方向ＤＷに互いに分離された状態で素体２Ｙの下面側に並列に形成され、それぞれリード電極ＬＡ、ＬＢに接続される。
めっき層９Ｙは、下地層７Ｙを覆うように外部電極６ＡＹ、６ＢＹごとに連続的に形成される。めっき層９Ｙは、下地層７Ｙを介して内部電極層３ＡＹ、３ＢＹと導通する。めっき層９Ｙは、例えば、下地層７Ｙ上に形成されたＣｕめっき層９ＡＹと、Ｃｕめっき層９ＡＹ上に形成されたＮｉめっき層９ＢＹと、Ｎｉめっき層９ＢＹ上に形成されたＳｎめっき層９ＣＹの３層構造とすることができる。
下地層７Ｙの端部ＥＵとめっき層９Ｙの端部ＥＭとで素体２Ｙの下面の法線方向（高さ方向ＤＨ）において、その位置が異なる。また、下地層７Ｙ上に順に形成されたＣｕめっき層９ＡＹの端部ＥＡ、Ｎｉめっき層９ＢＹの端部ＥＢおよびＳｎめっき層９ＣＹの端部ＥＣは、下地層７Ｙの端部ＥＵと素体２Ｙの側面の法線方向の位置が異なる。なおここで言う端部とはそれぞれの層が途切れる終端部のことを言う。いずれもめっき層９Ｙの端部および下地層７Ｙの端部は素体２上にあり、めっき層９Ｙの端部のほうが、法線方向に素体２の中央側にある。
下地層７Ｙの端部ＥＵとめっき層９Ｙの端部ＥＭとで素体２Ｙの下面の法線方向の位置を異ならせるために、素体２Ｙの下面側に段差８Ｙを設けることができる。このとき、段差８Ｙは、下地層７Ｙの端部ＥＵとめっき層９Ｙの端部ＥＭの間に設けられる。段差８Ｙの代わりに傾斜面を素体２Ｙの下面側に設けるようにしてもよい。
ここで、素体２Ｙに段差８Ｙを設けることにより、素体２Ｙの下面だけにかかる外部電極６ＡＹ、６ＢＹからの応力を低減することが可能となるとともに、積層セラミックコンデンサ１Ｙの低背化を図ることができる。また、リード電極ＬＡ、ＬＢの引き出し面に外部電極６ＡＹ、６ＢＹの終端部があるので、内部電極３ＡＹ、３ＢＹが対向する容量発生部に近い位置での応力を低減しクラックの発生を防止できる。
（第４実施形態）
図９は、第４実施形態に係る積層セラミックコンデンサが実装された回路基板の構成例を示す断面図である。
図９において、回路基板１１上には、ランド電極１２Ａ、１２Ｂが形成されている。回路基板１１は、プリント基板であってもよいし、Ｓｉなどの半導体基板であってもよい。積層セラミックコンデンサ１は、各外部電極６Ａ、６ＢのＳｎめっき層９Ｃに付着された各はんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。
図９は、第４実施形態に係る積層セラミックコンデンサが実装された回路基板の構成例を示す断面図である。
図９において、回路基板１１上には、ランド電極１２Ａ、１２Ｂが形成されている。回路基板１１は、プリント基板であってもよいし、Ｓｉなどの半導体基板であってもよい。積層セラミックコンデンサ１は、各外部電極６Ａ、６ＢのＳｎめっき層９Ｃに付着された各はんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。
ここで、下地層７の端部の位置で素体２に段差８を設けることにより、下地層７からの応力負荷点と、めっき層９からの応力負荷点が素体２の同一平面上に位置しないようにすることができる。このため、回路基板１１の撓みまたは伸縮などに起因して外部電極６Ａ、６Ｂに応力がかかった場合においても、外部電極６Ａ、６Ｂを介して素体２にかかる応力を分散させることができ、素体２にクラックが入るのを抑制することができる。
（第５実施形態）
図１０は、第５実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１０では、セラミック電子部品としてチップインダクタを例にとった。
図１０において、チップインダクタ２１は、素体２２および外部電極２６Ａ、２６Ｂを備える。素体２２は、コイルパターン２３、内部電極層２３Ａ、２３Ｂおよび磁性体材料２４を備える。磁性体材料２４は、内部電極層２３Ａ、２３Ｂを絶縁する誘電体としても用いられる。素体２２の形状は、略直方体形状とすることができる。外部電極２６Ａ、２６Ｂは、互いに分離された状態で素体２２の互いに対向する側面に位置する。各外部電極２６Ａ、２６Ｂは、素体２２の各側面から前後面および上下面にかけて連続している。
図１０は、第５実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１０では、セラミック電子部品としてチップインダクタを例にとった。
図１０において、チップインダクタ２１は、素体２２および外部電極２６Ａ、２６Ｂを備える。素体２２は、コイルパターン２３、内部電極層２３Ａ、２３Ｂおよび磁性体材料２４を備える。磁性体材料２４は、内部電極層２３Ａ、２３Ｂを絶縁する誘電体としても用いられる。素体２２の形状は、略直方体形状とすることができる。外部電極２６Ａ、２６Ｂは、互いに分離された状態で素体２２の互いに対向する側面に位置する。各外部電極２６Ａ、２６Ｂは、素体２２の各側面から前後面および上下面にかけて連続している。
コイルパターン２３および内部電極層２３Ａ、２３Ｂは、磁性体材料２４にて覆われている。ただし、内部電極層２３Ａの端部は、素体２２の一方の側面側で磁性体材料２４から露出され、外部電極２６Ａに接続される。内部電極層２３Ｂの端部は、素体２２の他方の側面側で磁性体材料２４から露出され、外部電極２６Ｂに接続される。
コイルパターン２３および内部電極層２３Ａ、２３Ｂの材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｓｎ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料２４は、例えば、フェライトである。
各外部電極２６Ａ、２６Ｂは、素体２２上に形成された下地層２７と、下地層２７上に積層されためっき層２９を備える。下地層２７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２２に形成される。このとき、下地層２７は、素体２２の下面側から側面を介して上面側に連続的に形成される。なお、下地層２７は、素体２２の下面側から前面側および後面側に連続的に形成されてもよい。めっき層２９は、下地層２７を覆うように外部電極２６Ａ、２６Ｂごとに連続的に形成される。めっき層２９は、下地層２７を介して内部電極層２３Ａ、２３Ｂと導通する。
素体２２には、段差２８が設けられる。段差２８は、各外部電極２６Ａ、２６Ｂの下地層２７の端部に沿って素体２２を周回することができる。そして、下地層２７の端部と、めっき層２９の端部は、段差２８によって隔てられる。
これにより、下地層２７からの応力負荷点と、めっき層２９からの応力負荷点が素体２２の同一平面上に位置しないようにすることができる。このため、外部電極２６Ａ、２６Ｂを介して素体２２にかかる応力を分散させることができ、素体２２に発生するクラックを抑制することができる。
なお、上述した実施形態では、セラミック電子部品として積層セラミックコンデンサおよびチップインダクタを例にとったが、チップ抵抗またはセンサチップであってもよい。また、上述した実施形態では、２端子の外部電極を持つセラミック電子部品を例にとったが、３端子以上の外部電極を持つセラミック電子部品であってもよい。
１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 段差
９、９Ａ～９Ｃ めっき層
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 段差
９、９Ａ～９Ｃ めっき層
Claims (20)
- 誘電体と、内部電極とを有する素体と、
前記内部電極と接続し、前記素体の第１面側に端部が位置するように前記素体上に形成された下地層と、前記下地層上に形成され、前記第１面の法線方向において前記下地層の端部の位置と異なる位置に端部が形成されためっき層を有する一対の外部電極とを備えることを特徴とするセラミック電子部品。 - 前記素体の第１面側において、前記素体は、前記下地層の端部が位置する面と前記めっき層の端部が位置する面との間に段差または傾斜面を備えることを特徴とする請求項１に記載のセラミック電子部品。
- 前記内部電極は、前記素体の対向する一対の側面に引き出され、前記外部電極は、前記一対の側面と前記一対の側面に隣接する４つの周面にそれぞれ連続して形成されることを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記内部電極は、前記素体の対向する一対の側面に引き出され、前記外部電極は、前記一対の側面と前記一対の側面に隣接する１つの面にそれぞれ連続して形成されることを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記内部電極は、前記素体の１つの面だけに引き出され、前記一対の外部電極は、前記１つの面に離間して形成されることを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記下地層で覆われた位置における前記素体の前記第１面の法線方向の厚みは、前記下地層から露出された位置における前記素体の前記第１面の法線方向の厚みより厚いことを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。
- 前記下地層の端部が位置する面と前記めっき層の端部が位置する面との高さの差は、０．５μｍ以上２．０μｍ以下であることを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。
- 前記めっき層は、前記下地層上に積層された第１めっき層と、前記第１めっき層上に積層された第２めっき層とを備え、
前記第１めっき層の端部および前記第２めっき層の端部は、前記下地層の端部に対し前記第１面の法線方向の位置が異なることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。 - 前記第１めっき層の先端部が前記素体に接触するときの前記下地層の端部から前記素体までの前記第１めっき層の回り込み角度は、１８０°以上２７０°以下であることを特徴とする請求項６に記載のセラミック電子部品。
- 前記めっき層は、前記第２めっき層上に積層された第３めっき層をさらに備え、
前記第１めっき層の端部、前記第２めっき層の端部および前記第３めっき層の端部は、前記下地層の端部に対し前記第１面の法線方向の位置が異なることを特徴とする請求項６または７に記載のセラミック電子部品。 - 前記めっき層は、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金であることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。
- 前記外部電極および前記内部電極は、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金であることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。
- 前記誘電体の主成分は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンのうち少なくとも１つから選択されることを特徴とする請求項１から１０のいずれか１項に記載のセラミック電子部品。
- 前記下地層は、Ｎｉを主成分とすることを特徴とする１から１１のいずれか１項に記載のセラミック電子部品。
- 前記下地層は、前記誘電体を主成分として含む共材を備えることを特徴とする請求項１２に記載のセラミック電子部品。
- 外形サイズが０２０１から４５３２のうちのいずれか１つから選択されることを特徴とする請求項１から１４のいずれか１項に記載のセラミック電子部品。
- 前記内部電極は、
第１内部電極層と、
前記誘電体を含む誘電体層を介して前記第１内部電極層上に積層された第２内部電極層とを備え、
前記外部電極は、
前記第１内部電極層に接続する第１外部電極と、
前記第１外部電極と分離して設けられ、前記第２内部電極層に接続する第２外部電極とを備えることを特徴とする請求項１から１６のいずれか１項に記載のセラミック電子部品。 - 前記素体は、
前記誘電体を含み前記第１内部電極層および前記第２内部電極層を積層方向に覆うカバー層と、
前記誘電体を含み前記第１内部電極層および前記第２内部電極層を幅方向に覆うサイドマージン部と、
前記カバー層および前記サイドマージン部に形成された段差または傾斜面とを備えることを特徴とする請求項１６に記載のセラミック電子部品。 - 請求項１から１７のいずれか１項に記載のセラミック電子部品が実装された回路基板であって、
前記セラミック電子部品は、前記導電体に付着されたはんだ層を介して接続されることを特徴とする回路基板。 - 誘電体と内部電極が設けられ、前記内部電極が側面に引き出された素体を形成する工程と、
前記素体の側面および前記側面に対して垂直な４つの面の一部に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記下地層からの露出面を介して前記素体をエッチングし、前記素体に段差または傾斜面を形成する工程と、
前記段差または前記傾斜面が覆われた状態で前記素体のエッチング面に端部が接触するように前記下地層上にめっき層を積層する工程とを備えることを特徴とするセラミック電子部品の製造方法。
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