JP7432470B2 - 電子部品、回路基板および電子部品の製造方法 - Google Patents

電子部品、回路基板および電子部品の製造方法 Download PDF

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Description

本発明は、電子部品、回路基板および電子部品の製造方法に関する。
電子機器の小型化に伴って電子部品の実装面積を低減するため、内部電極が設けられた素体に外部電極を一体的に形成する場合がある。外部電極には、焼結温度を制御したり、素体との固着性を確保したりするため、金属の他、共材等が含まれる下地層が用いられることがある。
ここで、外部電極の下地層中の共材量が少な過ぎると、焼結時に素体との間に発生する熱応力を十分に緩和できず、素体または下地層にクラックが入ることがある。一方、外部電極の下地層中の共材量が多過ぎると、下地層上に形成されるめっきの均一性が低下する。
特許文献1には、外部電極の下地層中の共材量を内側に比べて外側で少なくしてクラックを低減するとともに、はんだ付け性を確保する方法が開示されている。
特開2000-277371号公報
しかしながら、外部電極の下地層の外側の共材量が少な過ぎると、下地層を素体に一体的に形成する焼成工程において、異なる電子部品の下地層同士が張り付く融着不良が発生することがあった。
一方、焼結時の融着不良を防止するために、外部電極の下地層の外側の共材の量を多くし、めっきの均一性を向上させるために、外部電極の下地層の外側の共材を焼結後に物理的研磨および化学研磨にて除去すると、素体へのダメージが大きくなる。
そこで、本発明は、融着不良および素体へのダメージを低減しつつ、めっきの均一性の低下を抑制することが可能な電子部品、回路基板および電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る電子部品によれば、誘電体と内部電極が設けられた素体と、前記内部電極と接続し前記素体上の複数の面に形成され、金属に混在した状態で表面に存在する共材の端部が前記金属で覆われた共材を備える下地層と、前記共材および前記共材の端部を覆う金属に接するように前記下地層上に形成された導電体層とが設けられた外部電極と、を備える。
前記金属は、前記下地層の表面に存在する共材の裏側から表面に連続的に回り込んでいる。
前記共材の端部を覆う金属は、前記共材の周辺に存在する金属が前記共材の表面に連続している。
前記共材の1つの粒子が前記導電体層と接する断面上の長さは0.1~12μmの範囲にあってもよい。
前記共材の端部を覆う金属の断面上の厚さは0.1~0.7μm、かつ長さは0.2~2.5μmの範囲にあってもよい。
前記共材の端部を覆う金属の断面上の厚さは0.2~0.6μm、かつ長さは0.5~2.0μmの範囲にあってもよい。
前記下地層中の共材量は、10~45%の範囲内にあってもよい。
前記誘電体と前記共材は、主成分が同一の組成であってもよい。
前記共材は、酸化物セラミックを主成分としてもよい。
前記下地層において、前記素体側の前記共材の比率と、前記めっき層側の前記共材の比率は互いに等しくてもよい。
前記共材の主成分は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンのうち少なくとも1つから選択されてもよい。
前記金属は、Cu、Fe、Zn、Al、Ni、Pt、Pd、Ag、AuおよびSnから選択される少なくとも1つを含む金属または合金であってもよい。
前記素体は、第1内部電極層と第2内部電極層が、前記誘電体を介して交互に積層された積層体を備え、前記外部電極は、前記積層体の第1側面に設けられ、前記第1内部電極に接続された第1外部電極と、前記第1側面に対向する第2側面に前記第1外部電極と離間して設けられ、前記第2内部電極に接続された第2外部電極とを備えてもよい。
また、本発明の一態様に係る回路基板によれば、上記のいずれかに記載の電子部品が実装された回路基板であって、前記電子部品は、前記導電体層に付着されたはんだ層を介して回路基板に接続されてもよい。
また、本発明の一態様に係る電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、金属を含む電極材料に共材を混合した混合材料を前記素体の一対の側面および前記側面の周面に塗布する工程と、前記混合材料を焼成し、前記金属と前記共材が混在する下地層を前記素体の一対の側面および前記側面の周面に形成する工程と、前記下地層の金属を酸化し、前記金属の酸化膜を前記下地層の表面に形成する工程と、前記下地層に対して斜めの角度を含む方向から前記下地層の表面をブラスト研磨し、前記酸化膜を除去するとともに、前記金属を前記共材の端部にせり上げる工程と、前記共材および前記共材の端部にせり上げられた前記金属に接するように前記下地層上に導電体層を形成する工程とを備えてもよい。
前記下地層に対して斜めの角度は、前記下地層に対して15~35°の範囲内の角度であってもよい。
本発明の一つの態様によれば、融着不良および素体へのダメージを低減しつつ、めっきの付着性の低下を抑制することができる。
第1実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。 図1の積層セラミックコンデンサを長さ方向に切断した断面図である。 図1のEC部分を拡大して示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 図5GのEA部分を拡大して示す断面図である。 図5HのEB部分を拡大して示す断面図である。 第2実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。 第3実施形態に係る電子部品の構成を示す斜視図である。 実施例に係る積層セラミックコンデンサの融着不良およびめっき不良と共材量との関係をブラストなしの場合と比較して示す図である。 実施例に係る積層セラミックコンデンサの融着不良およびめっき不良と共材量の数値例をブラストなしの場合と比較して示す図である。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件(使用条件、使用環境等)によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
(第1実施形態)
図1は、第1実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図2は、図1の積層セラミックコンデンサを長さ方向に切断した断面図である。
図1および図2において、積層セラミックコンデンサ1は、素体2および外部電極6A、6Bを備える。素体2は、積層体2A、下カバー層5Aおよび上カバー層5Bを備える。積層体2Aは、内部電極層3A、3Bおよび誘電体層4を備える。
積層体2Aの下層には下カバー層5Aが設けられ、積層体2Aの上層には上カバー層5Bが設けられている。内部電極層3A、3Bは、誘電体層4を介して交互に積層されている。このとき、素体2および積層体2Aの形状は、略直方体形状とすることができる。素体2は、素体2の稜線に沿って面取りされていてもよい。なお、以下の説明では、素体2の側面が互いに対向する方向を長さ方向DL、素体2の前後面が互いに対向する方向を幅方向DW、素体2の上下面が互いに対向する方向を積層方向DSと言うことがある。
外部電極6A、6Bは、互いに分離された状態で素体2の互いに対向する側面に位置する。各外部電極6A、6Bは、素体2の各側面から前後面および上下面にかけて連続している。
長さ方向DLにおいて、内部電極層3A、3Bは、積層体2A内で交互に長さ方向DLに異なる位置に配置されている。このとき、内部電極層3Aは、内部電極層3Bに対して素体2の一方の側面側に配置され、内部電極層3Bは、内部電極層3Aに対して素体2の他方の側面側に配置することができる。そして、内部電極層3Aの端部は、素体2の長さ方向DLの一方の側面側で誘電体層4の端部に引き出され、外部電極6Aに接続される。内部電極層3Bの端部は、素体2の長さ方向DLの他方の側面側で誘電体層4の端部に引き出され、外部電極6Bに接続される。
一方、素体2の側面が対向する方向(長さ方向DL)と直交する方向(幅方向DW)において、内部電極層3A、3Bの端部は、誘電体層4にて覆われている。幅方向DWでは、内部電極層3A、3Bの端部の位置は揃っていてもよい。
なお、積層セラミックコンデンサ1の外形サイズは、例えば、長さが1.0mm、幅が0.5mm、高さが0.5mmであってもよい。内部電極層3A、3Bおよび誘電体層4の積層方向DSの厚さはそれぞれ、0.05μm~5μmの範囲内とすることができ、例えば、0.3μmである。各外部電極6A、6Bの厚さは、例えば、10~40μmの範囲内である。
内部電極層3A、3Bの材料は、例えば、Cu(銅)、Ni(ニッケル)、Ti(チタン)、Ag(銀)、Au(金)、Pt(白金)、Pd(パラジウム)、Ta(タンタル)およびW(タングステン)などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層4の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、50at%以上の割合で含まれていればよい。誘電体層4のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層5Aおよび上カバー層5Bの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層5Aおよび上カバー層5Bのセラミック材料の主成分は、誘電体層4のセラミック材料の主成分と同一であってもよい。
各外部電極6A、6Bは、下地層7と、導電体層であるめっき層9を備える。各外部電極6A、6Bは、長さ方向DLに離間して素体2上の複数の面に形成されている。このとき、各外部電極6A、6Bは、素体2の長さ方向DLの端面から素体2の周囲を取り巻くように配置された5つの面を持つ。各外部電極6A、6Bの5つの面のうち1つの面は実装面として用いられる。実装面は、積層セラミックコンデンサ1が実装される回路基板に対向する面である。実装面は、素体2の下面側に設けられる。
下地層7は、素体2とめっき層9との間に位置する。下地層7は、複数の内部電極層をめっき層9に電気的に接続する。下地層7は、導電性材料として金属を備える。例えば、下地層7の金属は、Cu、Fe(鉄)、Zn(亜鉛)、Al(アルミニウム)、Ni、Pt、Pd、Ag、AuおよびSn(錫)から選択される少なくとも1つを含む金属またはこれらの合金金属を主成分とすることができる。下地層7は、さらに粒子状の共材を含む。共材は、素体2と下地層7との間の熱膨張率の差を低減し、下地層7にかかる応力を緩和するとともに、素体2に対する下地層7の固着性を向上させることができる。共材は、誘電体層4と同一の組成を持つことができ、例えば、誘電体層4の主成分であるセラミック成分を含むことができる。なお、共材は、誘電体層4と主成分が同じ材料であってもよいし、セラミック材料であれば、誘電体層4と異なる材料であってもよい。その場合、共材の熱膨張係数が誘電体層4の熱膨張係数の±30%以内であるのが好ましい。共材は、下地層7の金属に混在し、下地層7の表面に存在する共材の端部は、下地層7の金属で覆われている。下地層7の金属は、下地層7の表面に存在する共材の裏側から表面に連続的に回り込んでいる。共材の端部を覆う金属は、共材の周辺に存在する金属が共材の表面に連続している。下地層7において、素体2側の共材の比率と、めっき層9側の共材の比率は互いに等しくすることができる。
下地層7は、ガラス成分を含んでもよい。ガラス成分は、下地層7の緻密化などに用いられる。このガラス成分は、例えば、Ba(バリウム)、Sr(ストロンチウム)、Ca(カルシウム)、Zn、Al、Si(ケイ素)またはB(ホウ素)などの酸化物である。下地層7は、素体2の側面に引き出された複数の内部電極層3A、3Bとそれぞれ導通するように接続される。
下地層7は、素体2に含まれる金属成分を含んでいてもよい。この金属成分は、Mg、Ni、Cr、Sr、Al、Na、Feのうち少なくとも一つが含まれていてもよく、例えば、Mgである。このとき、下地層7は、下地層7の金属と素体2に含まれる金属と酸素との化合物、例えば、NiとMgとOを成分とする化合物を含むことができる。
めっき層9は、下地層7上に形成される。このとき、めっき層9は、下地層7の共材および共材の端部を覆う金属に接している。めっき層9の材料は、例えば、Cu、Ni、Al、Zn、Snなどの金属またはこれらの2以上の合金を主成分とする。めっき層9は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層9は、例えば、下地層7上に形成されたCuめっき層9Aと、Cuめっき層9A上に形成されたNiめっき層9Bと、Niめっき層9B上に形成されたSnめっき層9Cの3層構造とすることができる。Cuめっき層9Aは、下地層7へのめっき層9の密着性を向上させることができる。Niめっき層9Bは、はんだ付け時の各外部電極6A、6Bの耐熱性を向上させることができる。Snめっき層9Cは、めっき層9のはんだ濡れ性を向上させることができる。各外部電極6A、6Bにおいて、めっき層9は、下地層7を介して内部電極層3A、3Bと導通する。また、めっき層9は、はんだを介して回路基板の端子と導通する。
なお、下地層7の金属成分をCuとしたとき、Cuめっき層9Aはなくてもよい。このとき、めっき層9は、Niめっき層9Bと、Niめっき層9B上に形成されたSnめっき層9Cの2層構造としてもよい。
図3は、図1のEC部分を拡大して示す断面図である。
図3において、下地層7は、金属層7A、共材7Bおよび被覆金属7Cを備える。共材7Bは、金属層7A内に混在し、金属層7Aに粒子状に分散して存在する。被覆金属7Cは、下地層7の表面に存在する共材7Bの端部を覆う。ここで言う下地層7の表面とは、下地層7のめっき層側の面である。被覆金属7Cは、下地層7の表面に存在する共材7B上に金属層7Aをせり上げることで形成することができる。このとき、被覆金属7Cは、下地層7の表面に存在する共材7Bの周辺の金属層7Aを共材7Bの表面に延伸させて連続させることができる。被覆金属7Cは、下地層7の表面に存在する共材7Bの表面の周縁部の少なくとも一部に設けることができる。また、被覆金属7Cは、必ずしも下地層7の表面に存在する全ての共材7Bの表面に設ける必要はなく、下地層7の表面に存在する一部の共材7Bの表面に設けてもよい。下地層7の表面に存在する共材7B上に被覆金属7Cを形成する場合、下地層7の投射面に対して斜めからブラスト研磨を行うことができる。下地層7上には、Cuめっき層9Aが形成される。このとき、Cuめっき層9Aは、金属層7A、共材7Bおよび被覆金属7Cに接することができる。
ここで、共材7Bの端部を覆う被覆金属7Cを下地層7の表面に設けることにより、下地層7に混在される共材7Bの比率の低下を抑制しつつ、共材7Bが下地層7とCuめっき層9Aとの界面に露出される面積比率を低減させることができる。このため、素体2と下地層7との間の熱膨張率の差を抑制しつつ、下地層7上のCuめっき層9Aの均一性を向上させることができ、下地層7を素体2に形成する焼成工程時に熱膨張率の差により発生する素体2のダメージを抑制しつつ、各外部電極6A、6Bのはんだ濡れ性を向上させることができる。
また、下地層7上のCuめっき層9Aの均一性を向上させるために、下地層7の表面の共材7Bを除去する必要がなくなる。このため、下地層7の表面の共材7Bを除去するために、めっき前処理として下地層7の物理的研磨および化学研磨を実施する必要がなくなり、めっき前処理における素体2のダメージを抑制することができる。
また、下地層7を素体2に形成する焼成工程後、下地層7上にCuめっき層9Aを形成する前に、下地層7の表面の被覆金属7Cを形成することができる。このため、異なる電子部品の下地層7同士が接触した状態で焼成が実施される場合においても、異なる電子部品の共材7B同士の接触面積を増大させることができ、異なる電子部品の下地層7同士が張り付く融着不良を低減することができる。
なお、下地層7の表面に存在する共材7Bの1つの粒子がCuめっき層9Aと接する断面上の長さL1は、0.1~12μmの範囲にあることが好ましい。ここで、共材7Bの1つの粒子がCuめっき層9Aと接する断面上の長さL1を0.1μm以上とすることにより、融着不良を防止し、共材7Bの端部を覆う被覆金属7Cを共材7B上にせり上げるブラスト研磨の研磨量を抑制し、素体2のダメージを抑制することができる。また、共材7Bの1つの粒子がCuめっき層9Aと接する断面上の長さL1を12μm以下とすることにより、Cuめっき層9Aが共材7Bで分断されるのを抑制することができ、下地層7上のCuめっき層9Aの連続性を確保することができる。
また、被覆金属7Cの断面上の厚さT1は、0.1~0.7μm、かつ長さL2は、0.2~2.5μmの範囲にあるのが好ましい。被覆金属7Cの断面上の厚さT1を0.1μm以上、かつ長さL2を0.2μm以上とすることにより、下地層7に対するCuめっき層9Aの付着性を向上させることができる。被覆金属7Cの断面上の厚さT1を0.7μm以下、かつ長さL2を2.5μm以下とすることにより、共材7Bの端部を覆う被覆金属7Cを共材7B上にせり上げるブラスト研磨の研磨量を抑制し、素体2のダメージを抑制することができる。
また、被覆金属7Cの断面上の厚さT1は、0.2~0.6μm、かつ長さL2は、0.5~2.0μmの範囲にあるのがさらに好ましい。被覆金属7Cの断面上の厚さT1を0.2μm以上、かつ長さL2を0.5μm以上とすることにより、下地層7に対するCuめっき層9Aの付着性をさらに向上させることができる。被覆金属7Cの断面上の厚さT1を0.6μm以下、かつ長さL2を2.0μm以下とすることにより、共材7Bの端部を覆う被覆金属7Cを共材7B上にせり上げるブラスト研磨の研磨量をさらに抑制し、素体2のダメージをさらに抑制することができる。
また、下地層7中の共材量は、10~45%(wt%)の範囲内にあるのが好ましい。ここで、下地層7中の共材量を10%以下にすると、素体2に対する下地層7の固着性が低下するとともに、融着不良率が増大する。下地層7中の共材量を45%以上にすると、めっき未着不良率が増大する。このため、下地層7中の共材量を10~45%の範囲内に設定することにより、融着不良率およびめっき未着不良率の増大を抑制することができ、融着不良率およびめっき未着不良率を0%に近づけることができる。さらに、下地層7中の共材量は、15~35%(wt%)の範囲内にあるのがより好ましい。このような範囲内にすることで、融着不良率およびめっき未着不良率をより0%に近づけることができる。
図4は、第1実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図5Aから図5Iは、第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図、図6Aは、図5GのEA部分を拡大して示す断面図、図6Bは、図5HのEB部分を拡大して示す断面図である。なお、図5Cから図5Iでは、誘電体層4を介して内部電極層3A、3Bが交互に2層分だけ積層される場合を示した。
図4のS1において、配合工程では、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Mg、Mn、V、Cr、Y、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Co、Ni、Li、B、Na、KまたはSiの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤は、例えば、エタノールまたはトルエンである。
次に、図4のS2および図5Aに示すように、塗工工程では、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート24を作製する。キャリアフィルムは、例えば、PET(ポリエチレンテレフタレート)フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などが用いられる。
次に、図4のS3および図5Bに示すように、印刷工程では、複数枚のグリーンシートのうち図1の内部電極層3A、3Bを形成する層のグリーンシート24に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン23を形成する。このとき、1枚のグリーンシート24には、グリーンシート24の長手方向に分離された複数の内部電極パターン23を形成する。内部電極用導電ペーストは、内部電極層3A、3Bの材料として用いられる金属の粉末を含む。例えば、内部電極層3A、3Bの材料として用いられる金属がNiの場合、内部電極用導電ペーストは、Niの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層4と主成分が同一の組成であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などが用いられる。
次に、図4のS4および図5Cに示すように、成型工程では、内部電極パターン23が形成されたグリーンシート24と、内部電極パターンが形成されていない外層用のグリーンシートを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。このとき、積層方向に隣接するグリーンシート24の内部電極パターン23A、23Bは、グリーンシート24の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23A、23Bが積層方向に交互に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分とができるようにする。
次に、図4のS5および図5Dに示すように、圧着工程では、図5のS4の成型工程で得られた積層ブロックをプレスし、グリーンシート24を圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などが用いられる。
次に、図4のS6および図5Eに示すように、カット工程では、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法が用いられる。
このとき、図5Fに示すように、個片化された素体2には、誘電体層4を介して交互に積層された内部電極層3A、3Bが形成される。内部電極層3Aは、素体2の一方の側面で誘電体層4の表面から引き出され、内部電極層3Bは、素体2の他方の側面で誘電体層4の表面から引き出される。
次に、図4のS7に示すように、脱バインダ工程では、図4のS6で個片化された素体2に含まれるバインダを除去する。バインダの除去では、例えば、約350℃のN雰囲気中で素体2を加熱する。
次に、図4のS8に示すように、外部電極下地塗布工程では、図4のS7でバインダが除去された素体2の両側面と、各側面の周面の4つの面に下地層用導電ペーストを塗布し乾燥させる。下地層用導電ペーストは、下地層7の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層7の導電性材料として用いられる金属がNiの場合、下地層用導電ペーストは、Niの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層4の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子(D50粒子径で0.8μm~4μm)が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図4のS9および図5Gに示すように、焼成・再酸化工程では、図4のS8で下地層用導電ペーストが塗布された素体2を焼成し、内部電極層3A、3Bと誘電体層4を一体化するとともに、素体2に一体化された下地層7´を形成する。素体2の焼成は、例えば、焼成炉にて1000~1350℃で10分~2時間だけ行う。内部電極層3A、3BにNiまたはCuなどの卑金属を使用している場合は、内部電極層3A、3Bの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。さらに、下地層7´の表面に露出した金属を酸化することにより、その金属の酸化膜を下地層7´の表面の金属上に形成する。下地層7´の表面に露出した金属の酸化では、例えば、Nガス雰囲気中で600℃~1000℃で再酸化処理を行うことができる。
この下地層7´は、図6Aに示すように、図3の被覆金属7Cが形成される前の下地層である。下地層7´では、下地層7´の表面に存在する共材7Bは、下地層7´の表面から突出している。このため、下地層7´の表面の平坦性は、下地層7の表面の平坦性に比べて劣る。下地層7´の表面に露出した金属層7A上には、金属層7Aの酸化膜7Dが形成されている。
次に、図4のS10および図5Hに示すように、ブラスト研磨工程では、下地層7´の投射面に対して斜めの角度を含む方向からのブラスト研磨BPにより、下地層7´上の酸化膜7Dを除去するとともに、下地層7´の表面に存在する共材7B上に金属層7Aをせり上げることで被覆金属7Cを形成する。
ブラスト研磨BPでは、図6Bに示すように、下地層7´が露出するように素体2をブラスト処理装置内に設置し、下地層7´の各面に対して斜めの角度を含む方向からブラストメディアBMを投射する。下地層7´の投射面に対して斜めの角度θは、下地層7´の投射面に対して15~35°の範囲内の角度であることが好ましい。このとき、ブラストメディアBMが、下地層7の表面に存在する共材7Bの周辺の金属層7Aに斜めから衝突すると、その金属層7Aが共材7B上にせり上げられることで、共材7B上に被覆金属7Cが形成される。
例えば、下地層7´から露出する素体2の中央部を薄い平板状の治具で固定し、全方位に露出した下地層7´に対して自由に動くノズルを介して各方向からブラストメディアBMを投射する。これにより、図1の各外部電極6A、6Bの異なる面に存在する共材7B上に被覆金属7Cを一括形成することができる。ブラストメディアBMは、例えば、ジルコン製またはアルミナ製の粒子である。投射条件は、主に投射速度、投射量、投射領域および投射角度を設定することができる。投射速度は、ブラストメディアBMの圧力および経路で調整する。投射量は、メディア循環および投射時間で調整する。投射領域は、ノズル形状および素体2とノズルとの間の距離で調整する。投射角度は、各投射面に対して15~35°の範囲内となるようにノズル角度を調整する。
次に、図4のS11および図5Iに示すように、めっき工程では、共材7B上に被覆金属7Cが形成された下地層7上にめっき層9を形成する。めっき層9の形成では、例えば、Cuめっき、NiめっきおよびSnめっきを順次行うことができる。このとき、被覆金属7Cが表面に形成された下地層7上の素体2を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層9を形成することができる。ここで、めっき層9は、下地層7の表面に存在する共材7B上の被覆金属7Cを介して共材7Bの表面全体に導かれる。このため、下地層7の表面に存在する共材7Bでめっき層9が分断されるのを防止することができ、下地層7上に形成されるめっき層9の連続性を確保することができる。このとき、めっき層9は、金属層7A、共材7Bおよび被覆金属7Cに接することができる。
以上説明したように、上述した第1実施形態によれば、下地層7´の投射面に対して斜めの角度を含む方向からのブラスト研磨BPを行うことにより、金属層7A上の酸化膜7Dを除去しつつ、下地層7´の表面に存在する共材7B上に金属層7Aをせり上げることができる。このため、めっき層9を金属層7Aと接触させることが可能となるとともに、下地層7´の表面に存在する共材7Bを除去することなく、めっき層9と共材7Bとの接触面積を低減させることができる。この結果、スループットの低下を抑制しつつ、下地層7に対するめっき層9の付着性を向上させることが可能となるとともに、融着不良および素体へのダメージを低減することが可能となる。
(第2実施形態)
図7は、第2実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。
図7において、回路基板11上には、ランド電極12A、12Bが形成されている。回路基板11は、プリント基板であってもよいし、Siなどの半導体基板であってもよい。積層セラミックコンデンサ1は、各外部電極6A、6BのSnめっき層9Cに付着された各はんだ層13A、13Bを介してランド電極12A、12Bに接続される。ここで、めっき層9は、下地層7の金属層7Aだけでなく被覆金属7Cにも接するので、下地層7上のめっき層9の連続性を向上させることができる。このため、めっき層9に対する各はんだ層13A、13Bの濡れ性を向上させることができ、積層セラミックコンデンサ1の実装時の信頼性を向上させることができる。また、下地層7は、素体2側の共材の比率と、めっき層9側の共材の比率がほぼ等しいので、熱履歴に対する耐性を向上させることができる。
以上説明したように、上述した第2実施形態によれば、めっき層9は、下地層7の金属層7Aだけでなく被覆金属7Cにも接する。このため、下地層7の表面に存在する共材を除去することなく、下地層7上のめっき層9の連続性を向上させることができ、積層セラミックコンデンサ1が実装された回路基板11の信頼性を向上させることができる。
(第3実施形態)
図8は、第3実施形態に係る電子部品の構成を示す斜視図である。なお、図8では、電子部品としてチップインダクタを例にとった。
図8において、チップインダクタ21は、素体22および外部電極26A、26Bを備える。素体22は、コイルパターン23、内部電極層23A、23Bおよび磁性体材料24を備える。素体22の形状は、略直方体形状とすることができる。外部電極26A、26Bは、互いに分離された状態で素体22の互いに対向する側面に位置する。各外部電極26A、26Bは、素体22の各側面から前後面および上下面にかけて連続している。
コイルパターン23および内部電極層23A、23Bは、磁性体材料24にて覆われている。ただし、内部電極層23Aの端部は、素体22の一方の側面側で磁性体材料24から露出され、外部電極26Aに接続される。内部電極層23Bの端部は、素体22の他方の側面側で磁性体材料24から露出され、外部電極26Bに接続される。
コイルパターン23および内部電極層23A、23Bの材料は、例えば、Cu、Ni、Ti、Ag、Au、Pt、Pd、TaおよびWなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料24は、例えば、フェライトである。
各外部電極26A、26Bは、図1の外部電極6A、6Bと同様に構成することができる。すなわち、各外部電極26A、26Bは、下地層とめっき層を備える。下地層は、金属と共材を備える。共材は、下地層の金属に混在し、下地層の表面に存在する共材の端部は、下地層の金属で覆われている。
以上説明したように、上述した第3実施形態によれば、外部電極26A、26Bの下地層の表面に存在する共材を除去することなく、外部電極26A、26Bのめっき層と共材との接触面積を低減させることができる。このため、異なるチップインダクタ21の下地層同士の融着不良および素体22へのダメージを低減しつつ、外部電極26A、26Bのめっき層の均一性の低下を抑制することが可能となる。
なお、上述した実施形態では、電子部品として積層セラミックコンデンサおよびチップインダクタを例にとったが、チップ抵抗またはセンサチップであってもよい。また、上述した実施形態では、電子部品として2端子の外部電極をもつ部品を例にとったが、3端子以上の外部電極をもつ電子部品であってもよい。
(実施例)
図9は、実施例に係る積層セラミックコンデンサの融着不良およびめっき不良と共材量との関係をブラストなしの場合と比較して示す図、図10は、実施例に係る積層セラミックコンデンサの融着不良およびめっき不良と共材量の数値例をブラストなしの場合と比較して示す図である。なお、ブラストなしの場合は化学研磨による下地層の表面処理を行った。また、図9および図10では、下地層7の金属がNiの場合を示した。また、下地層7中の共材量は、wt%で示した。
図10において、(共材がメッキ層と接する長さ)/(下地層とメッキ層の界面長さ)、焼成後の融着不良率およびめっき未着不良率の算出では、図2の断面視野で確認される1製品の外部電極6A、6Bの全域から1データを算出した。このとき、5個のサンプルで確認し、その平均値を採用した。なお、(共材がメッキ層と接する長さ)は、図3のL1に相当する長さをすべて加算した値である。(下地層とメッキ層の界面長さ)は、図2の外部電極6A、6Bの下地層7とメッキ層9の界面の全長である。
下地層7中の共材量が10~70%の範囲内において、ブラストありでは、共材端部へのNi層の被覆があり、ブラストなしでは、共材端部へのNi層の被覆がなかった。このため、共材端部をNi層で被覆するには、ブラスト処理が有効である。
下地層7中の共材量が増大すると、ブラストの有無によらず、(共材がメッキ層と接する長さ)が増大するため、(共材がメッキ層と接する長さ)/(下地層とメッキ層の界面長さ)も増大する。ただし、ブラストありでは、ブラストなしに比べて、(共材がメッキ層と接する長さ)が小さいため、(共材がメッキ層と接する長さ)/(下地層とメッキ層の界面長さ)も小さくなる。
また、図9および図10において、下地層7中の共材量が増大すると、焼成後の融着不良率は減少する。このため、融着不良率を減少させるには、下地層7中の共材量を増大させるのが有効である。なお、焼成はブラスト前に実施されるため、ブラストありの融着不良率は、ブラストなしの融着不良率と等しい。
また、下地層7中の共材量が増大すると、ブラストの有無によらず、下地層7中の金属とめっき層9との接触面積が減少するため、めっき未着不良率が増大する。ただし、ブラストありでは、ブラストなしに比べて、下地層7中の金属とめっき層9との接触面積が大きいため、めっき未着不良率が小さくなる。
以上の結果により、ブラストありの場合、下地層7中の共材量を10~45%の範囲内に設定することにより、融着不良率およびめっき未着不良率をほぼ0%にすることができる。ただし、めっき未着不良率は、ブラスト条件により変化する。このため、融着不良率が0%になるように下地層7中の共材量をできるだけ少なく設定した上で、めっき未着不良率が0%になるようにブラスト条件を設定するのが好ましい。
1 積層セラミックコンデンサ
2 素体
2A 積層体
3A、3B 内部電極層
4 誘電体層
5A、5B カバー層
6A、6B 外部電極
7 下地層
9、9A~9C めっき層

Claims (16)

  1. 誘電体と内部電極が設けられた素体と、
    前記内部電極と接続し前記素体上の複数の面に形成され、金属に混在した状態で表面に存在する共材の端部が前記金属で覆われた下地層と、前記共材および前記共材の端部を覆う金属に接するように前記下地層上に形成された導電体層とが設けられた外部電極と、
    を備えることを特徴とする電子部品。
  2. 前記金属は、前記下地層の表面に存在する共材の裏側から表面に連続的に回り込んでいることを特徴とする請求項1に記載の電子部品。
  3. 前記共材の端部を覆う金属は、前記共材の周辺に存在する金属が前記共材の表面に連続していることを特徴とする請求項1または2に記載の電子部品。
  4. 前記共材の1つの粒子が前記導電体層と接する断面上の長さは0.1~12μmの範囲にあることを特徴とする請求項1から3のいずれか1項に記載の電子部品。
  5. 前記共材の端部を覆う金属の断面上の厚さは0.1~0.7μm、かつ長さは0.2~2.5μmの範囲にあることを特徴とする請求項1から4のいずれか1項に記載の電子部品。
  6. 前記共材の端部を覆う金属の断面上の厚さは0.2~0.6μm、かつ長さは0.5~2.0μmの範囲にあることを特徴とする請求項5に記載の電子部品。
  7. 前記下地層中の共材量は、10~45%の範囲内にあることを特徴とする請求項1から6のいずれか1項に記載の電子部品。
  8. 前記誘電体と前記共材は、主成分が同一の組成であることを特徴とする請求項1から7のいずれか1項に記載の電子部品。
  9. 前記共材は、酸化物セラミックを主成分とすることを特徴とする請求項1から8のいずれか1項に記載の電子部品。
  10. 前記下地層において、前記素体側の前記共材の比率と、前記導電体層側の前記共材の比率は互いに等しいことを特徴とする請求項1から9のいずれか1項に記載の電子部品。
  11. 前記共材の主成分は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンのうち少なくとも1つから選択されることを特徴とする1から10のいずれか1項に記載の電子部品。
  12. 前記金属は、Cu、Fe、Zn、Al、Ni、Pt、Pd、Ag、AuおよびSnから選択される少なくとも1つを含む金属または合金であることを特徴とする1から11のいずれか1項に記載の電子部品。
  13. 前記素体は、第1内部電極層と第2内部電極層が、前記誘電体を介して交互に積層された積層体を備え、
    前記外部電極は、
    前記積層体の第1側面に設けられ、前記第1内部電極に接続された第1外部電極と、
    前記第1側面に対向する第2側面に前記第1外部電極と離間して設けられ、前記第2内部電極に接続された第2外部電極とを備えることを特徴とする請求項1から12のいずれか1項に記載の電子部品。
  14. 請求項1から13のいずれか1項に記載の電子部品が実装された回路基板であって、
    前記電子部品は、前記導電体層に付着されたはんだ層を介して接続されることを特徴とする回路基板。
  15. 誘電体と内部電極が設けられた素体を形成する工程と、
    金属を含む電極材料に共材を混合した混合材料を前記素体の一対の側面および前記側面の周面に塗布する工程と、
    前記混合材料を焼成し、前記金属と前記共材が混在する下地層を前記素体の一対の側面および前記側面の周面に形成する工程と、
    前記下地層の金属を酸化し、前記金属の酸化膜を前記下地層の表面に形成する工程と、
    前記下地層の投射面に対して斜めの角度を含む方向から前記下地層の表面をブラスト研磨し、前記酸化膜を除去するとともに、前記金属を前記共材の端部にせり上げる工程と、
    前記共材および前記共材の端部にせり上げられた前記金属に接するように前記下地層上に導電体層を形成する工程とを備えることを特徴とする電子部品の製造方法。
  16. 前記下地層の投射面に対して斜めの角度は、前記下地層の投射面に対して15~35°の範囲内の角度であることを特徴とする請求項15に記載の電子部品の製造方法。
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