WO2024014099A1 - セラミック電子部品及びその製造方法 - Google Patents

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WO2024014099A1
WO2024014099A1 PCT/JP2023/017751 JP2023017751W WO2024014099A1 WO 2024014099 A1 WO2024014099 A1 WO 2024014099A1 JP 2023017751 W JP2023017751 W JP 2023017751W WO 2024014099 A1 WO2024014099 A1 WO 2024014099A1
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pair
ceramic electronic
region
electronic component
external electrodes
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PCT/JP2023/017751
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Inventor
工藤哲
関口芳昭
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太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/04—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having negative temperature coefficient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a ceramic electronic component and a method for manufacturing the same.
  • Ceramic electronic components such as multilayer ceramic capacitors include a multilayer chip configured by alternately stacking a plurality of dielectric layers mainly made of ceramic and internal electrode layers. Internal electrode layers are drawn out from the end faces of the stacked chips, and external electrodes are formed to cover the surfaces.
  • ceramic electronic components for example, when a sheet for forming a laminated chip and a paste for forming an external electrode are fired at the same time, after firing, stress due to the difference in coefficient of thermal expansion between the external electrode and the dielectric layer causes There is a possibility that cracks may occur in the dielectric portion under the external electrode at the corner portion (edge portion).
  • Patent Document 1 discloses that the paste for forming external electrodes is applied so that it is thicker in the area where the internal electrodes are to be formed and thinner in the edges, thereby reducing the stress during firing and suppressing the occurrence of cracks. The points are disclosed.
  • cracks as described above are not limited to the edge portions, but may also occur in the dielectric portions (side margin portions) that constitute both side surfaces of the stacked chip.
  • the external electrodes are made thinner, the occurrence of cracks can be suppressed, but the thinner the external electrodes are, the more the quality of the ceramic electronic component, such as moisture resistance and oxidation resistance, may deteriorate.
  • the present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a ceramic electronic component and a method for manufacturing the same that can suppress the occurrence of cracks while suppressing deterioration in quality.
  • the ceramic electronic component of the present invention includes a substantially rectangular parallelepiped-shaped laminate including a plurality of internal electrode layers and a plurality of dielectric layers stacked alternately, and a pair of end faces facing each other in the stacking direction of the laminate. , a pair of external electrodes are alternately connected to the plurality of internal electrode layers along the stacking direction, and the stack is substantially orthogonal to the direction in which the pair of end faces face each other and the stacking direction.
  • At least one of the pair of external electrodes has a step on one side of the pair of side margin parts in the orthogonal direction, the thickness of which changes along the orthogonal direction, and the pair of side margin parts when viewed from the step.
  • the side region is thinner than the electrode section side region.
  • the step may be formed along the stacking direction.
  • the step may be formed continuously across the stacking direction.
  • the step may be formed on the end surface so as to draw a convex arc on one side of the pair of side margin portions along the lamination direction.
  • the center and both ends of the step in the stacking direction may be separated by 1.2 to 15.5 ⁇ m in the orthogonal direction.
  • the step may be formed on the end surface so as to draw a convex arc toward the electrode portion along the lamination direction.
  • the step may be formed in a region covering one of the pair of side margin portions on the end surface.
  • the step may be formed in a region covering the electrode portion on the end surface.
  • the thickness of the region on the side margin part side of the pair when viewed from the step is 0.2 times or less of the thickness of the region on the side of the electrode part. It may be.
  • the thickness of the region on the side margin portion side of the pair when viewed from the step is 0.14 times or less than the thickness of the region on the electrode portion side. There may be.
  • the thickness of the region on the side margin portion side of the pair when viewed from the step is not more than 0.06 times the thickness of the region on the electrode portion side. There may be.
  • the above ceramic electronic component may be a multilayer ceramic capacitor.
  • the height in the stacking direction may be larger than the width in the orthogonal direction.
  • a method for manufacturing a ceramic electronic component according to the present invention includes a step of forming a substantially rectangular parallelepiped-shaped laminate including a plurality of internal electrode layers and a plurality of dielectric layers stacked alternately, and a pair of laminates facing each other in the laminate. forming a pair of external electrodes alternately connected to the plurality of internal electrode layers along the lamination direction of the laminate by applying a conductive paste so as to cover each end face of the laminate; firing the laminated body on which the electrodes are formed, and the step of forming the laminated body includes firing the plurality of internal parts in a direction in which the pair of end faces face each other and in an orthogonal direction substantially orthogonal to the lamination direction.
  • the step of forming the external electrode includes forming a set of steps in which the thickness of the conductive paste changes along the orthogonal direction by varying the wettability of the conductive paste on at least one of the pair of end surfaces from region to region. , formed on one side of the pair of side margin parts in the orthogonal direction, and applying the conductive paste so that the area on the side of the pair of side margin parts when viewed from the step is thinner than the area on the side of the electrode part. It is characterized by
  • the step in the step of forming the pair of external electrodes, the step may be formed along the stacking direction.
  • the step in the step of forming the pair of external electrodes, the step may be formed continuously across the stacking direction.
  • the step of forming the pair of external electrodes includes forming the step on the end surface so as to draw a convex arc on one side of the pair of side margin portions along the stacking direction. You can.
  • the step in the step of forming the pair of external electrodes, the step may be formed on the end surface so as to draw a convex arc toward the electrode portion side along the stacking direction.
  • the step in the step of forming the pair of external electrodes, the step may be formed in a region of the end surface that covers one of the pair of side margin parts.
  • the step in the step of forming the pair of external electrodes, the step may be formed in a region covering the electrode portion on the end surface.
  • FIG. 2 is a perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line AA in FIG. 1.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor taken along line BB in FIG. 2.
  • FIG. 3 is a plan view illustrating an example of a step formation pattern when the end face of the stacked chip is viewed from the front.
  • FIG. 7 is a plan view showing another example of a step formation pattern when the end face of the stacked chip is viewed from the front.
  • FIG. 7 is a plan view showing another example of a step formation pattern when the end face of the stacked chip is viewed from the front.
  • FIG. 7 is a plan view showing another example of a step formation pattern when the end face of the stacked chip is viewed from the front. It is a flow chart showing an example of a manufacturing process of a multilayer ceramic capacitor.
  • FIG. 3 is a cross-sectional view showing an example of the procedure of an external electrode forming process.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor 1.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line AA in FIG.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line BB in FIG. 1 to 3 show an X direction, a Y direction, and a Z direction that are orthogonal to each other.
  • the multilayer ceramic capacitor 1 is an example of a ceramic electronic component.
  • the X direction is the length direction of the multilayer ceramic capacitor 1, and coincides with the direction in which the pair of end surfaces 2A and 2B face each other.
  • the Y direction is the width direction of the multilayer ceramic capacitor 1, and coincides with the direction along the pair of end faces 2A and 2B.
  • the Z direction is the height direction of the multilayer ceramic capacitor 1 and coincides with the stacking direction of the multilayer ceramic capacitor 1. Note that the Y direction is an example of an orthogonal direction that is substantially orthogonal to the X direction and the Z direction.
  • the upper and lower surfaces in the stacking direction are referred to as an upper surface 2C and a lower surface 2D.
  • two surfaces other than the two end surfaces 2A and 2B, the top surface and the bottom surface are referred to as side surfaces 2E and 2F.
  • the size of the multilayer ceramic capacitor 1 is, for example, 0.2 mm in length, 0.125 mm in width, and 0.125 mm in height, or 0.6 mm in length, 0.3 mm in width, and 0.3 mm in height, or The length is 1.0 mm, the width is 0.5 mm, and the height is 0.5 mm, or the length is 3.2 mm, the width is 1.6 mm, and the height is 1.6 mm, or the length is 4.5 mm, and the width is 3.2 mm. , 2.5 mm in height, but the size is not limited to these. Further, the numerical values described as sizes each include general tolerances at the time of manufacture, and are not limited to the above numerical values.
  • the multilayer ceramic capacitor 1 includes a multilayer chip 2 having a rectangular parallelepiped shape, and external electrode portions 3a and 3b provided on a pair of mutually opposing end surfaces 2A and 2B of the multilayer chip 2.
  • the laminated chip 2 has a laminated structure in which dielectric layers 22 containing a ceramic material functioning as a dielectric and internal electrode layers 23 are alternately laminated. Note that the stacked chip 2 is an example of a stacked body.
  • the internal electrode layer 23 has a base metal such as Ni (nickel), Cu (copper), Sn (tin) as a main component.
  • a base metal such as Ni (nickel), Cu (copper), Sn (tin) as a main component.
  • noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold), or alloys containing these metals may be used.
  • the dielectric layer 22 has, for example, a ceramic material having a perovskite structure represented by the general formula ABO3 as a main phase. Note that the perovskite structure includes ABO 3- ⁇ that deviates from the stoichiometric composition.
  • the ceramic materials include BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), MgTiO 3 (magnesium titanate), and perovskite structures.
  • Ba 1-x-y Ca x Sry Ti 1-z Zr z O 3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium zirconate titanate, calcium zirconate titanate, and zirconate titanate. Barium calcium, etc.
  • the external electrode parts 3a and 3b extend to the upper surface 2C, the lower surface 2D, and the two side surfaces 2E and 2F. However, the external electrode parts 3a and 3b are spaced apart from each other on the upper surface 2C, the lower surface 2D, and the two side surfaces 2E and 2F.
  • the external electrode parts 3a and 3b each include an external electrode 30 as a base layer and three plating layers 31 to 33 covering the external electrode 30.
  • a pair of external electrodes 30 cover mutually opposing end surfaces 2A and 2B of the stacked chip 2, respectively.
  • the external electrode 30 is mainly composed of metals such as Cu, Ni, Al (aluminum), and Zn (zinc), or an alloy of two or more of these (for example, an alloy of Cu and Ni), and the densification of the external electrode 30 It contains ceramics such as a glass component for controlling the sinterability of the external electrode 30, and a co-material for controlling the sinterability of the external electrode 30.
  • the glass components are oxides such as Ba (barium), Sr (strontium), Ca (calcium), Zn (zinc), Al, Si (silicon), and B (boron).
  • the common material is, for example, a ceramic component whose main component is the same material as the main component of the dielectric layer 22.
  • the plating layers 31 to 33 are mainly composed of base metals such as Ni, Cu, and Sn.
  • the combination of the main components of the external electrode 30 and the plating layers 31 to 33 is not limited.
  • the main component of the external electrode 30 may be Ni
  • the main components of the plating layers 31 to 33 may be Cu, Ni, and Sn, respectively.
  • a layer of conductive resin such as epoxy resin and urethane resin may be formed on the surface of the external electrode 30.
  • the main component of the external electrode 30 may be Cu
  • a conductive resin layer may be formed in place of the plating layer 31
  • the main components of the plating layers 32 and 33 may be Ni and Sn, respectively.
  • the stress generated in the multilayer ceramic capacitor 1 due to the bending of the electronic circuit board on which it is mounted is alleviated by the conductive resin.
  • the number of plating layers 31 to 33 is not limited to three.
  • the main component of the external electrode 30 may be Cu, the external electrode 30 may be covered with a plating layer containing Ni as a main component, and the Ni plating layer may be further covered with a plating layer containing Sn as a main component.
  • each internal electrode layer 23 in the length direction are an end surface 2A provided with the external electrode portion 3a of the laminated chip 2, and an end surface 2B provided with the external electrode portion 3b. are exposed alternately.
  • each internal electrode layer 23 is alternately electrically connected to the external electrode section 3a and the external electrode section 3b in the stacking direction. That is, the external electrodes 30 on each end surface 2A, 2B are alternately connected to each internal electrode layer 23 along the stacking direction.
  • cover layers 20 and 21 constitute an upper surface 2C and a lower surface 2D of the laminated chip 2, respectively.
  • the cover layers 20 and 21 have a ceramic material as a main component, and are formed of the same main component material as the dielectric layer 22.
  • the stacked chip 2 has an internal electrode portion 2N and a pair of side margin portions 2M in the width direction.
  • the internal electrode section 2N is an example of an electrode section including each internal electrode layer 23.
  • the internal electrode portion 2N is sandwiched between both side margin portions 2M in the width direction.
  • Each side margin portion 2M is adjacent to both ends of each internal electrode layer 23 in the width direction, and does not include the internal electrode layer 23.
  • Each side margin portion 2M constitutes side surfaces 2E and 2F of the stacked chip 2.
  • the internal electrode part 2N and each side margin part 2M are parts obtained by dividing the multilayer chip 2 into three parts in the stacking direction along the boundary line between the internal electrode layer 23 and the dielectric layer 22 along the length direction. .
  • the external electrodes 30 are formed, for example, by applying a conductive metal paste to the end surfaces 2A, 2B of the laminated chip 2 before firing, and firing the laminated chip 2 simultaneously. At this time, the external electrode 30 and the laminated chip 2 contract toward the center in the width direction and the center in the length direction, as shown by the dotted arrow in FIG. At this time, if an excessively large stress is concentrated on each side margin portion 2M of the multilayer chip 10 due to the difference between the thermal expansion coefficient of the multilayer chip 2 portion and the thermal expansion coefficient of the external electrode 30 portion, cracks may occur. may occur. If cracks occur, there is a concern that the multilayer ceramic capacitor 1 may have poor appearance or reliability.
  • a set of steps 300a, 300b whose thickness changes along the width direction of the laminated chip 2 is provided on each side margin portion 2M side in the width direction.
  • Each is provided.
  • one step 300a is formed at a position on the side margin section 2M side having the side surface 2E
  • the other step 300a is formed at a position on the side margin section 2M side having the side surface 2F. It is formed at a position on the margin portion 2M side.
  • the thickness Db of the side region Rb on the side margin portion 2M side when viewed from the steps 300a, 300b is formed to be thinner than the thickness Da of the central region Ra on the internal electrode portion 2N side. ing. That is, when each end surface 2A, 2B is viewed from the front, the thickness Db of the outer side region Rb of the external electrode 30 is thinner than the thickness Da of the inner central region Ra.
  • the steps 300a and 300b include inflection points where the rate of change in thickness changes as shown in FIG. 3, and the ridgeline thereof may be a curved line.
  • the thickness Da of the central region Ra is formed thicker than the thickness Db of each side region Rb, the central portions of the end surfaces 2A and 2B of the laminated chip 2 covered by the central region Ra are sufficiently protected from erosion by the plating solution. Therefore, deterioration of quality such as moisture resistance and oxidation resistance of the multilayer ceramic capacitor 1 can be suppressed.
  • the thickness Da of the central region Ra is, for example, 20 to 35 ( ⁇ m), and the thickness Db of each side region is 0.5 to 15 ( ⁇ m).
  • the thickness Db of the side region Rb is set to be 0.2 times or less the thickness Da of the central region Ra.
  • the thickness Db of the side regions Rb is preferably set to 0.14 times or less the thickness Da of the central region Ra. More preferably, the thickness Db of the side regions Rb is set to be 0.06 times or less the thickness Da of the central region Ra.
  • steps 300a and 300b that partition the central region Ra and the side regions Rb may be formed only at specific height positions of the end surfaces 2A and 2B in the stacking direction, but as described below, They may be formed continuously along the lamination direction.
  • FIG. 4 is a plan view showing an example of the formation pattern of the steps 300a and 300b when the end surface 2B of the stacked chip 2 is viewed from the front.
  • components common to those in FIGS. 1 to 3 are denoted by the same reference numerals, and explanations thereof will be omitted.
  • the outer shape of the external electrode portion 3b is shown by a dotted line, and the outer shape of the laminated chip 2 is shown by a solid line.
  • the internal electrode layer 23 exposed on the end surface 2B is shown by a solid line, and the internal electrode layer 23 exposed on the other end surface 2A is shown as a dotted line.
  • dotted lines S indicate positions where each step 300a, 300b is formed in the width direction. Inside the dotted line S is a central region Ra, and on both sides of the dotted line S are side regions Rb. Since the steps 300a and 300b are formed along the stacking direction, the above-described effect of suppressing the occurrence of cracks can be obtained over the stacking direction of the end face 2B. Furthermore, when the steps 300a and 300b are formed continuously in the stacking direction, the effect of suppressing the occurrence of cracks is improved.
  • each step 300a, 300b is formed so as to draw a convex arc toward each side margin portion 2M along the stacking direction on the end surface 2B. That is, the dotted line S draws an arc curved toward both side surfaces 2E and 2F of the stacked chip 2.
  • the center and both ends of the dotted line S in the stacking direction are separated by, for example, 1.2 to 15 ( ⁇ m) in the width direction (see distance ⁇ Y).
  • the symbol Ma in FIG. 4 indicates a cross section along the X direction and the Y direction near the end Pe of the uppermost internal electrode layer 23 among the internal electrode layers 23 exposed on the end surface 2B.
  • Reference numeral Mb in FIG. 4 indicates a cross section along the X direction and the Y direction near the end Pc of the internal electrode layer 23 near the center of the internal electrode layer 23 exposed on the end surface 2B. Note that in the cross-sectional views indicated by symbols Ma and Mb, illustration of the plating layers 31 to 33 is omitted.
  • the dotted line S extends over the internal electrode portion 2N and each side margin portion 2M, but the formation pattern of the steps 300a and 300b in the stacking direction is not limited to this.
  • FIG. 5 is a plan view showing another example of the formation pattern of the steps 300a and 300b when the end surface 2B of the stacked chip 2 is viewed from the front.
  • components common to those in FIG. 4 are designated by the same reference numerals, and their explanations will be omitted.
  • the dotted line S draws an arc convex outward within the side margin portion 2M, and does not overlap the internal electrode portion 2N. That is, the steps 300a and 300b are each formed in a region covering each side margin portion 2M on the end surface 2B.
  • the area of the thin side region Rb on the end surface 2B is reduced compared to the example of FIG. 4. Conversely, in the end surface 2A, the area of the central region Ra, which is formed thicker than the side regions Rb, increases. Thereby, deterioration of quality such as moisture resistance and oxidation resistance of the multilayer ceramic capacitor 1 is more effectively suppressed.
  • the steps 300a and 300b on one end surface 2B are described, but the steps 300a and 300b on the other end surface 2A are also formed in the same manner as described above.
  • FIG. 6 is a plan view showing another example of the formation pattern of the steps 300a and 300b when the end surface 2B of the stacked chip 2 is viewed from the front.
  • components common to those in FIG. 4 are denoted by the same reference numerals, and explanations thereof will be omitted.
  • the dotted line S draws an arc convex outward within the internal electrode portion 2N, and does not overlap with each side margin portion 2M. That is, the steps 300a and 300b are each formed in a region covering the internal electrode portion 2N on the end surface 2B.
  • the area of the thin side region Rb on the end surface 2B increases compared to the example of FIG. 4. Conversely, in the end surface 2B, the area of the central region Ra, which is formed thicker than the side regions Rb, decreases. As a result, stress generated in the external electrode 30 during firing is reduced, and cracks are more effectively suppressed.
  • the steps 300a and 300b on one end surface 2B are described, but the steps 300a and 300b on the other end surface 2A are also formed in the same manner as described above.
  • FIG. 7 is a plan view showing another example of the formation pattern of the steps 300a and 300b when the end surface 2B of the stacked chip 2 is viewed from the front.
  • components common to those in FIG. 4 are designated by the same reference numerals, and their explanations will be omitted.
  • each of the steps 300a and 300b is formed on the end surface 2B so as to draw a convex arc toward the internal electrode portion 2N along the stacking direction. That is, when the end surface 2B is viewed from the front, the dotted line S draws an arc so as to bulge toward the inside of the laminated chip 2 in the width direction.
  • the steps 300a and 300b By forming the respective steps 300a and 300b in this way, the direction in which stress acts can be dispersed toward the center in the stacking direction, as in the above example, so that the occurrence of cracks can be effectively suppressed. Ru.
  • the steps 300a and 300b on one end surface 2B are described, but the steps 300a and 300b on the other end surface 2A are also formed in the same manner as described above.
  • the steps 300a, 300b may be formed on at least one of the end surfaces 2A, 2B, and further, the steps 300a, 300b may be formed on at least one of the end surfaces 2A, 2B.
  • the size of the multilayer ceramic capacitor 1 there is no limit to the size of the multilayer ceramic capacitor 1, but for example, a high-profile multilayer ceramic capacitor 1 whose height in the stacking direction is larger than the width in the width direction is smaller in size than a low-profile multilayer ceramic capacitor 1. Since it is large, there are many places where cracks occur. Therefore, when the steps 300a and 300b are provided on the external electrode 30 of the high-profile multilayer ceramic capacitor 1, cracks are suppressed more effectively than in the low-profile multilayer ceramic capacitor 1. Furthermore, although it is possible to provide steps 300a and 300b in multilayer ceramic electronic components other than the multilayer ceramic capacitor 1, in the case of the multilayer ceramic capacitor 1, the ends of the internal electrode layer 23 are the same when viewed in the stacking direction. Since they overlap at certain positions, stress concentrates at those positions, and cracks are likely to occur, it is possible to suppress the occurrence of cracks more effectively than other multilayer ceramic electronic components.
  • FIG. 8 is a flowchart showing an example of the manufacturing process of the multilayer ceramic capacitor 1. This manufacturing process is an example of a method for manufacturing the multilayer ceramic capacitor 1.
  • a green sheet forming step St1 is performed.
  • a dielectric material obtained by adding various additive compounds (sintering aids, etc.) to ceramic powder is mixed with a binder such as polyvinyl butyral (PVB) resin and an organic solvent such as ethanol or toluene. , plasticizer and wet-mix.
  • a binder such as polyvinyl butyral (PVB) resin
  • an organic solvent such as ethanol or toluene.
  • plasticizer and wet-mix Using the obtained slurry, an electric green sheet is applied onto a base material by, for example, a die coater method or a doctor blade method, and then dried.
  • the base material is, for example, a PET (polyethylene terephthalate) film.
  • the additive compounds of the ceramic powder include Mg (magnesium), Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Sm (samarium), Eu (europium), Gd ( oxides of gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium) and Yb (ytterbium)), as well as Co (cobalt), Ni, Li (lithium) , B (boron), Na (sodium), K (potassium), and Si (silicon) or glass.
  • an internal electrode printing step St2 is performed.
  • a plurality of internal electrodes corresponding to the internal electrode layer 23 are printed on the dielectric green sheet on the base material by screen printing, gravure printing, etc., with a metal conductive paste for forming internal electrodes containing an organic binder.
  • a film is formed with patterns spaced apart from each other.
  • the above slurry is applied as a margin paste so as to form a pattern opposite to each internal electrode pattern. Thereby, side margin portions 2M are secured on both sides of the internal electrode pattern.
  • Ceramic particles are added to the metal conductive paste as a co-material.
  • the main component of the ceramic particles is not particularly limited, it is preferably the same as the main component ceramic of the dielectric layer 22.
  • a lamination step St3 is performed.
  • a laminate is formed by stacking dielectric green sheets on which internal electrode patterns are printed.
  • Dielectric green sheets corresponding to the cover layers 20 and 21 are laminated on both end faces of the laminate in the lamination direction.
  • a crimping step St4 is performed.
  • a plurality of dielectric green sheets are bonded together by applying pressure to the laminate.
  • the compression means include, but are not limited to, a hydrostatic press.
  • a cutting step St5 is performed.
  • a plurality of laminated chips 2 are obtained by cutting the crimped laminated body along predetermined cut lines in the lamination direction.
  • a polishing step St6 is performed.
  • the stacked chips 2 are polished by, for example, barrel polishing.
  • the series of steps from the green sheet forming step St1 to the polishing step St6 is a step of forming a substantially rectangular parallelepiped-shaped multilayer chip 2 including a plurality of internal electrode layers 23 and a plurality of dielectric layers 22 stacked alternately. This is an example.
  • internal electrode portions 2N and side margin portions 2M are formed on the laminated chip 2.
  • a binder removal step St7 is performed.
  • the laminated chip 2 is subjected to binder removal treatment in a high-temperature N 2 atmosphere.
  • an external electrode forming step St8 is performed.
  • a conductive paste containing, for example, metal powder, glass frit, a binder, and a solvent is applied to each end surface 2A, 2B, upper surface 2C, lower surface 2D, and each side surface 2E, 2F of the laminated chip 10.
  • the conductive paste is applied so as to cover each end surface 2A, 2B, and is further applied so as to cover from the end surfaces 2A, 2B to the upper surface 2C, the lower surface 2D, and the ends of each side surface 2E, 2F.
  • the external electrode 30 is formed by drying it. Note that the binder and solvent are evaporated by baking. Examples of the means for applying the conductive paste include a sputtering method and a dipping method.
  • FIG. 9 is a cross-sectional view showing an example of the procedure of the external electrode forming step St8. 9 shows a state in which the wettability regulator 90 is applied to the multilayer chip 2, a state in which the conductive paste 91 is applied to the multilayer chip 2, and a state in which the conductive paste 91 is dried, in a cross section similar to that shown in FIG. It is shown.
  • the conditioning agent 90 is a solvent that suppresses the wetting and spreading of the conductive paste 91, and contains, for example, silicon or a fluorine compound as a main component.
  • the conditioning agent 90 is applied to each end surface 2A, 2B and each side surface 2E, 2F of the laminated chip 10.
  • the adjusting agent 90 is applied to the central region Ra of the end surfaces 2A and 2B, and is applied to both ends of the side surfaces 2E and 2F in the length direction. In this way, for example, a masking material or a coating jig may be used to apply the adjustment agent 90 to each region.
  • a conductive paste 91 is applied to both ends in the length direction of the end surfaces 2A, 2B and side surfaces 2E, 2F.
  • the conductive paste 91 flows in the direction indicated by the arrow depending on the area where the conditioning agent 90 is applied. That is, since wetting and spreading of the conductive paste 91 is suppressed in the area where the adjustment agent 90 is applied, the conductive paste 91 is concentrated, and conversely, the amount of conductive paste 91 in the area where the adjustment agent 90 is not applied is small.
  • thin side regions Rb of the external electrodes 30 are formed at the ends in the width direction of each end surface 2A, 2B.
  • a thick central region Ra of the external electrode 30 is formed at both ends in the length direction of the side surfaces 2E, 2F where the conditioning agent 90 is concentrated, and at the center of the end surfaces 2A, 2B.
  • steps 300a and 300b indicated by dotted circles at the bottom of FIG. 9 are formed.
  • a set of steps 300a, 300b is formed by varying the wettability of the conductive paste 91 on the end surfaces 2A, 2B for each region, and the side region Rb is formed in the central region Ra.
  • the conductive paste 91 is applied so that it becomes thinner.
  • the steps 300a and 300b are formed continuously in the stacking direction.
  • the thickness Da of the central region Ra is formed to be, for example, 20 to 35 ( ⁇ m), and the thickness Db of each side region is formed to be 0.5 to 15 ( ⁇ m).
  • the thickness Db of the side regions Rb is formed to be 0.2 times or less the thickness Da of the central region Ra.
  • the thickness Db of the side regions Rb is 0.14 times or less the thickness Da of the central region Ra. More preferably, the thickness Db of the side regions Rb is 0.06 times or less the thickness Da of the central region Ra.
  • the steps 300a and 300b may be formed so as to draw a convex arc toward each side margin portion 2M along the stacking direction on the end surfaces 2A and 2B, as shown in FIG.
  • the end surfaces 2A and 2B may be formed to draw a convex arc toward the internal electrode portion 2N side along the stacking direction.
  • the steps 300a and 300b may be formed in each side region Rb as shown in FIG. 5, or may be formed in the center region Ra as shown in FIG. Note that the steps 300a, 300b may be formed only on one of the end surfaces 2A, 2B, and further, only one of the steps 300a, 300b may be formed on at least one of the end surfaces 2A, 2B.
  • a firing step St9 is performed after the external electrode forming step St8.
  • the laminated chip 2 on which the external electrodes 30 are formed is subjected to debinding treatment in an N2 atmosphere at 250 to 500°C, and then in a reducing atmosphere with an oxygen partial pressure of 0.003 to 0.020 (Pa).
  • Pa oxygen partial pressure
  • the external electrode 30 and the laminated chip 2 contract toward the center in the width direction and the center in the length direction of the laminated chip 2. Since the thickness Db of each side region Rb is thinner than the thickness Da of the central region Ra, the stress during contraction is reduced and the generation of cracks is suppressed.
  • plating process St10 a plating process St10 is performed.
  • metal coating such as Cu, Ni, Sn, etc. is performed on each external electrode 30 by plating.
  • plating layers 31 to 33 are formed. Note that the thickness of each of the plating layers 31 to 33 may be approximately 3 ( ⁇ m), for example.
  • Table 1 shows the crack occurrence rate (%) of the multilayer chip 2 in the firing step St9 of the multilayer ceramic capacitor 1.
  • sample No. 200 multilayer ceramic capacitors 1 numbered 1 to 11 were used.
  • Sample No. The shape of the arc drawn by the steps 300a and 300b on the end surfaces 2A and 2B of 1 to 3, 5 to 7, and 9 was convex to the outside of the laminated chip 2.
  • sample No. The shape of the arc drawn by the steps 300a and 300b on the end surfaces 2A and 2B of the chips 4, 8, and 10 was convex toward the inside of the stacked chip 2.
  • sample No. Continuous steps 300a and 300b are formed in the external electrodes 30 of samples No. 1 to 8 in the stacking direction.
  • discontinuous steps 300a and 300b were formed in the stacking direction.
  • sample No. As a comparative example for samples No. 1 to 8, sample No. No. 11 external electrodes 30 were not formed with steps 300a and 300b. Sample No. After manufacturing chips Nos. 1 to 11, the presence or absence of cracks at the corners of the laminated chips 2 was checked by polishing.
  • Table 1 shows the ratio of the thicknesses Da and Db (Db/Da).
  • the crack occurrence rate is the ratio of the number of cracks observed among 200 multilayer ceramic capacitors 1.
  • the crack occurrence rate is 0 (%) in the range of Db/Da from 0.02 to 0.20. Therefore, the thickness Db of the side regions Rb is preferably set to 0.20 times or less the thickness Da of the central region Ra. Furthermore, the thickness Db of the side regions Rb is preferably set to 0.14 times or less the thickness Da of the central region Ra. More preferably, the thickness Db of the side regions Rb is set to be 0.06 times or less the thickness Da of the central region Ra.
  • Table 1 shows sample No. 1 to 11, the distance ⁇ Y shown in FIG. 4 is shown.
  • Sample No. 300a and 300b have steps 300a and 300b that draw outward convex arcs.
  • the crack occurrence rate was 0 (%). Therefore, it is considered that when the distance ⁇ Y is in the range of 1.2 to 15.5 ( ⁇ m), the acting direction of the stress applied from the external electrode 30 to the dielectric layer 22 is suitably dispersed.
  • sample No. 1 with steps 300a and 300b that draw an inward convex arc.
  • Sample No. 4, 8, and 10. The crack occurrence rate for samples No. 2 and 8 was 0 (%).
  • the crack occurrence rate in No. 10 was 0.5 (%).
  • sample No. 10 The crack occurrence rate in Sample No. 10 is that of Comparative Example Sample No. Lower than 11. Therefore, even if the steps 300a and 300b are formed discontinuously, it is thought that the effect of suppressing cracks can be obtained.
  • Multilayer ceramic capacitor 2 Multilayer chip 2A, 2B End surface 2N Internal electrode section 2M Side margin section 3a, 3b External electrode section 22 Dielectric layer 23 Internal electrode layer 30 External electrode 300a, 300b Step Ra Central region Rb Side region

Abstract

交互に積層された内部電極層及び誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記内部電極層と交互に接続された一対の外部電極とを有し、前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において各内部電極層の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記内部電極層を含む電極部とを有し、前記一対の外部電極の少なくとも一方は、前記直交方向において一方の前記サイドマージン部側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄い。

Description

セラミック電子部品及びその製造方法
　本発明は、セラミック電子部品及びその製造方法に関する。
　積層セラミックコンデンサなどのセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、内部電極層とを交互に積層して構成された積層チップを備えている。積層チップの端面に内部電極層が引き出され、その表面を覆うように外部電極が形成されている。セラミック電子部品の製造工程において、例えば、積層チップ形成用のシートと外部電極形成用ペーストとが同時に焼成される場合、焼成後、外部電極と誘電体層の熱膨張係数の差に起因した応力によって角部（コバ部）における外部電極下の誘電体部分にクラックが発生するおそれがある。
　これに対し、特許文献１には、外部電極形成用ペーストを、内部電極の形成部分では厚くし、コバ部では薄くなるように塗布して、焼成時の応力を低減してクラックの発生を抑制する点が開示されている。
特開２０１９－１０２７６６号公報
　しかし、上記のようなクラックは、コバ部に限定されず、積層チップの両側面を構成する誘電体部分（サイドマージン部）にも発生するおそれがある。これに対し、外部電極を薄く形成すればクラックの発生を抑制し得るが、外部電極を薄くするほど、セラミック電子部品の耐湿性及び耐酸化性などの品質が低下するおそれがある。
　そこで本発明は、上記課題に鑑みなされたものであり、品質の低下を抑制しつつ、クラックの発生を抑制することができるセラミック電子部品及びその製造方法を提供することを目的とする。
　本発明のセラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、前記積層体の積層方向において互いに対向する一対の端面をそれぞれ覆い、前記積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極とを有し、前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有し、前記一対の外部電極の少なくとも一方は、前記直交方向において前記一対のサイドマージン部の一方側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄いことを特徴とする。
　上記のセラミック電子部品において、前記段差は、前記積層方向に沿って形成されてもよい。
　上記のセラミック電子部品において、前記段差は、前記積層方向にわたって連続して形成されてもよい。
　上記のセラミック電子部品において、前記段差は、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成されてもよい。
　上記のセラミック電子部品において、前記段差の前記積層方向における中央と両端は、前記直交方向において１．２～１５．５μｍだけ離れていてもよい。
　上記のセラミック電子部品において、前記段差は、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成されてもよい。
　上記のセラミック電子部品において、前記段差は、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成されてもよい。
　上記のセラミック電子部品において、前記段差は、前記端面において、前記電極部を覆う領域内に形成されてもよい。
　上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部の側の領域の厚みは、前記電極部側の領域の厚みの０．２倍以下であってもよい。
　上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．１４倍以下であってもよい。
　上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．０６倍以下であってもよい。
　上記のセラミック電子部品は、積層セラミックコンデンサであってもよい。
　上記のセラミック電子部品において、前記積層方向の高さが、前記直交方向の幅より大きくてもよい。
　本発明に係るセラミック電子部品の製造方法は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体を形成する工程と、前記積層体において互いに対向する一対の端面をそれぞれ覆うように導電ペーストを塗布することにより、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極を形成する工程と、前記一対の外部電極が形成された前記積層体を焼成する工程とを有し、前記積層体を形成する工程は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有する前記積層体を形成し、前記一対の外部電極を形成する工程は、前記一対の端面の少なくとも一方における前記導電ペーストの濡れ性を領域ごとに異ならせることによって、前記直交方向に沿って前記導電ペーストの厚みが変化する一組の段差を、前記直交方向において前記一対のサイドマージン部の一方側に形成し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄くなるように前記導電ペーストを塗布することを特徴とする。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を前記積層方向に沿って形成してもよい。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を前記積層方向にわたって連続して形成してもよい。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成してもよい。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成してもよい。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成してもよい。
　上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記電極部を覆う領域内に形成してもよい。
　１つの側面として品質の低下を抑制しつつ、クラックの発生を抑制することができる。
積層セラミックコンデンサの斜視図である。 図１のＡ－Ａ線に沿った積層セラミックコンデンサの断面図である。 図２のＢ－Ｂ線に沿った積層セラミックコンデンサの断面図である。 積層チップの端面を正面視した場合の段差の形成パターンの一例を示す平面図である。 積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。 積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。 積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。 積層セラミックコンデンサの製造工程の一例を示すフローチャートである。 外部電極形成工程の手順の一例を示す断面図である。
（積層セラミックコンデンサの実施形態）
　図１は、積層セラミックコンデンサ１の斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図２のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。図１～図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。なお、積層セラミックコンデンサ１はセラミック電子部品の一例である。
　Ｘ方向は、積層セラミックコンデンサ１の長さ方向であり、一対の端面２Ａ，２Ｂが対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅方向であり、一対の端面２Ａ，２Ｂに沿った方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ方向であり、積層セラミックコンデンサ１の積層方向に一致する。なお、Ｙ方向は、Ｘ方向及びＺ方向に対し略直交する直交方向の一例である。
　積層チップ２において積層方向の上下の面を上面２Ｃおよび下面２Ｄと称する。積層チップ２において、２つの端面２Ａ，２Ｂ、上面および下面以外の２面を側面２Ｅ，２Ｆと称する。
　積層セラミックコンデンサ１のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。また、サイズとして記載した数値はそれぞれ製造時の一般的な公差を含んでおり、上記の数値のみに限定されるものではない。
　積層セラミックコンデンサ１は、直方体形状を有する積層チップ２と、積層チップ２において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極部３ａ，３ｂとを有する。積層チップ２は、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層された積層構造を有する。なお、積層チップ２は積層体の一例である。
　内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層２２は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
　外部電極部３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２側面２Ｅ，２Ｆに延在している。ただし、外部電極部３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２側面２Ｅ，２Ｆにおいて互いに離間している。外部電極部３ａ，３ｂは、それぞれ、下地層としての外部電極３０、及び外部電極３０を覆う３層のメッキ層３１～３３を含む。一対の外部電極３０は、積層チップ２において互いに対向する端面２Ａ，２Ｂをそれぞれ覆う。
　外部電極３０は、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、外部電極３０の緻密化のためのガラス成分、外部電極３０の焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層２２の主成分と同じ材料を主成分とするセラミック成分である。
　メッキ層３１～３３は、例えばＮｉ，Ｃｕ，Ｓｎ等の卑金属を主成分とする。外部電極３０及びメッキ層３１～３３の各主成分の組み合わせは限定されない。例えば外部電極３０の主成分をＮｉとし、メッキ層３１～３３の各主成分をそれぞれＣｕ、Ｎｉ、Ｓｎとしてもよい。
　また、メッキ層３１～３３の少なくとも一部に代えて、あるいは、メッキ層３１～３３に加えて、エポキシ樹脂及びウレタン樹脂などの導電性樹脂の層を外部電極３０の表面に形成してもよい。この場合、例えば外部電極３０の主成分をＣｕとし、メッキ層３１に代えて導電性樹脂層を形成し、メッキ層３２，３３の各主成分をそれぞれＮｉ、Ｓｎとしてもよい。この場合、実装先の電子回路基板の撓みなどにより積層セラミックコンデンサ１に生ずる応力が導電性樹脂により緩和される。また、メッキ層３１～３３は３層に限定されない。例えば外部電極３０の主成分をＣｕとし、外部電極３０を、Ｎｉを主成分とするメッキ層で覆い、さらにＮｉのメッキ層を、Ｓｎを主成分とするメッキ層で覆ってもよい。
　図２から理解されるように、長さ方向における各内部電極層２３の端縁は、積層チップ２の外部電極部３ａが設けられた端面２Ａと、外部電極部３ｂが設けられた端面２Ｂとに、交互に露出している。これにより、各内部電極層２３は、積層方向において外部電極部３ａと外部電極部３ｂとに、交互に導通している。つまり、各端面２Ａ，２Ｂの外部電極３０は、積層方向に沿って各内部電極層２３と交互に接続されている。
　また、積層チップ２の積層方向の上部および下部は、カバー層２０，２１によりそれぞれ覆われている。カバー層２０，２１は積層チップ２の上面２Ｃ及び下面２Ｄをそれぞれ構成する。カバー層２０，２１はセラミック材料を主成分とし、誘電体層２２と同様の主成分材料により形成されている。
　また、図３を参照すると、積層チップ２は、幅方向において内部電極部２Ｎ及び一対のサイドマージン部２Ｍを有する。内部電極部２Ｎは、各内部電極層２３を含む電極部の一例である。内部電極部２Ｎは、幅方向において両側部を各サイドマージン部２Ｍにより挟まれている。各サイドマージン部２Ｍは、幅方向における各内部電極層２３の両端にそれぞれ隣接し、内部電極層２３を含んでいない。各サイドマージン部２Ｍは積層チップ２の側面２Ｅ，２Ｆを構成する。換言すると内部電極部２Ｎ及び各サイドマージン部２Ｍは、積層チップ２を、長さ方向に沿った内部電極層２３と誘電体層２２の境界線に従って積層方向に３分割して得られる部分である。
　外部電極３０は、例えば、焼成前の積層チップ２の端面２Ａ，２Ｂに導電性金属ペーストを塗布し、積層チップ２と同時に焼成することにより形成される。このとき、外部電極３０及び積層チップ２は、図３の点線の矢印で示されるように、幅方向の中心及び長さ方向の中心に向かって収縮する。このとき、積層チップ２の部分の熱膨張係数と、外部電極３０の部分の熱膨張係数との差に起因して、仮に積層チップ１０の各サイドマージン部２Ｍに過剰に大きな応力が集中するとクラックが生ずるおそれがある。クラックが発生すると、積層セラミックコンデンサ１の外観不良や信頼性悪化の懸念がある。
　そこで、積層チップ２の各端面２Ａ，２Ｂの外部電極３０には、幅方向において各サイドマージン部２Ｍ側に、積層チップ２の幅方向に沿って厚みが変化する一組の段差３００ａ，３００ｂがそれぞれ設けられている。具体的には、幅方向における内部電極部２Ｎの中央を基準として、一方の段差３００ａは、側面２Ｅを有するサイドマージン部２Ｍ側の位置に形成され、他方の段差３００ａは、側面２Ｆを有するサイドマージン部２Ｍ側の位置に形成されている。各端面２Ａ，２Ｂの外部電極３０において、段差３００ａ，３００ｂから見て各サイドマージン部２Ｍ側の側部領域Ｒｂの厚みＤｂは、内部電極部２Ｎ側の中央領域Ｒａの厚みＤａより薄く形成されている。つまり、各端面２Ａ，２Ｂを正面視したとき、外部電極３０の外側の側部領域Ｒｂの厚みＤｂは内側の中央領域Ｒａの厚みＤａより薄い。段差３００ａ，３００ｂは、図３のように厚みの変化率が変わる変曲点を含み、その稜線は曲線であってもよい。
　このため、中央領域Ｒａ及び各側部領域Ｒｂの各厚みＤａ，Ｄｂが互いに同一である場合と比べると、厚みＤｂの領域における応力が低減されてクラックの発生が抑制される。また、中央領域Ｒａの厚みＤａは各側部領域Ｒｂの厚みＤｂより厚く形成されているため、中央領域Ｒａが覆う積層チップ２の端面２Ａ，２Ｂの中央部をメッキ液による浸食などから十分に保護することができ、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下が抑制される。
　なお、中央領域Ｒａの厚みＤａは例えば２０～３５（μｍ）であり、各側部領域の厚みＤｂは０．５～１５（μｍ）である。例えば側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２倍以下に設定される。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に設定すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に設定するとよい。
　また、中央領域Ｒａ及び各側部領域Ｒｂを仕切る各段差３００ａ，３００ｂは、積層方向において各端面２Ａ，２Ｂの特定の高さ位置の部分のみに形成されてもよいが、以下に述べるように積層方向に沿って連続して形成されてもよい。
　図４は、積層チップ２の端面２Ｂを正面視した場合の段差３００ａ，３００ｂの形成パターンの一例を示す平面図である。図４において、図１～図３と共通する構成には同一の符号を付し、その説明は省略する。また、外部電極部３ｂの外形は点線で示されており、積層チップ２の外形は実線で示されている。また、端面２Ｂに露出した内部電極層２３は実線で示され、他方の端面２Ａに露出した内部電極層２３は点線で示されている。
　また、点線Ｓは、幅方向において各段差３００ａ，３００ｂの形成された位置を示す。点線Ｓの内側は中央領域Ｒａであり、点線Ｓの両外側は側部領域Ｒｂである。各段差３００ａ，３００ｂは積層方向に沿って形成されているため、上述したクラックの発生の抑制効果が端面２Ｂの積層方向にわたって得られる。さらに、段差３００ａ，３００ｂは積層方向にわたって連続するように形成された場合、クラックの発生の抑制効果は向上する。
　本例において、各段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、積層方向に沿って各サイドマージン部２Ｍ側に凸の弧を描くように形成されている。すなわち点線Ｓは積層チップ２の両側面２Ｅ，２Ｆに向かって曲がった弧を描いている。点線Ｓの積層方向における中央と両端は、例えば幅方向において１．２～１５（μｍ）だけ離れている（距離ΔＹ参照）。
　図４の符号Ｍａは、端面２Ｂに露出した内部電極層２３のうち、最上部の内部電極層２３の端部Ｐｅ近傍のＸ方向及びＹ方向に沿った断面を示す。図４の符号Ｍｂは、端面２Ｂに露出した内部電極層２３のうち、中心付近の内部電極層２３の端部Ｐｃ近傍のＸ方向及びＹ方向に沿った断面を示す。なお、符号Ｍａ，Ｍｂの断面図において、メッキ層３１～３３の図示は省略する。
　これらの断面図から理解されるように、点線Ｓが各サイドマージン部２Ｍ側に凸の弧を描くため、最上部の内部電極層２３の端部Ｐｅ近傍では、中心付近の内部電極層２３の端部Ｐｃ近傍より側部領域Ｒｂの幅が広くなる。このように各段差３００ａ，３００ｂを形成することにより、上記の応力が作用する方向を積層方向の中心側に分散することができるため、クラックの発生がよく効果的に抑制される。例えば積層チップ２の誘電体層２２に生ずるクラックは直線状に進行しやすいが、幅方向の一方に凸の弧を描くように段差３００ａ，３００ｂがあるため、外部電極３０から誘電体層２２に加わる応力の方向が直線状になりにくくなることでクラックの進行が抑えられる。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
　また、本例において、点線Ｓは内部電極部２Ｎ及び各サイドマージン部２Ｍに跨っているが、積層方向における段差３００ａ，３００ｂの形成パターンはこれに限定されない。
　図５は、積層チップ２の端面２Ｂを正面視した場合の段差３００ａ，３００ｂの形成パターンの他の例を示す平面図である。図５において、図４と共通する構成には同一の符号を付し、その説明は省略する。
　本例では、端面２Ｂを正面視したとき、点線Ｓは、サイドマージン部２Ｍ内で外側に凸となる弧を描いており、内部電極部２Ｎには重複していない。つまり、段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、各サイドマージン部２Ｍを覆う領域内に形成されている。
　このため、端面２Ｂにおいて厚みが薄い側部領域Ｒｂの面積が図４の例よりも減少する。逆に言えば、端面２Ａにおいて、側部領域Ｒｂより厚く形成された中央領域Ｒａの面積が増加する。これにより、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下がより効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
　図６は、積層チップ２の端面２Ｂを正面視した場合の段差３００ａ，３００ｂの形成パターンの他の例を示す平面図である。図６において、図４と共通する構成には同一の符号を付し、その説明は省略する。
　本例では、端面２Ｂを正面視したとき、点線Ｓは、内部電極部２Ｎ内で外側に凸となる弧を描いており、各サイドマージン部２Ｍには重複していない。つまり、段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、内部電極部２Ｎを覆う領域内に形成されている。
　このため、端面２Ｂにおいて厚みが薄い側部領域Ｒｂの面積が図４の例よりも増加する。逆に言えば、端面２Ｂにおいて、側部領域Ｒｂより厚く形成された中央領域Ｒａの面積が減少する。これにより、焼成時に外部電極３０に生ずる応力が減少してクラックがより効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
　図７は、積層チップ２の端面２Ｂを正面視した場合の段差３００ａ，３００ｂの形成パターンの他の例を示す平面図である。図７において、図４と共通する構成には同一の符号を付し、その説明は省略する。
　本例において、各段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、積層方向に沿って内部電極部２Ｎ側に凸の弧を描くように形成されている。すなわち、端面２Ｂを正面視したとき、点線Ｓは、幅方向において積層チップ２の内側に向かって膨出するように弧を描いている
　このように各段差３００ａ，３００ｂを形成することにより、上記の例と同様に、応力が作用する方向を積層方向の中心側に分散することができるため、クラックの発生がよく効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。ここで、段差３００ａ，３００ｂは端面２Ａ，２Ｂの少なくとも一方に形成されればよく、さらに少なくとも一方の段差３００ａ，３００ｂが形成されればよい。
　上述したように積層セラミックコンデンサ１のサイズに限定はないが、例えば積層方向の高さが幅方向の幅より大きい高背タイプの積層セラミックコンデンサ１は、低背タイプの積層セラミックコンデンサ１よりサイズが大きい分、多くのクラック発生個所を有する。このため、高背タイプの積層セラミックコンデンサ１の外部電極３０に段差３００ａ，３００ｂを設けた場合、低背タイプの積層セラミックコンデンサ１より効果的なクラックが抑制される。また、積層セラミックコンデンサ１以外の積層セラミック電子部品にも段差３００ａ，３００ｂを設けることは可能であるが、積層セラミックコンデンサ１の場合、内部電極層２３の端部が積層方向で見た場合に同じ位置で重なり、その位置に応力が集中してクラックが発生しやすいため、他の積層セラミック電子部品より効果的にクラックの発生を抑制することができる。
（積層セラミックコンデンサの製造方法）
　図８は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は、積層セラミックコンデンサ１の製造方法の一例である。
　（グリーンシート成形工程）
　まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に電体グリーンシートを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
　なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。
　（内部電極印刷工程）
　次に内部電極印刷工程Ｓｔ２が行われる。本工程では、基材上の誘電体グリーンシートに、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷やグラビア印刷等により印刷することで、内部電極層２３に対応する複数の内部電極パターンを互いに離間させて成膜する。また、各内部電極パターンとは逆パターンとなるように上記のスラリーをマージンペーストとして塗布する。これにより内部電極パターンの両側にサイドマージン部２Ｍが確保される。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。
　（積層工程）
　次に積層工程Ｓｔ３が行われる。本工程では、内部電極パターンが印刷された誘電体グリーンシートを積層することにより積層体を形成する。積層体の積層方向の両端面には、カバー層２０，２１に対応する誘電体グリーンシートがそれぞれ積層される。
　（圧着工程）
　次に圧着工程Ｓｔ４が行われる。本工程では、積層体を加圧することにより複数の誘電体グリーンシート間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。
　（切断工程）
　次に切断工程Ｓｔ５が行われる。圧着後の積層体を所定のカット線に沿って積層方向に切断することにより複数の積層チップ２が得られる。
　（研磨工程）
　次に研磨工程Ｓｔ６が行われる。本工程では、積層チップ２を例えばバレル研磨などの手法により研磨する。これにより、積層チップ２の角部が丸められる。なお、グリーンシート成形工程Ｓｔ１から研磨工程Ｓｔ６までの一連の工程は、交互に積層された複数の内部電極層２３及び複数の誘電体層２２を含む略直方体形状の積層チップ２を形成する工程の一例である。この一連の工程により積層チップ２には内部電極部２Ｎ及びサイドマージン部２Ｍが形成される。
　（脱バインダ工程）
　次に脱バインダ工程Ｓｔ７が行われる。本工程では、積層チップ２を高温のＮ２雰囲気中で脱バインダ処理する。
　（外部電極形成工程）
　次に外部電極形成工程Ｓｔ８が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ１０の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。このとき、導電ペーストは各端面２Ａ，２Ｂを覆うように塗布され、さらに端面２Ａ，２Ｂから上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆの端部まで覆うように塗布される。導電ペーストの塗布後、乾燥させることにより、外部電極３０が形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばスパッタリング法及びディップ法が挙げられる。
　図９は、外部電極形成工程Ｓｔ８の手順の一例を示す断面図である。図９には、濡れ性の調整剤９０を積層チップ２に塗布した状態、導電ペースト９１を積層チップ２に塗布した状態、及び導電ペースト９１を乾燥させた状態が、図３と同様の断面で示されている。
　調整剤９０は、導電ペースト９１の濡れ広がりを抑制する溶剤であり、例えばシリコンまたはフッ素化合部を主成分とする。調整剤９０は、積層チップ１０の各端面２Ａ，２Ｂ及び各側面２Ｅ，２Ｆに塗布される。調整剤９０は、端面２Ａ，２Ｂの中央領域Ｒａに該当する部分に塗布され、また、側面２Ｅ，２Ｆの長さ方向における両端部に塗布される。このように、調整剤９０を領域ごとに塗布するため、例えばマスキング材や被覆治具が用いられてもよい。
　調整剤９０の塗布後、端面２Ａ，２Ｂ、及び側面２Ｅ，２Ｆの長さ方向における両端部に導電ペースト９１が塗布される。導電ペースト９１は、乾燥過程において、調整剤９０の塗布された領域に応じて矢印で示される方向に流動する。すなわち、調整剤９０が塗布された領域では導電ペースト９１の濡れ広がりが抑制されるため、導電ペースト９１が集中し、逆に調整剤９０が塗布されていない領域の導電ペースト９１は少量となる。
　したがって、導電ペースト９１の乾燥後、各端面２Ａ，２Ｂの幅方向における端部において外部電極３０の薄い側部領域Ｒｂが形成される。一方、調整剤９０が集中した側面２Ｅ，２Ｆの長さ方向における両端部、及び端面２Ａ，２Ｂの中央には、外部電極３０の厚い中央領域Ｒａが形成される。これにより、図９の最下段の点線の丸印で示される段差３００ａ，３００ｂが形成される。
　このように、外部電極形成工程Ｓｔ８は、端面２Ａ，２Ｂにおける導電ペースト９１の濡れ性を領域ごとに異ならせることによって、一組の段差３００ａ，３００ｂを形成し、側部領域Ｒｂが中央領域Ｒａより薄くなるように導電ペースト９１を塗布する。このとき、段差３００ａ，３００ｂは、それぞれ、積層方向にわたって連続して形成される。
　外部電極形成工程Ｓｔ８において、中央領域Ｒａの厚みＤａは例えば２０～３５（μｍ）に形成され、各側部領域の厚みＤｂは０．５～１５（μｍ）に形成される。例えば側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２倍以下に形成される。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に形成すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に形成するとよい。
　また、段差３００ａ，３００ｂは、図４に示されるように、端面２Ａ，２Ｂにおいて、積層方向に沿って各サイドマージン部２Ｍ側に凸の弧を描くように形成されてもよいし、図７に示されるように、端面２Ａ，２Ｂにおいて、積層方向に沿って内部電極部２Ｎ側に凸の弧を描くように形成されてもよい。このとき、段差３００ａ，３００ｂは、図５に示されるように各側部領域Ｒｂ内に形成されてもよいし、図６に示されるように中央領域Ｒａ内に形成されてもよい。なお、段差３００ａ，３００ｂは端面２Ａ，２Ｂの一方だけに形成されてもよく、さらに段差３００ａ，３００ｂの一方のみが端面２Ａ，２Ｂの少なくとも一方に形成されてもよい。
　（焼成工程）
　再び図８を参照すると、外部電極形成工程Ｓｔ８の次に焼成工程Ｓｔ９が行われる。本工程では、外部電極３０が形成された積層チップ２を、２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後に、酸素分圧０．００３～０．０２０（Ｐａ）の還元雰囲気中で１３００～１４００℃で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。
　このとき、外部電極３０及び積層チップ２は、積層チップ２の幅方向の中心及び長さ方向の中心に向かって収縮する。各側部領域Ｒｂの厚みＤｂが中央領域Ｒａの厚みＤａより薄いため、収縮時の応力が低減されてクラックの発生が抑制される。
　（めっき処理工程）
　次にめっき処理工程Ｓｔ１０が行われる。本工程では、各外部電極３０上にめっき処理によりＣｕ，Ｎｉ，Ｓｎ等の金属コーティングが行われる。これによりメッキ層３１～３３が形成される。なお、各メッキ層３１～３３の厚みは、例えば約３（μｍ）としてもよい。
　本工程において、中央領域Ｒａの厚みＤａは各側部領域Ｒｂの厚みＤｂより厚いため、中央領域Ｒａが覆う積層チップ２の端面２Ａ，２Ｂの中央部をメッキ液による浸食などから十分に保護することができ、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下が抑制される。以上の工程により、上述した積層セラミックコンデンサ１が完成する。
　次に実施例の積層セラミックコンデンサ１の評価結果を述べる。
Figure JPOXMLDOC01-appb-T000001
　表１は、積層セラミックコンデンサ１の焼成工程Ｓｔ９における積層チップ２のクラックの発生率（％）を示す。評価では、サンプルＮｏ．１～１１の積層セラミックコンデンサ１を２００個ずつ用いた。サンプルＮｏ．１～１１について、中央領域Ｒａの厚みＤａ及び側部領域Ｒｂの厚みＲｂの組み合わせは相違する。サンプルＮｏ．１～３，５～７，９の端面２Ａ，２Ｂにおいて段差３００ａ，３００ｂが描く弧の形態は、積層チップ２の外側に凸とした。また、サンプルＮｏ．４，８，１０の端面２Ａ，２Ｂにおいて段差３００ａ，３００ｂが描く弧の形態は、積層チップ２の内側に凸とした。
　また、サンプルＮｏ．１～８の外部電極３０には、積層方向にわたって連続する段差３００ａ，３００ｂを形成し、サンプルＮｏ．９、１０の外部電極３０には、積層方向において不連続な段差３００ａ，３００ｂを形成した。また、サンプルＮｏ．１～８に対する比較例として、サンプルＮｏ．１１の外部電極３０には、段差３００ａ，３００ｂを形成しなかった。サンプルＮｏ．１～１１の作製後、研磨することにより積層チップ２の角部のクラックの有無を確認した。
　表１には、厚みＤａ，Ｄｂの比（Ｄｂ／Ｄａ）が示されている。クラックの発生率は、２００個の積層セラミックコンデンサ１のうち、クラックが確認された個数の比率である。
　表１から理解されるように、Ｄｂ／Ｄａが０．０２～０．２０の範囲においてクラックの発生率は０（％）である。したがって、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２０倍以下に設定すると好ましい。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に設定すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に設定するとよい。
　さらに表１には、サンプルＮｏ．１～１１について、図４に示された距離ΔＹが示されている。外側に凸の弧を描く段差３００ａ，３００ｂのサンプルＮｏ．１～３，５～７，９ではクラックの発生率が０（％）であった。このため、距離ΔＹが１．２～１５．５（μｍ）の範囲では、外部電極３０から誘電体層２２に加わる応力の作用方向を好適に分散すると考えられる。
　一方、内側に凸の弧を描く段差３００ａ，３００ｂのサンプルＮｏ．４，８，１０のうち、サンプルＮｏ．２，８のクラックの発生率は０（％）であり、サンプルＮｏ．１０のクラックの発生率は０．５（％）であった。これは、サンプルＮｏ．１０の段差３００ａ，３００ｂは積層方向において不連続に形成されたため、他のサンプルＮｏ．４，８より上記の応力の分散の程度が低くなったためと考えられる。このため、段差３００ａ，３００ｂを積層方向にわたって連続して形成したほうが応力の作用方向を好適に分散すると考えられる。
　また、サンプルＮｏ．１０のクラックの発生率は、比較例のサンプルＮｏ．１１より低い。このため、段差３００ａ，３００ｂが不連続に形成された場合であっても、クラックの抑制効果を得られると考えられる。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１　積層セラミックコンデンサ
　２　積層チップ
　２Ａ，２Ｂ　端面
　２Ｎ　内部電極部
　２Ｍ　サイドマージン部
　３ａ，３ｂ　外部電極部
　２２　誘電体層
　２３　内部電極層
　３０　外部電極
　３００ａ，３００ｂ　段差
　Ｒａ　中央領域
　Ｒｂ　側部領域
　

Claims (20)

  1. 　交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、
    　前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極とを有し、
    　前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有し、
    　前記一対の外部電極の少なくとも一方は、前記直交方向において前記一対のサイドマージン部の一方側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄いことを特徴とするセラミック電子部品。
  2. 　前記段差は、前記積層方向に沿って形成されていることを特徴とする請求項１に記載のセラミック電子部品。
  3. 　前記段差は、前記積層方向にわたって連続して形成されていることを特徴とする請求項２に記載のセラミック電子部品。
  4. 　前記段差は、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成されていることを特徴とする請求項３に記載のセラミック電子部品。
  5. 　前記段差の前記積層方向における中央と両端は、前記直交方向において１．２～１５．５μｍだけ離れていることを特徴とする請求項４に記載のセラミック電子部品。
  6. 　前記段差は、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成されていることを特徴とする請求項３に記載のセラミック電子部品。
  7. 　前記段差は、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成されていることを特徴とする請求項３乃至６の何れかに記載のセラミック電子部品。
  8. 　前記段差は、前記端面において、前記電極部を覆う領域内に形成されていることを特徴とする請求項３乃至６の何れかに記載のセラミック電子部品。
  9. 　前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．２倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
  10. 　前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．１４倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
  11. 　前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．０６倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
  12. 　積層セラミックコンデンサであることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
  13. 　前記積層方向の高さが、前記直交方向の幅より大きいことを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
  14. 　交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体を形成する工程と、
    　前記積層体において互いに対向する一対の端面をそれぞれ覆うように導電ペーストを塗布することにより、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極を形成する工程と、
    　前記一対の外部電極が形成された前記積層体を焼成する工程とを有し、
    　前記積層体を形成する工程は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有する前記積層体を形成し、
    　前記一対の外部電極を形成する工程は、前記一対の端面の少なくとも一方における前記導電ペーストの濡れ性を領域ごとに異ならせることによって、前記直交方向に沿って前記導電ペーストの厚みが変化する一組の段差を、前記直交方向において前記一対のサイドマージン部の一方側に形成し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄くなるように前記導電ペーストを塗布することを特徴とするセラミック電子部品の製造方法。
  15. 　前記一対の外部電極を形成する工程は、前記段差を前記積層方向に沿って形成することを特徴とする請求項１４に記載のセラミック電子部品の製造方法。
  16. 　前記一対の外部電極を形成する工程は、前記段差を前記積層方向にわたって連続して形成することを特徴とする請求項１５に記載のセラミック電子部品の製造方法。
  17. 　前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成することを特徴とする請求項１６に記載のセラミック電子部品の製造方法。
  18. 　前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成することを特徴とする請求項１６に記載のセラミック電子部品の製造方法。
  19. 　前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成することを特徴とする請求項１６乃至１８の何れかに記載のセラミック電子部品の製造方法。
  20. 　前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記電極部を覆う領域内に形成することを特徴とする請求項１６乃至１８の何れかに記載のセラミック電子部品の製造方法。
    　
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