JP2024062064A - セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】 外部電極の表面の酸化を抑制することができるセラミック電子部品およびその製造方法を提供する。【解決手段】 セラミック電子部品は、複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられた外部電極と、前記外部電極上に設けられためっき層と、を備え、前記外部電極は、前記積層チップ側に設けられ酸化還元電位が０．９Ｖ未満の卑金属を主成分とする卑金属層と、前記卑金属層よりも前記めっき層側に設けられ酸化還元電位が０．９Ｖ以上の貴金属が９０ａｔ％以上で厚みが１μｍ以下の貴金属層と、を備える。【選択図】 図４
Description
本発明は、セラミック電子部品およびその製造方法に関する。
携帯電話を代表とする高周波通信用システムにおいて、積層セラミックコンデンサなどのセラミック電子部品が用いられている。このようなセラミック電子部品は、誘電体層と内部電極層とが交互に積層された構造を有している。また、内部電極層は、１対の外部電極に対して交互に接続されている（例えば、特許文献１参照）。
外部電極の表面には、めっき膜が設けられていることが多い。めっき処理は、外部電極を下地層として実施される。外部電極の表面が酸化しているとめっき処理が阻害されてしまうため、めっき処理を行う前にバレル研磨などの研磨処理が行われる。しかしながら、研磨処理を行うと、衝撃によって内部クラックが発生するおそれがある。
本発明は、上記課題に鑑みなされたものであり、外部電極の表面の酸化を抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。
本発明に係るセラミック電子部品は、複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられた外部電極と、前記外部電極上に設けられためっき層と、を備え、前記外部電極は、前記積層チップ側に設けられ酸化還元電位が０．９Ｖ未満の卑金属を主成分とする卑金属層と、前記卑金属層よりも前記めっき層側に設けられ酸化還元電位が０．９Ｖ以上の貴金属が９０ａｔ％以上で厚みが１μｍ以下の貴金属層と、を備えることを特徴とする。
上記セラミック電子部品において、前記貴金属層の厚みは、０．５μｍ以上であってもよい。
上記セラミック電子部品において、前記貴金属層は、前記卑金属層の全体を覆っていてもよい。
上記セラミック電子部品において、前記外部電極を厚み方向にライン分析した場合に、前記積層チップの方に前記卑金属の濃度ピークが現れ、前記めっき層の方に前記貴金属の濃度ピークが現れてもよい。
上記セラミック電子部品において、前記貴金属は、Ａｕ、Ｐｔ、またはＰｄであってもよい。
上記セラミック電子部品において、前記卑金属は、Ｎｉであってもよい。
本発明に係るセラミック電子部品の製造方法は、誘電体グリーンシートと、内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、前記セラミック積層体の焼成時または焼成後に、前記第１端面および前記２端面に外部電極を形成する工程と、前記外部電極の上に、めっき層を形成する工程と、を含み、前記外部電極を形成する工程は、酸化還元電位が０．９Ｖ未満の卑金属を主成分とする卑金属層の上に、酸化還元電位が０．９Ｖ以上の貴金属が９０ａｔ％以上で厚みが１μｍ以下の貴金属層を形成する工程を含むことを特徴とする。
上記セラミック電子部品の製造方法において、前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、溶剤に前記貴金属の粉末を分散させた貴金属ペーストを前記卑金属ペースト上に成膜し、前記卑金属ペーストおよび前記貴金属ペーストを同時に焼成する工程を含んでいてもよい。
上記セラミック電子部品の製造方法において、前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記貴金属を真空成膜法で成膜し、前記卑金属ペーストおよび前記貴金属を同時に焼成する工程を含んでいてもよい。
上記セラミック電子部品の製造方法において、前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記セラミック積層体および前記卑金属ペーストを同時に焼成し、その後に、溶剤に前記貴金属を分散させた貴金属ペーストを前記卑金属層に塗布して焼き付ける工程を含んでいてもよい。
上記セラミック電子部品の製造方法において、前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記セラミック積層体および前記卑金属ペーストを同時に焼成し、その後に、前記卑金属層に真空成膜法で前記貴金属を成膜することで前記貴金属層を形成する工程を含んでいてもよい。
本発明によれば、外部電極の表面の酸化を抑制することができるセラミック電子部品およびその製造方法を提供することができる。
以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。
積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。
誘電体層１１の主成分として、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を用いることができる。当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含んでいてもよい。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。
内部電極層１２は、Ｎｉ，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属やこれらを含む合金を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属やこれらを含む合金を主成分として用いてもよい。
積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。例えば、これらのサイズについて、長さと幅を入れ替えたサイズであってもよい。また、積層セラミックコンデンサ１００は、外部電極が３つ備わる３端子型の積層セラミックコンデンサであってもよい。
１層あたりの誘電体層１１の厚みは、例えば、０．３μｍ以上２０μｍ以下であり、または０．３μｍ以上１０μｍ以下であり、または０．４μｍ以上８μｍ以下であり、または０．５μｍ以上５μｍ以下である。１層あたりの誘電体層１１の厚みは、積層セラミックコンデンサ１００の例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。
１層あたりの内部電極層１２の厚みは、例えば、０．１μｍ以上２μｍ以下であり、または０．２μｍ以上１μｍ以下であり、または０．３μｍ以上０．８μｍ以下である。１層あたりの内部電極層１２の厚みは、積層セラミックコンデンサ１００の例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。
積層セラミックコンデンサ１００において、内部電極層１２の積層数は、例えば、５０層以上５００層以下程度である。また、積層セラミックコンデンサ１００において、内部電極層１２の積層密度は、２０層／ｍｍ以上、１５００層／ｍｍ以下程度である。
図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。
外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージンは、同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
外部電極２０ａ，２０ｂの表面には、めっき処理によってめっき膜が設けられていることが多い。めっき処理は、外部電極を下地層として実施される。外部電極の表面が酸化しているとめっき処理が阻害されてしまうため、めっき処理を行う前に研磨処理が行われる。しかしながら、研磨処理を行うと、衝撃によって内部クラックが発生するおそれがある。この場合、絶縁性が劣化するおそれがある。
また、外部電極の表面が酸化していると、めっき処理を行う際の電圧を高くしないとめっき層の形成が阻害される。しかしながら、電圧を高くすると、水の電気分解によって水素が発生し、積層セラミックコンデンサ内部に侵入する。この場合、侵入した水素によって絶縁性が低下するおそれがある。
そこで、本実施形態に係る積層セラミックコンデンサ１００は、外部電極２０ａ，２０ｂの表面の酸化を抑制することができる構成を有している。以下、具体的な構成について説明する。
図４（ａ）は、外部電極２０ａ付近の拡大断面図である。図４（ｂ）は、外部電極２０ｂ付近の拡大断面図である。図４（ａ）および図４（ｂ）では、ハッチを省略している。図４（ａ）および図４（ｂ）で例示するように、外部電極２０ａおよび外部電極２０ｂは、卑金属層２１上に、貴金属層２２が形成された構造を有している。
卑金属層２１は、酸化還元電位が０．９Ｖ未満の卑金属を主成分とする。卑金属層２１の主成分は、例えば、Ｎｉ、Ｃｕ、Ｓｎなどである。卑金属層２１の主成分は、これらの卑金属の合金であってもよい。卑金属層２１は、酸化物を含んでいてもよい。例えば、卑金属層２１は、積層チップ１０と同時に焼成する場合に共材として機能するセラミック粒子を含んでいてもよい。または、卑金属層２１は、焼成した積層チップ１０に焼き付ける際の焼き付け温度の低下、密着性の向上などを目的として、ガラス成分を含んでいてもよい。または、卑金属層２１は、主成分の卑金属の一部が酸化した構造を有していてもよい。
卑金属層２１は、積層チップ１０の端面に直接接することで、内部電極層１２に接続されている。卑金属層２１の厚みは、例えば、０．５μｍ以上３０μｍ以下である。
貴金属層２２は、酸化還元電位が０．９Ｖ以上の貴金属の濃度が９０ａｔ％以上で厚みが１μｍ以下の層である。当該貴金属として、例えば、Ｐｔ、Ｐｄ、Ａｇ、Ａｕなどを用いることができる。これらの貴金属の合金の濃度が９０ａｔ％以上となっていてもよい。なお、Ｐｔの酸化還元電位は＋１．１９Ｖであり、Ａｕの酸化還元電位は＋１．５２Ｖである。酸化還元電位は、「酸化と還元の基礎 － 水浄化フォーラム －科学と技術－ (water-solutions.jp)」を参照することができる。
貴金属層２２の表面には、めっき層３０が設けられている。めっき層３０は、めっき層３０は、Ｃｕ、Ｎｉ、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層３０は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層３０は、貴金属層２２側から順に、第１めっき層３１、第２めっき層３２および第３めっき層３３が形成された構造を有する。第１めっき層３１は、例えば、Ｃｕめっき層である。第２めっき層３２は、例えば、Ｎｉめっき層である。第３めっき層３３は、例えば、Ｓｎめっき層である。
本実施形態においては、外部電極２０ａ，２０ｂの表面が貴金属層２２であることから、外部電極２０ａ，２０ｂの表面の酸化が抑制される。それにより、めっき層３０を形成するためのめっき処理の前にバレル研磨などの研磨を省略することができるか、研磨量を減らすことができる。それにより、衝撃ダメージを抑制することができるようになるため、積層チップ１０内の内部クラックの発生を抑制することができる。その結果、積層セラミックコンデンサ１００の絶縁性低下を抑制することができる。また、外部電極２０ａ，２０ｂの表面の酸化が抑制されることから、めっき処理の際の印加電圧を低くすることができる。それにより、水素の発生を抑制することができる。その結果、積層セラミックコンデンサ１００の絶縁性低下を抑制することができる。
また、貴金属層２２の厚みが１μｍ以下であることから、製造コストを削減することができる。
一方、貴金属層２２が薄すぎると、外部電極２０ａ，２０ｂの表面の酸化を十分に抑制できないおそれがある。そこで、貴金属層２２の厚みに下限を設けることが好ましい。本実施形態においては、貴金属層２２の厚みは、０．５μｍ以上であることが好ましく、０．６μｍ以上であることがより好ましく、０．７μｍ以上であることがさらに好ましい。
貴金属層２２を薄くする観点から、貴金属層２２の厚みは、０．９μｍ以下であることが好ましく、０．８μｍ以下であることがより好ましい。
また、貴金属層２２は、卑金属層２１のめっき層３０側の表面の全体を覆っていることが好ましい。この場合、外部電極２０ａ，２０ｂの表面の全体にわたって酸化を抑制することができる。
卑金属層２１と貴金属層２２との界面においては、卑金属と貴金属とが合金化していてもよい。卑金属と貴金属とが合金化していることによって、異種金属間の剥離を抑制できる（密着性を向上させる）という効果が得られる。
なお、卑金属と貴金属とが合金化していても合金化していなくても、外部電極２０ａ，２０ｂの厚み方向の全体において、卑金属の濃度が積層チップ１０側で高く、めっき層３０側で低く、貴金属の濃度が積層チップ１０側で低く、めっき層３０側で高くなっている。例えば、外部電極２０ａ，２０ｂを厚み方向にライン分析した場合に、積層チップ１０の方に卑金属の濃度ピークが現れ、めっき層３０の方に貴金属の濃度ピークが現れる。
貴金属層２２の耐酸化性を向上させる観点から、卑金属層２１の主成分の卑金属の酸化還元電位と、貴金属層２２が含む貴金属の酸化還元電位との差が大きいことが好ましい。本実施形態においては、卑金属層２１の主成分の卑金属の酸化還元電位と、貴金属層２２の主成分の貴金属の酸化還元電位との差は、１．０Ｖ以上であることが好ましく、１．２Ｖ以上であることがより好ましく、１．４Ｖ以上であることがさらに好ましい。
続いて、積層セラミックコンデンサ１００の製造方法について説明する。図５は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。これらのうち、主としてＳｉＯ２が焼結助剤として機能する。
例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。
（積層工程）
次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。
次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。
次に、図６（ａ）で例示するように、誘電体グリーンシート５２上に、内部電極パターン５３を成膜する。図６（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。
内部電極パターン５３には、内部電極層１２の主成分金属の金属ペーストを用いる。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。なお、各内部電極パターン５３の形状は、内部電極層１２に対応させる。
次に、誘電体グリーンシート５２を基材５１から剥がしつつ、図６（ｂ）で例示するように、積層単位を積層する。
次に、積層単位が積層されることで得られた積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図６（ｂ）の例では、点線に沿ってカットする。カバーシート５４は、誘電体グリーンシート５２と同じ成分であってもよく、添加物が異なっていてもよい。図７（ａ）は、カットされた成型体を例示している。
（塗布工程）
このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に、図７（ｂ）で例示するように、卑金属層２１となる卑金属ペースト６１をディップ法などで塗布する。卑金属ペースト６１は、卑金属層２１の主成分の卑金属の粉末を含んでいる。また、卑金属ペースト６１には、共材としてセラミック粒子を含ませる。また、卑金属ペースト６１には、バインダや溶剤なども含ませる。例えば、卑金属ペースト６１は、積層体において、内部電極パターン５３が露出する２端面に塗布する。
このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に、図７（ｂ）で例示するように、卑金属層２１となる卑金属ペースト６１をディップ法などで塗布する。卑金属ペースト６１は、卑金属層２１の主成分の卑金属の粉末を含んでいる。また、卑金属ペースト６１には、共材としてセラミック粒子を含ませる。また、卑金属ペースト６１には、バインダや溶剤なども含ませる。例えば、卑金属ペースト６１は、積層体において、内部電極パターン５３が露出する２端面に塗布する。
次に、図７（ｃ）で例示するように、卑金属ペースト６１上に、貴金属層２２となる貴金属ペースト６２をディップ法などで塗布する。貴金属ペースト６２として、例えば、溶剤に、貴金属層２２が９０ａｔ％以上含む貴金属の粉末を分散させたものを用いることができる。ディップ法の代わりにスピンコート法などを用いてもよい。または、貴金属ペースト６２の代わりに、貴金属層２２の主成分の金属をスパッタリングや蒸着などの真空成膜法で成膜してもよい。
（焼成工程）
その後、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、図７（ｄ）で例示するように、積層チップ１０と外部電極２０ａ，２０ｂとを同時に焼成することができる。
その後、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、図７（ｄ）で例示するように、積層チップ１０と外部電極２０ａ，２０ｂとを同時に焼成することができる。
（再酸化処理工程）
その後、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。
その後、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。
（めっき処理工程）
その後、図７（ｅ）で例示するように、めっき処理により、貴金属層２２に、めっき層３０を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。
その後、図７（ｅ）で例示するように、めっき処理により、貴金属層２２に、めっき層３０を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。
なお、貴金属層２２は、積層チップ１０と同時に焼成しなくてもよい。例えば、積層チップ１０および卑金属層２１を同時に焼成し、その後に貴金属ペースト６２を塗布する。その後、例えば７００℃～９００℃程度で貴金属ペースト６２を焼き付けることで、貴金属層２２を形成し、その後にめっき層３０を形成してもよい。または、卑金属層２１の上に、真空成膜法で貴金属を成膜することで貴金属層２２を形成してもよい。
また、卑金属層２１および貴金属層２２は、積層チップ１０と同時に焼成しなくてもよい。例えば、焼成によって得られた積層チップ１０の第１端面および第２端面に、卑金属ペースト６１をディップ法などで塗布する。卑金属ペースト６１には、ガラス成分を含ませる。卑金属ペースト６１上に、貴金属ペースト６２を塗布する。その後、例えば７００℃～９００℃程度で卑金属ペースト６１および貴金属ペースト６２を焼き付けることで、卑金属層２１および貴金属層２２を形成する。その後にめっき層３０を形成してもよい。
本実施形態に係る製造方法によれば、外部電極２０ａ，２０ｂの表面として貴金属層２２が形成されることから、外部電極２０ａ，２０ｂの表面の酸化が抑制される。例えば、焼成工程や再酸化処理工程を実施しても、外部電極２０ａ，２０ｂの表面の酸化が抑制される。それにより、めっき層３０を形成するためのめっき処理の前にバレル研磨などの研磨を省略することができるか、研磨量を減らすことができる。それにより、衝撃ダメージを抑制することができるようになるため、積層チップ１０内の内部クラックの発生を抑制することができる。その結果、積層セラミックコンデンサ１００の絶縁性低下を抑制することができる。また、外部電極２０ａ，２０ｂの表面の酸化が抑制されることから、めっき処理の際の印加電圧を低くすることができる。それにより、水素の発生を抑制することができる。その結果、積層セラミックコンデンサ１００の絶縁性低下を抑制することができる。
なお、卑金属層２１および貴金属層２２を形成する際に、卑金属層２１の主成分の卑金属の一部と、貴金属層２２の主成分の貴金属の一部とが、合金を形成してもよい。例えば、卑金属層２１と貴金属層２２との界面に、当該合金の層が形成されていてもよい。
上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。
上記実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。
（実施例）
チタン酸バリウム粉末を含む誘電体グリーンシート上に、Ｎｉ粉末を含むＮｉペーストの内部電極パターンを印刷した。得られた積層単位を積層し、カバーシートで挟んで圧着し、所定形状にカットし、成型体を得た。成型体の２端面に、Ｎｉペーストをディップ法で塗布した。Ｎｉペーストには、共材としてセラミック粒子を含ませた。また、Ｎｉペーストには、バインダおよび溶剤も含ませた。次に、Ｎｉペースト上に、Ａｕペーストをディップ法などで塗布した。Ａｕペーストとして、溶剤にＡｕを分散させたものを用いた。成型体を焼成することで積層チップと、卑金属層および貴金属層とを同時に得た。その後、Ｃｕめっき層、Ｎｉめっき層、Ｓｎめっき層を順に形成した。
チタン酸バリウム粉末を含む誘電体グリーンシート上に、Ｎｉ粉末を含むＮｉペーストの内部電極パターンを印刷した。得られた積層単位を積層し、カバーシートで挟んで圧着し、所定形状にカットし、成型体を得た。成型体の２端面に、Ｎｉペーストをディップ法で塗布した。Ｎｉペーストには、共材としてセラミック粒子を含ませた。また、Ｎｉペーストには、バインダおよび溶剤も含ませた。次に、Ｎｉペースト上に、Ａｕペーストをディップ法などで塗布した。Ａｕペーストとして、溶剤にＡｕを分散させたものを用いた。成型体を焼成することで積層チップと、卑金属層および貴金属層とを同時に得た。その後、Ｃｕめっき層、Ｎｉめっき層、Ｓｎめっき層を順に形成した。
（比較例）
比較例では、卑金属ペーストの上に貴金属ペーストを塗布しなかった。めっき処理の際の電圧を実施例よりも高くした。その他の条件は、実施例と同じとした。
比較例では、卑金属ペーストの上に貴金属ペーストを塗布しなかった。めっき処理の際の電圧を実施例よりも高くした。その他の条件は、実施例と同じとした。
実施例および比較例の積層セラミックコンデンサについて、耐湿試験（８５℃、８５％Ｒｈ、６．３Ｖ）を行なった。測定開始からの経過時間（試験時間（ｈｒ））と、測定されたＩＲとの関係を図８に示す。ＩＲについては、試験時間が０ｈｒのときの値を１として正規化した。図８に示すように、比較例では、試験時間の経過とともに、ＩＲが大きく低下した。これは、めっき処理の際に水素が生じて積層チップ内に拡散したからであると考えられる。一方、実施例では、試験時間が長くなってもＩＲの低下が抑制された。これは、低い電圧でめっき処理が可能であったために、水素の発生が抑制されたからであると考えられる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量部
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 卑金属層
２２ 貴金属層
３０ めっき層
３１ 第１めっき層
３２ 第２めっき層
３３ 第３めっき層
５１ 基材
５２ 誘電体グリーンシート
５３ 内部電極パターン
５４ カバーシート
１００ 積層セラミックコンデンサ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量部
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 卑金属層
２２ 貴金属層
３０ めっき層
３１ 第１めっき層
３２ 第２めっき層
３３ 第３めっき層
５１ 基材
５２ 誘電体グリーンシート
５３ 内部電極パターン
５４ カバーシート
１００ 積層セラミックコンデンサ
Claims (11)
- 複数の誘電体層と、複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、
前記第１端面および前記第２端面に設けられた外部電極と、
前記外部電極上に設けられためっき層と、を備え、
前記外部電極は、前記積層チップ側に設けられ酸化還元電位が０．９Ｖ未満の卑金属を主成分とする卑金属層と、前記卑金属層よりも前記めっき層側に設けられ酸化還元電位が０．９Ｖ以上の貴金属が９０ａｔ％以上で厚みが１μｍ以下の貴金属層と、を備えることを特徴とするセラミック電子部品。 - 前記貴金属層の厚みは、０．５μｍ以上であることを特徴とする請求項１に記載のセラミック電子部品。
- 前記貴金属層は、前記卑金属層の全体を覆っていることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
- 前記外部電極を厚み方向にライン分析した場合に、前記積層チップの方に前記卑金属の濃度ピークが現れ、前記めっき層の方に前記貴金属の濃度ピークが現れることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
- 前記貴金属は、Ａｕ、Ｐｔ、またはＰｄであることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
- 前記卑金属は、Ｎｉであることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
- 誘電体グリーンシートと、内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、
前記セラミック積層体の焼成時または焼成後に、前記第１端面および前記２端面に外部電極を形成する工程と、
前記外部電極の上に、めっき層を形成する工程と、を含み、
前記外部電極を形成する工程は、酸化還元電位が０．９Ｖ未満の卑金属を主成分とする卑金属層の上に、酸化還元電位が０．９Ｖ以上の貴金属が９０ａｔ％以上で厚みが１μｍ以下の貴金属層を形成する工程を含むことを特徴とするセラミック電子部品の製造方法。 - 前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、溶剤に前記貴金属の粉末を分散させた貴金属ペーストを前記卑金属ペースト上に成膜し、前記卑金属ペーストおよび前記貴金属ペーストを同時に焼成する工程を含むことを特徴とする請求項７に記載のセラミック電子部品の製造方法。
- 前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記貴金属を真空成膜法で成膜し、前記卑金属ペーストおよび前記貴金属を同時に焼成する工程を含むことを特徴とする請求項７に記載のセラミック電子部品の製造方法。
- 前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記セラミック積層体および前記卑金属ペーストを同時に焼成し、その後に、溶剤に前記貴金属を分散させた貴金属ペーストを前記卑金属層に塗布して焼き付ける工程を含むことを特徴とする請求項７に記載のセラミック電子部品の製造方法。
- 前記外部電極を形成する工程は、前記卑金属の粉末を含む卑金属ペーストを成膜し、前記セラミック積層体および前記卑金属ペーストを同時に焼成し、その後に、前記卑金属層に真空成膜法で前記貴金属を成膜することで前記貴金属層を形成する工程を含むことを特徴とする請求項７に記載のセラミック電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022169820A JP2024062064A (ja) | 2022-10-24 | 2022-10-24 | セラミック電子部品およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022169820A JP2024062064A (ja) | 2022-10-24 | 2022-10-24 | セラミック電子部品およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024062064A true JP2024062064A (ja) | 2024-05-09 |
Family
ID=90970531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022169820A Pending JP2024062064A (ja) | 2022-10-24 | 2022-10-24 | セラミック電子部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2024062064A (ja) |
-
2022
- 2022-10-24 JP JP2022169820A patent/JP2024062064A/ja active Pending
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