WO2024101307A1 - セラミック電子部品およびその製造方法 - Google Patents

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WO2024101307A1
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WO
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layer
dielectric
electronic component
ceramic electronic
internal electrode
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Inventor
須賀康友
猪又康之
Original Assignee
太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to ceramic electronic components and methods for manufacturing the same.
  • thinning the internal electrode layer may cause discontinuities in the internal electrode layer, reducing the continuity rate.
  • the present invention has been made in consideration of the above problems, and aims to provide a ceramic electronic component and a manufacturing method thereof that can improve the continuity rate of the internal electrode layers.
  • the ceramic electronic component according to the present invention comprises a laminated chip in which a plurality of dielectric layers and a plurality of internal electrode layers are alternately laminated, and at least one of the plurality of dielectric layers comprises a first layer located toward the center in the stacking direction, and a second layer adjacent to the internal electrode layer and having an average particle size of dielectric particles smaller than that of the first layer.
  • the average particle size of the dielectric particles in the second layer may be 0.02 ⁇ m or less.
  • the particle size of the dielectric particles in the second layer may be 0.025 ⁇ m or less.
  • the average particle size of the dielectric particles in the first layer may be 0.035 ⁇ m or more.
  • the particle size of the dielectric particles in the first layer may be 0.03 ⁇ m or more.
  • the average particle size of the dielectric particles in the first layer may be 0.08 ⁇ m or less.
  • the particle size of the dielectric particles in the first layer may be 0.085 ⁇ m or less.
  • the first layer may contain flat particles whose maximum length is three or more times the minimum length in a cross section including the stacking direction.
  • 60% or more of the dielectric particles contained in the first layer may be the flat particles.
  • the angle between the average direction of the long diameter of the flat particles and the direction in which the dielectric layer extends may be ⁇ 20° or less.
  • the main component of the multiple dielectric layers may be a ferroelectric.
  • 80% or more of the dielectric layers may include the first layer and the second layer.
  • the method for manufacturing a ceramic electronic component according to the present invention is characterized by comprising the steps of alternately laminating a dielectric green sheet, in which a first green sheet containing a ceramic material is laminated on the upper and lower surfaces thereof with a second green sheet containing a ceramic material having an average grain size smaller than the average grain size of the ceramic material of the first green sheet, and an internal electrode pattern for an internal electrode layer to form a laminate, and firing the laminate.
  • the present invention provides a ceramic electronic component and a manufacturing method thereof that can improve the continuity rate of the internal electrode layers.
  • FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view taken along line AA in FIG. 1.
  • 2 is a cross-sectional view taken along line BB in FIG. 1.
  • FIG. 13 is a diagram showing a continuity ratio.
  • FIG. 13 is a diagram illustrating an example of an XZ cross section.
  • FIG. 13 is a diagram illustrating an example of an XZ cross section.
  • 1A to 1C are diagrams illustrating a flow of a method for manufacturing a multilayer ceramic capacitor.
  • 4(a) to 4(c) are diagrams illustrating a lamination process.
  • FIG. 1 is a partially sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line B-B in FIG. 1.
  • the multilayer ceramic capacitor 100 includes a laminated chip 10 having a substantially rectangular parallelepiped shape, and external electrodes 20a, 20b provided on two opposing end faces of the laminated chip 10. Of the four faces of the laminated chip 10 other than the two end faces, the two faces other than the upper and lower faces in the lamination direction are referred to as side faces.
  • the external electrodes 20a, 20b extend on the upper, lower and two side faces in the lamination direction of the laminated chip 10. However, the external electrodes 20a and 20b are spaced apart from each other.
  • the Z-axis direction is the direction in which the multiple internal electrode layers 12 face each other, the stacking direction of the dielectric layers 11, and the direction in which the top and bottom surfaces of the laminated chip 10 face each other.
  • the X-axis direction is the length direction of the laminated chip 10, the direction in which the two end faces of the element body 10 face each other, the direction in which the external electrodes 20a and 20b face each other, and the longitudinal direction in which the dielectric layers 11 extend.
  • the Y-axis direction is the width direction of the internal electrode layers 12, and the direction in which the two side faces other than the two end faces of the four side faces of the laminated chip 10 face each other.
  • the laminated chip 10 has a configuration in which dielectric layers 11 containing a ceramic material that functions as a dielectric and internal electrode layers 12 mainly composed of metal are alternately laminated.
  • the laminated chip 10 has a plurality of internal electrode layers 12 facing each other and a dielectric layer 11 sandwiched between the plurality of internal electrode layers 12.
  • the edges in the direction in which each internal electrode layer 12 extends are alternately exposed to the first end face on which the external electrode 20a of the laminated chip 10 is provided and the second end face on which the external electrode 20b is provided.
  • the internal electrode layer 12 connected to the external electrode 20a is not connected to the external electrode 20b.
  • the internal electrode layer 12 connected to the external electrode 20b is not connected to the external electrode 20a.
  • each internal electrode layer 12 is alternately conductive to the external electrode 20a and the external electrode 20b.
  • the internal electrode layer 12 is disposed on the top layer in the lamination direction, and the internal electrode layer 12 is also disposed on the bottom layer in the lamination direction, and the top and bottom surfaces of the laminate are covered with a cover layer 13.
  • the cover layer 13 is mainly composed of a ceramic material.
  • the cover layer 13 may have the same composition as the dielectric layer 11 or may have a different composition.
  • a ceramic material having a perovskite structure represented by the general formula ABO 3 can be used as the main component of the dielectric layer 11.
  • the perovskite structure may contain ABO 3- ⁇ that is not stoichiometric.
  • the ceramic material may be selected from at least one of BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), MgTiO 3 (magnesium titanate), Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) that forms a perovskite structure, and the like.
  • Ba1 -xyCaxSryTi1 - zZrzO3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium titanate zirconate, calcium titanate zirconate and barium calcium titanate zirconate , etc.
  • ferroelectric materials with a relative dielectric constant of 1000 or more.
  • the dielectric layer 11 may contain additives.
  • additives to the dielectric layer 11 include oxides of magnesium (Mg), manganese (Mn), molybdenum (Mo), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), and ytterbium (Yb)), oxides containing cobalt (Co), nickel (Ni), lithium (Li), boron (B), sodium (Na), potassium (K), or silicon (Si), or glasses containing Co, Ni, Li, B, Na, K, or Si.
  • the main component of the internal electrode layer 12 is a base metal such as Ni, copper (Cu), or tin (Sn), or an alloy containing these.
  • the main component of the internal electrode layer 12 may be a precious metal such as platinum (Pt), palladium (Pd), silver (Ag), or gold (Au), or an alloy containing these.
  • the size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, and 0.2 mm high, or 0.6 mm long, 0.3 mm wide, and 0.3 mm high, or 0.6 mm long, 0.3 mm wide, and 0.110 mm high, or 1.0 mm long, 0.5 mm wide, and 0.5 mm high, or 1.0 mm long, 0.5 mm wide, and 0.1 mm high, or 3.2 mm long, 1.6 mm wide, and 1.6 mm high, or 4.5 mm long, 3.2 mm wide, and 2.5 mm high, but is not limited to these sizes.
  • the length and width may be interchanged for these sizes.
  • the multilayer ceramic capacitor 100 may also be a three-terminal multilayer ceramic capacitor having three external electrodes.
  • each dielectric layer 11 is, for example, 0.3 ⁇ m to 20 ⁇ m, or 0.3 ⁇ m to 10 ⁇ m, or 0.4 ⁇ m to 8 ⁇ m, or 0.5 ⁇ m to 5 ⁇ m.
  • the thickness of each dielectric layer 11 can be measured by exposing the cross section of the multilayer ceramic capacitor 100, for example, as shown in FIG. 2, by mechanical polishing, and then obtaining the average thickness value at 10 points from an image taken by a microscope such as a scanning transmission electron microscope.
  • each internal electrode layer 12 is, for example, 0.1 ⁇ m to 2 ⁇ m, or 0.2 ⁇ m to 1 ⁇ m, or 0.3 ⁇ m to 0.8 ⁇ m.
  • the thickness of each internal electrode layer 12 can be measured by exposing the cross section of the multilayer ceramic capacitor 100, for example, as shown in FIG. 2, by mechanical polishing, and then obtaining the average thickness value at 10 locations from an image taken by a microscope such as a scanning transmission electron microscope.
  • the number of layers of the internal electrode layers 12 is, for example, about 50 or more and about 500 or less.
  • the layer density of the internal electrode layers 12 is about 20 layers/mm or more and about 1500 layers/mm or less.
  • the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region that generates capacitance in the multilayer ceramic capacitor 100. Therefore, this region that generates capacitance is referred to as the capacitance section 14.
  • the capacitance section 14 is a region where adjacent internal electrode layers connected to different external electrodes face each other.
  • the region where the internal electrode layers 12 connected to the external electrode 20a face each other without an internal electrode layer 12 connected to the external electrode 20b being interposed therebetween is called the end margin 15.
  • the region where the internal electrode layers 12 connected to the external electrode 20b face each other without an internal electrode layer 12 connected to the external electrode 20a being interposed therebetween is also the end margin 15.
  • the end margin is the region where the internal electrode layers connected to the same external electrode face each other without an internal electrode layer connected to a different external electrode being interposed therebetween.
  • the end margin 15 is a region that does not generate capacitance.
  • the end margin 15 may have the same composition as the dielectric layer 11 of the capacitance section 14, or may have a different composition.
  • the side margin 16 is a region that is provided to cover the ends of the multiple internal electrode layers 12 that are laminated in the laminated structure and extend to the two side faces.
  • the side margin 16 is also a region that does not generate capacitance.
  • the side margin 16 may have the same composition as the dielectric layer 11 of the capacitance section 14, or it may have a different composition.
  • the internal electrode layers 12 will be made thinner. However, making the internal electrode layers 12 thinner reduces the continuity of the internal electrode layers 12.
  • the continuity rate which is an index that represents the continuity of the internal electrode layers 12.
  • FIG. 4 is a diagram showing the continuity rate. As shown in FIG. 4, in an observation area of length L0 in a certain internal electrode layer 12, the lengths L1, L2, ..., Ln of the metal parts are measured and added together, and the ratio of the metal parts, ⁇ Ln/L0, can be defined as the continuity rate of that layer. The closer this continuity rate is to 100%, the better the continuity of the internal electrode layer 12.
  • the multilayer ceramic capacitor 100 has a configuration that can improve the continuity of the internal electrode layers 12.
  • FIG. 5 is an enlarged view of the XZ cross section.
  • FIG. 5 illustrates an enlarged view of the XZ cross section of the capacitance section 14 as an example.
  • the dielectric layer 11 has a structure in which a plurality of dielectric particles 30 are sintered.
  • the dielectric layer 11 has a first layer 111 in the center in the Z-axis direction, and a second layer 112 at both ends in the Z-axis direction. That is, the dielectric layer 11 has a configuration in which one first layer 111 is sandwiched between two second layers 112. The second layer 112 is adjacent to the internal electrode layer 12.
  • the average particle size of the dielectric particles 30 contained in the dielectric layer 11 is larger in the first layer 111 than in the second layer 112.
  • the area of the dielectric layer 11 that contacts the adjacent internal electrode layer 12 becomes the second layer 112. Since the average particle size of the dielectric particles 30 is small in the second layer 112, the surface roughness of the second layer 112 is small, and as a result, the internal electrode layer 12 that contacts the second layer 112 is also flat, and the continuity rate of the internal electrode layer 12 is high.
  • the dielectric constant of the dielectric layer 11 will be low.
  • the first layer 111 is provided in the center of the dielectric layer 11. This allows the dielectric constant of the dielectric layer 11 to be maintained high.
  • the average particle size of the dielectric particles 30 in the second layer 112 is not small enough, the surface roughness of the second layer 112 may not be sufficiently small. Therefore, it is preferable to set an upper limit on the average particle size in the second layer 112.
  • the average particle size in the second layer 112 is preferably 0.02 ⁇ m or less, more preferably 0.018 ⁇ m or less, and even more preferably 0.016 ⁇ m or less.
  • the upper limit of the particle size of each dielectric particle 30 contained in the second layer 112 is preferably 0.025 ⁇ m or less, more preferably 0.023 ⁇ m or less, and even more preferably 0.021 ⁇ m or less.
  • the average particle size of the dielectric particles 30 in the second layer 112 is preferably 0.010 ⁇ m or more, more preferably 0.012 ⁇ m or more, and even more preferably 0.014 ⁇ m or more.
  • the lower limit of the particle size of each dielectric particle 30 contained in the second layer 112 is preferably 0.005 ⁇ m or more, more preferably 0.007 ⁇ m or more, and even more preferably 0.009 ⁇ m or more.
  • the average particle size of the dielectric particles 30 in the first layer 111 is not sufficiently large, there is a risk that a sufficient relative dielectric constant will not be obtained in the dielectric layer 11. Therefore, it is preferable to set a lower limit for the average particle size in the first layer 111.
  • the average particle size in the first layer 111 is preferably 0.035 ⁇ m or more, more preferably 0.037 ⁇ m or more, and even more preferably 0.039 ⁇ m or more.
  • the lower limit of the particle size of each dielectric particle 30 contained in the first layer 111 is preferably 0.03 ⁇ m or more, more preferably 0.032 ⁇ m or more, and even more preferably 0.034 ⁇ m or more.
  • the average particle size of the dielectric particles 30 in the first layer 111 is preferably 0.08 ⁇ m or less, more preferably 0.078 ⁇ m or less, and even more preferably 0.076 ⁇ m or less.
  • the upper limit of the particle size of the dielectric particles 30 contained in the first layer 111 is preferably 0.085 ⁇ m or less, more preferably 0.083 ⁇ m or less, and even more preferably 0.081 ⁇ m or less.
  • the thickness of the first layer 111 is 1/30 to 1/4 of the thickness of the dielectric layer 11, and the thickness of each second layer 112 is 1/20 to 1/50 of the thickness of the dielectric layer 11.
  • the particle size of the dielectric particles 30 can be measured by measuring the maximum diameter of the dielectric particles observed in the SEM or TEM photograph of the XZ cross section.
  • the average particle size of the dielectric particles 30 can be measured by measuring the average value of the maximum diameters of the dielectric particles observed in the SEM or TEM photograph of the XZ cross section.
  • the dielectric particles 30 of the first layer 111 have a flat shape in the XZ cross section, as illustrated in FIG. 6.
  • particles whose maximum length is three times or more their minimum length are defined as flat-shaped particles.
  • the dielectric particles 30 contained in the first layer 111 have a flat shape, it is more preferable that 55% or more have a flat shape, and it is even more preferable that 50% or more have a flat shape.
  • the flattened dielectric particles 30 are oriented. Specifically, it is preferable that the angle between the X-axis direction (the direction in which the dielectric layer 11 extends) and the average direction of the major axis of each dielectric particle 30 is ⁇ 20° or less. In this configuration, it is possible to increase the relative dielectric constant of the dielectric layer 11 while preventing the dielectric layer 11 from becoming thick.
  • the average direction of each dielectric particle 30 can be measured by measuring the average value of the major axis direction of the dielectric particles observed in a SEM or TEM photograph of the XZ cross section.
  • At least one dielectric layer 11 may include the first layer 111 and the second layer 112.
  • Figure 7 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100.
  • a dielectric material for forming the dielectric layer 11 is prepared.
  • the A-site elements and B-site elements contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of a sintered body of ABO3 particles.
  • BaTiO3 is a tetragonal compound having a perovskite structure and exhibits a high dielectric constant. This BaTiO3 can generally be obtained by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate to synthesize barium titanate.
  • a predetermined additive compound is added to the obtained ceramic powder according to the purpose.
  • the additive compound include oxides of magnesium (Mg), manganese (Mn), molybdenum (Mo), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm) and ytterbium (Yb)), or oxides containing cobalt (Co), nickel (Ni), lithium (Li), boron (B), sodium (Na), potassium (K) or silicon (Si), or glasses containing Co, Ni, Li, B, Na, K or Si.
  • SiO 2 mainly functions as a sintering aid.
  • a compound containing an additive compound is wet mixed with a ceramic raw material powder, and then dried and pulverized to prepare a ceramic material.
  • the ceramic material obtained as described above may be pulverized as necessary to adjust the particle size, or may be combined with a classification process to adjust the particle size. Through the above steps, a dielectric material is obtained.
  • the particle size of the dielectric material used to form the first layer 111 is made large, and the particle size of the dielectric material used to form the second layer 112 is made small.
  • a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained raw material powder and wet mixed.
  • a dielectric green sheet 52 is applied onto a substrate 51 by, for example, a die coater method, a doctor blade method, or a spin coat method, as illustrated in Fig. 8(a), and then dried.
  • the substrate 51 is, for example, a polyethylene terephthalate (PET) film.
  • FIG. 8(b) is a diagram illustrating the details of the dielectric green sheet 52.
  • the dielectric material for forming the second layer 112 is applied to form a small grain size green sheet 522
  • the dielectric material for forming the first layer 111 is applied thereon to form a large grain size green sheet 521
  • the dielectric material for forming the second layer 112 is applied thereon to form a small grain size green sheet 522.
  • the first layer 111 is applied using spin coating, the long diameter direction of the flat ceramic powder tends to be oriented close to the in-plane direction.
  • the dielectric material for forming the second layer 112 may be deposited by a vacuum deposition method such as sputtering to form a small grain size green sheet 522
  • the dielectric material for forming the first layer 111 may be deposited on top of the small grain size green sheet 522 by a vacuum deposition method to form a large grain size green sheet 521
  • the dielectric material for forming the second layer 112 may be deposited on top of the large grain size green sheet 521 by a vacuum deposition method to form a small grain size green sheet 522.
  • the internal electrode pattern 53 is formed on the dielectric green sheet 52.
  • the dielectric green sheet 52 on which the internal electrode pattern 53 is formed is regarded as a stacking unit.
  • each internal electrode pattern 53 a metal paste of the main component metal of the internal electrode layer 12 is used.
  • the film formation method may be printing, sputtering, vapor deposition, etc.
  • the shape of each internal electrode pattern 53 corresponds to the internal electrode layer 12.
  • the dielectric green sheet 52 is peeled off from the substrate 51 while stacking the laminate units as shown in FIG. 8(c).
  • cover sheets 54 e.g., 2 to 10 layers are laminated on the top and bottom of the laminate obtained by stacking the stacking units, thermocompressed, and cut to the specified chip dimensions (e.g., 1.0 mm x 0.5 mm). In the example of FIG. 8(c), cutting is performed along the dotted lines.
  • the cover sheet 54 may be of the same composition as the dielectric green sheet 52, or may contain different additives.
  • the ceramic laminate thus obtained is subjected to a binder removal process in a N2 atmosphere, and then a metal paste that will become the base layer of the external electrodes 20a, 20b is applied by a dipping method or the like.
  • the metal paste contains a co-material.
  • the metal paste is applied to the two end faces of the laminate where the internal electrode pattern 53 is exposed.
  • a re-oxidation treatment may be performed at 600° C. to 1000° C. in a N 2 gas atmosphere.
  • a plating layer may be formed on the underlayer by plating, thereby completing the multilayer ceramic capacitor 100.
  • a small grain size green sheet 522 is formed, a large grain size green sheet 521 is formed on the small grain size green sheet 522, and then a small grain size green sheet 522 is formed on the large grain size green sheet 521 to form the dielectric green sheet 52.
  • a multilayer ceramic capacitor has been described as an example of a ceramic electronic component, but the present invention is not limited to this.
  • the configuration of each of the above embodiments can also be applied to other multilayer ceramic electronic components, such as varistors and thermistors.

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Abstract

セラミック電子部品は、複数の誘電体層と、複数の内部電極層とが交互に積層された積層チップを備え、前記複数の誘電体層の少なくとも１層は、積層方向の中央の方に位置する第１層と、内部電極層と隣接して誘電体粒子の平均粒径が前記第１層よりも小さい第２層と、を備えることを特徴とする。　

Description

セラミック電子部品およびその製造方法
　本発明は、セラミック電子部品およびその製造方法に関する。
　積層セラミックコンデンサなどのセラミック電子部品について、小型大容量化に伴い、誘電体層および内部電極層が薄層化および多積層化された構造が開示されている（例えば、特許文献１，２参照）。
特開２００８－３０５８４４号公報 特開２００９－３１９２０５号公報
　しかしながら、内部電極層を薄層化すると、内部電極層に途切れが生じ、連続率が低下するおそれがある。
　本発明は、上記課題に鑑みなされたものであり、内部電極層の連続率を向上させることができるセラミック電子部品およびその製造方法を提供することを目的とする。
　本発明に係るセラミック電子部品は、複数の誘電体層と、複数の内部電極層とが交互に積層された積層チップを備え、前記複数の誘電体層の少なくとも１層は、積層方向の中央の方に位置する第１層と、内部電極層と隣接して誘電体粒子の平均粒径が前記第１層よりも小さい第２層と、を備えることを特徴とする。
　上記セラミック電子部品において、前記第２層における前記誘電体粒子の平均粒径は、０．０２μｍ以下であってもよい。
　上記セラミック電子部品において、前記第２層における前記誘電体粒子の粒径は、０．０２５μｍ以下であってもよい。
　上記セラミック電子部品において、前記第１層における前記誘電体粒子の平均粒径は、０．０３５μｍ以上であってもよい。
　上記セラミック電子部品において、前記第１層における前記誘電体粒子の粒径は、０．０３μｍ以上であってもよい。
　上記セラミック電子部品において、前記第１層における前記誘電体粒子の平均粒径は、０．０８μｍ以下であってもよい。
　上記セラミック電子部品において、前記第１層における前記誘電体粒子の粒径は、０．０８５μｍ以下であってもよい。
　上記セラミック電子部品において、前記第１層は、積層方向を含む断面において、最大長さが最小長さの３倍以上である扁平粒子を含んでいてもよい。
　上記セラミック電子部品において、前記第１層に含まれる誘電体粒子の６０％以上が前記扁平粒子であってもよい。
　上記セラミック電子部品の積層方向を含む断面において、前記扁平粒子の長径方向の平均方向と前記誘電体層が延びる方向とがなす角度は、±２０°以下であってもよい。
　上記セラミック電子部品において、前記複数の誘電体層の主成分は、強誘電体であってもよい。
　上記セラミック電子部品において、前記複数の誘電体層のうち、８０％以上の誘電体層が、前記第１層および前記第２層を備えていてもよい。
　本発明に係るセラミック電子部品の製造方法は、セラミック材料を含む第１グリーンシートの上面および下面に、セラミック材料を含み前記第１グリーンシートの前記セラミック材料の平均粒径よりも小さい平均粒径を有するセラミック材料を含む第２グリーンシートが積層された誘電体グリーンシートと、内部電極層用の内部電極パターンと、を交互に積層して積層体を形成する工程と、前記積層体を焼成する工程と、を含むことを特徴とする。
　本発明によれば、内部電極層の連続率を向上させることができるセラミック電子部品およびその製造方法を提供することができる。
積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 連続率を表す図である。 ＸＺ断面を例示する図である。 ＸＺ断面を例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 （ａ）～（ｃ）は積層工程を例示する図である。
　以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
　図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。
　なお、図１～図３において、Ｚ軸方向は、複数の内部電極層１２が互いに対向する方向であって、誘電体層１１の積層方向であり、積層チップ１０の上面と下面とが対向する方向である。Ｘ軸方向は、積層チップ１０の長さ方向であって、素体１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向であり、誘電体層１１が延在する長手方向である。Ｙ軸方向は、内部電極層１２の幅方向であり、積層チップ１０の４側面のうち２端面以外の２側面が対向する方向である。
　積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。
　誘電体層１１の主成分として、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を用いることができる。当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含んでいてもよい。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
　これらのセラミック材料のうち、比誘電率が１０００以上となる強誘電体材料を用いることが好ましい。
　誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。
　内部電極層１２は、Ｎｉ，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属やこれらを含む合金を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属やこれらを含む合金を主成分として用いてもよい。
　積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。例えば、これらのサイズについて、長さと幅を入れ替えたサイズであってもよい。また、積層セラミックコンデンサ１００は、外部電極が３つ備わる３端子型の積層セラミックコンデンサであってもよい。
　１層あたりの誘電体層１１の厚みは、例えば、０．３μｍ以上２０μｍ以下であり、または０．３μｍ以上１０μｍ以下であり、または０．４μｍ以上８μｍ以下であり、または０．５μｍ以上５μｍ以下である。１層あたりの誘電体層１１の厚みは、積層セラミックコンデンサ１００の例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。
　１層あたりの内部電極層１２の厚みは、例えば、０．１μｍ以上２μｍ以下であり、または０．２μｍ以上１μｍ以下であり、または０．３μｍ以上０．８μｍ以下である。１層あたりの内部電極層１２の厚みは、積層セラミックコンデンサ１００の例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。
　積層セラミックコンデンサ１００において、内部電極層１２の積層数は、例えば、５０以上５００以下程度である。また、積層セラミックコンデンサ１００において、内部電極層１２の積層密度は、２０層／ｍｍ以上、１５００層／ｍｍ以下程度である。
　図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。
　外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージンは、同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
　図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
　このような構造において、積層数を増やして小型大容量化しようとすると、内部電極層１２を薄層化することになる。しかしながら、内部電極層１２を薄層化しようとすると、内部電極層１２の連続性が低下する。ここで、内部電極層１２の連続性を表す指標である連続率について説明する。
　図４は、連続率を表す図である。図４で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。この連続率が１００％に近いほど、内部電極層１２の連続性が良好ということになる。
　本実施形態に係る積層セラミックコンデンサ１００は、内部電極層１２の連続性を向上させることができる構成を有している。
　図５は、ＸＺ断面の拡大図である。図５では、一例として、容量部１４におけるＸＺ断面の拡大図が例示されている。図５で例示するように、誘電体層１１は、複数の誘電体粒子３０が焼結した構造を有している。本実施形態においては、誘電体層１１は、Ｚ軸方向の中央に第１層１１１を備え、Ｚ軸方向の両端に第２層１１２を備える。すなわち、誘電体層１１は、２層の第２層１１２によって１層の第１層１１１が挟まれた構成を有している。第２層１１２は、内部電極層１２と隣接している。誘電体層１１に含まれる誘電体粒子３０の平均粒径は、第１層１１１において第２層１１２よりも大きくなっている。
　この構成によれば、誘電体層１１において、隣接する内部電極層１２に接する領域が第２層１１２となっている。第２層１１２においては誘電体粒子３０の平均粒径が小さいことから、第２層１１２の表面粗さが小さくなる、それにより、第２層１１２に接する内部電極層１２も平坦になり、内部電極層１２の連続率が高くなる。
　なお、誘電体層１１の全体において誘電体粒子３０の平均粒径が小さいと、誘電体層１１の比誘電率が低くなる。しかしながら、本実施形態においては、誘電体層１１の中央に第１層１１１が備わっている。それにより、誘電体層１１の比誘電率を高く維持することができる。
　第２層１１２において、誘電体粒子３０の平均粒径が十分に小さくないと、第２層１１２の表面粗さが十分に小さくならないおそれがある。そこで、第２層１１２における平均粒径に上限を設けることが好ましい。本実施形態においては、第２層１１２における平均粒径は、０．０２μｍ以下であることが好ましく、０．０１８μｍ以下であることがより好ましく、０．０１６μｍ以下であることがさらに好ましい。
　また、第２層１１２に含まれる各誘電体粒子３０の粒径の上限が、０．０２５μｍ以下であることが好ましく、０．０２３μｍ以下であることがより好ましく、０．０２１μｍ以下であることがさらに好ましい。
　一方、第２層１１２において、誘電体粒子３０の平均粒径が小さすぎると、分散時に凝集するおそれがある。そこで、第２層１１２における平均粒径に下限を設けることが好ましい。本実施形態においては、第２層１１２における平均粒径は、０．０１０μｍ以上であることが好ましく、０．０１２μｍ以上であることがより好ましく、０．０１４μｍ以上であることがさらに好ましい。
　また、第２層１１２に含まれる各誘電体粒子３０の粒径の下限が、０．００５μｍ以上であることが好ましく、０．００７μｍ以上であることがより好ましく、０．００９μｍ以上であることがさらに好ましい。
　第１層１１１において、誘電体粒子３０の平均粒径が十分に大きくないと、誘電体層１１に十分な比誘電率が得られないおそれがある。そこで、第１層１１１における平均粒径に下限を設けることが好ましい。本実施形態においては、第１層１１１における平均粒径は、０．０３５μｍ以上であることが好ましく、０．０３７μｍ以上であることがより好ましく、０．０３９μｍ以上であることがさらに好ましい。
　また、第１層１１１に含まれる各誘電体粒子３０の粒径の下限が、０．０３μｍ以上であることが好ましく、０．０３２μｍ以上であることがより好ましく、０．０３４μｍ以上であることがさらに好ましい。
　一方、第１層１１１において、誘電体粒子３０の平均粒径が大きすぎると、薄層シートを形成するときに欠陥を発生させやすくなるおそれがある。そこで、第１層１１１における平均粒径に上限を設けることが好ましい。本実施形態においては、第１層１１１における平均粒径は、０．０８μｍ以下であることが好ましく、０．０７８μｍ以下であることがより好ましく、０．０７６μｍ以下であることがさらに好ましい。
　また、第１層１１１に含まれる誘電体粒子３０の粒径の上限が、０．０８５μｍ以下であることが好ましく、０．０８３μｍ以下であることがより好ましく、０．０８１μｍ以下であることがさらに好ましい。
　誘電体層１１において、第１層１１１の厚さは誘電体層１１の厚さの３０分の１～４分の１であり、各第２層１１２の厚さは誘電体層１１の厚さの２０分の１～５０分の１である。
　誘電体粒子３０の粒径は、ＸＺ断面のＳＥＭ写真またはＴＥＭ写真で観察される誘電体粒子の最大径を測定することによって測定することができる。また、誘電体粒子３０の平均粒径は、ＸＺ断面のＳＥＭ写真またはＴＥＭ写真で観察される誘電体粒子の最大径の平均値を測定することによって測定することができる。
　誘電体層１１が厚くならないようにしつつ誘電体層１１の比誘電率を大きくするために、図６で例示するように、ＸＺ断面において、第１層１１１の誘電体粒子３０は扁平形状を有していることが好ましい。本実施形態においては、ＸＺ断面において観察される誘電体粒子３０のうち、最大長さが最小長さの３倍以上となっている粒子を扁平形状の粒子と定義する。
　例えば、ＸＺ断面において、第１層１１１に含まれる全ての誘電体粒子３０のうち、６０％以上が扁平形状を有していることが好ましく、５５％以上が扁平形状を有していることがより好ましく、５０％以上が扁平形状を有していることがさらに好ましい。
　第１層１１１において、扁平形状を有する誘電体粒子３０が配向されていることが好ましい。具体的には、Ｘ軸方向（誘電体層１１が延びる方向）と、各誘電体粒子３０の長径方向の平均方向とがなす角度は、±２０°以下であることが好ましい。この構成では、誘電体層１１が厚くならないようにしつつ誘電体層１１の比誘電率を大きくすることができる。各誘電体粒子３０の平均方向は、ＸＺ断面のＳＥＭ写真またはＴＥＭ写真で観察される誘電体粒子の長径方向の平均値を測定することによって測定することができる。
　本実施形態に係る積層セラミックコンデンサ１００において、少なくとも１層の誘電体層１１が第１層１１１および第２層１１２を備えていればよい。全ての誘電体層１１のうち、第１層１１１および第２層１１２を備えている誘電体層１１の比率が高いほど好ましい。本実施形態においては、全ての誘電体層１１のうち、８０％以上の誘電体層１１が第１層１１１および第２層１１２を備えていることが好ましく、８５％以上の誘電体層１１が第１層１１１および第２層１１２を備えていることがより好ましく、９０％以上の誘電体層１１が第１層１１１および第２層１１２を備えていることがさらに好ましい。
　続いて、積層セラミックコンデンサ１００の製造方法について説明する。図７は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
　（原料粉末作製工程）
　まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
　得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。これらのうち、主としてＳｉＯ２が焼結助剤として機能する。
　例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。
　なお、第１層１１１の形成用の誘電体材料の粒径を大きくし、第２層１１２の形成用の誘電体材料の粒径を小さくしておく。
（積層工程）
　次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法、ドクターブレード法、スピンコートなどにより、図８（ａ）で例示するように、基材５１上に誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。
　図８（ｂ）は誘電体グリーンシート５２の詳細を例示する図である。図８（ｂ）で例示するように、第２層１１２の形成用の誘電体材料を塗工して小粒径グリーンシート５２２を形成し、その上に第１層１１１の形成用の誘電体材料を塗工して大粒径グリーンシート５２１を形成し、その上に第２層１１２の形成用の誘電体材料を塗工して小粒径グリーンシート５２２を形成する。なお、スピンコートを用いて第１層１１１を塗工すると、扁平形状を有するセラミック粉末の長径方向が、面内方向に近くなるように配向しやすくなる。
　または、第２層１１２の形成用の誘電体材料をスパッタなどの真空成膜法で成膜することで小粒径グリーンシート５２２を形成し、その上に第１層１１１の形成用の誘電体材料を真空成膜法で成膜することで大粒径グリーンシート５２１を形成し、その上に第２層１１２の形成用の誘電体材料を真空成膜法で成膜することで小粒径グリーンシート５２２を形成してもよい。
　次に、誘電体グリーンシート５２上に、内部電極パターン５３を成膜する。図８（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。
　内部電極パターン５３には、内部電極層１２の主成分金属の金属ペーストを用いる。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。なお、各内部電極パターン５３の形状は、内部電極層１２に対応させる。
　次に、誘電体グリーンシート５２を基材５１から剥がしつつ、図８（ｃ）で例示するように、積層単位を積層する。
　次に、積層単位が積層されることで得られた積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図８（ｃ）の例では、点線に沿ってカットする。カバーシート５４は、誘電体グリーンシート５２と同じ成分であってもよく、添加物が異なっていてもよい。
（塗布工程）
　このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に、外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法などで塗布する。金属ペーストには、共材を含ませる。例えば、金属ペーストは、積層体において、内部電極パターン５３が露出する２端面に塗布する。
（焼成工程）
　その後、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。
（再酸化処理工程）
　その後、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。
（めっき処理工程）
　その後、めっき処理により、下地層上に、めっき層を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。
　本実施形態によれば、小粒径グリーンシート５２２を形成し、その上に大粒径グリーンシート５２１を形成し、その上に小粒径グリーンシート５２２を形成して誘電体グリーンシート５２を形成することから、焼成後の誘電体層１１に第１層１１１および第２層１１２を形成することができる。それにより、誘電体層１１の比誘電率を高く維持したまま、内部電極層１２の連続率を向上させることができる。
　上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　積層チップ
　１１　誘電体層
　１２　内部電極層
　１３　カバー層
　１４　容量部
　１５　エンドマージン
　１６　サイドマージン
　２０ａ，２０ｂ　外部電極
　３０　誘電体粒子
　４０　金属粒子
　５１　基材
　５２　誘電体グリーンシート
　５３　内部電極パターン
　５４　カバーシート
　１００　積層セラミックコンデンサ
　１１１　大粒径層
　１１２　小粒径層
　５２１　大粒径グリーンシート
　５２２　小粒径グリーンシート
　

Claims (13)

  1. 　複数の誘電体層と、複数の内部電極層とが交互に積層された積層チップを備え、
    　前記複数の誘電体層の少なくとも１層は、積層方向の中央の方に位置する第１層と、内部電極層と隣接して誘電体粒子の平均粒径が前記第１層よりも小さい第２層と、を備えることを特徴とするセラミック電子部品。
  2. 　前記第２層における前記誘電体粒子の平均粒径は、０．０２μｍ以下であることを特徴とする請求項１に記載のセラミック電子部品。
  3. 　前記第２層における前記誘電体粒子の粒径は、０．０２５μｍ以下であることを特徴とする請求項１に記載のセラミック電子部品。
  4. 　前記第１層の平均粒径は、０．０３５μｍ以上であることを特徴とする請求項１に記載のセラミック電子部品。
  5. 　前記第１層における前記誘電体粒子の粒径は、０．０３μｍ以上であることを特徴とする請求項１に記載のセラミック電子部品。
  6. 　前記第１層における前記誘電体粒子の平均粒径は、０．０８μｍ以下であることを特徴とする請求項１に記載のセラミック電子部品。
  7. 　前記第１層における前記誘電体粒子の粒径は、０．０８５μｍ以下であることを特徴とする請求項１に記載のセラミック電子部品。
  8. 　前記第１層は、積層方向を含む断面において、最大長さが最小長さの３倍以上である扁平粒子を含むことを特徴とする請求項１に記載のセラミック電子部品。
  9. 　前記第１層に含まれる誘電体粒子の６０％以上が前記扁平粒子であることを特徴とする請求項８に記載のセラミック電子部品。
  10. 　積層方向を含む断面において、前記扁平粒子の長径方向の平均方向と前記誘電体層が延びる方向とがなす角度は、±２０°以下であることを特徴とする請求項９に記載のセラミック電子部品。
  11. 　前記複数の誘電体層の主成分は、強誘電体であることを特徴とする請求項１に記載のセラミック電子部品。
  12. 　前記複数の誘電体層のうち、８０％以上の誘電体層が、前記第１層および前記第２層を備えることを特徴とする請求項１から請求項１０に記載のセラミック電子部品。
  13. 　セラミック材料を含む第１グリーンシートの上面および下面に、セラミック材料を含み前記第１グリーンシートの前記セラミック材料の平均粒径よりも小さい平均粒径を有するセラミック材料を含む第２グリーンシートが積層された誘電体グリーンシートと、内部電極層用の内部電極パターンと、を交互に積層して積層体を形成する工程と、
    　前記積層体を焼成する工程と、を含むことを特徴とするセラミック電子部品の製造方法。
    　
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