TW202124332A - 陶瓷電子零件及其製造方法 - Google Patents

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Abstract

本發明提供一種可抑制外部電極之剝離之陶瓷電子零件及其製造方法。 陶瓷電子零件之特徵在於，具備：積層晶片，其以將主成分為陶瓷之複數個介電層、及複數個內部電極層交替積層，且積層之複數個上述內部電極層於交替對向之2個端面露出的方式形成，且具有大致長方體形狀；及1對外部電極，其等形成於上述2個端面；接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈的CV值低於38%。

Description

陶瓷電子零件及其製造方法
本發明係關於一種陶瓷電子零件及其製造方法。
於以行動電話為代表之高頻通信用系統中，使用小型大電容之積層陶瓷電容器等陶瓷電子零件以賦予更高功能性(例如，參照專利文獻1、2)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利特開2010-150082號公報 [專利文獻2] 日本專利特開2014-7187號公報
[發明所欲解決之問題]
對於上述陶瓷電子零件，可藉由使介電層及內部電極層薄層化而實現高電容化。然而，若使內部電極層薄層化，則有內部電極層與外部電極之接觸面積減少，外部電極產生剝離之虞。
本發明係鑒於上述問題而完成者，其目的在於提供一種可抑制外部電極之剝離之陶瓷電子零件及其製造方法。 [解決問題之技術手段]
本發明之陶瓷電子零件之特徵在於，具備：積層晶片，其以將主成分為陶瓷之複數個介電層與複數個內部電極層交替積層，且積層之複數個上述內部電極層於交替對向之2個端面露出的方式形成，且具有大致長方體形狀；及1對外部電極，其等形成於上述2個端面；在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV(coefficient of variation，變異係數)值低於38%。
上述陶瓷電子零件中，上述複數個內部電極層各者之厚度亦可設為0.45 μm以下。
上述陶瓷電子零件中，上述介電部分亦可設為上述積層晶片中露出於相同端面之內部電極層彼此不隔著露出於不同端面之內部電極層而對向的端緣上之介電部分。
上述陶瓷電子零件中，上述1對外部電極具有於基底層上形成有鍍覆層之構造，上述基底層之厚度亦可設為12.5 μm以下。
上述陶瓷電子零件中，上述基底層亦可設為濺鍍膜或化學蒸鍍膜。
亦可為於上述晶粒內部形成有細孔，該細孔於上述陶瓷電子零件之上述介電層之剖面中以相對於上述主成分陶瓷之晶粒之剖面積的面積比計為2%以上10%以下。
上述陶瓷電子零件中，上述介電層之厚度亦可設為0.5 μm以下。
本發明之陶瓷電子零件之製造方法之特徵在於，包含：第1步驟，其係藉由將介電層坯片與內部電極形成用之金屬導電膏交替積層，且使積層之上述金屬導電膏於交替對向之2個端面露出，而形成具有大致長方體形狀之陶瓷積層體；第2步驟，其係藉由燒成上述陶瓷積層體而形成積層晶片；及第3步驟，其係於上述積層晶片之2個端面形成1對外部電極；以如下方式調整上述第2步驟中之燒成條件，即，在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，且上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV值低於38%。
本發明之陶瓷電子零件之製造方法之特徵在於，包含：第1步驟，其係藉由將介電層坯片與內部電極形成用之金屬導電膏交替積層，且使積層之上述金屬導電膏於交替對向之2個端面露出，而形成大致長方體形狀之陶瓷積層體；及第2步驟，其係藉由使外部電極形成用之金屬導電膏附著於上述陶瓷積層體之2個端面並與上述陶瓷積層體一起燒成，而自上述陶瓷積層體形成積層晶片，且自上述外部電極形成用之金屬導電膏形成1對外部電極；且以如下方式調整上述第2步驟中之燒成條件，即，在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，且上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV值低於38%。 [發明之效果]
根據本發明，可提供一種可抑制外部電極之剝離之陶瓷電子零件及其製造方法。
以下，參照圖式對實施方式進行說明。
(實施方式) 圖1係實施方式之積層陶瓷電容器100之局部剖面立體圖。圖2係沿圖1之A-A線之剖面圖。圖3係沿圖1之B-B線之剖面圖。如圖1～圖3所例示，積層陶瓷電容器100具備呈長方體形狀之積層晶片10、及設置於積層晶片10之任一對向之2個端面之外部電極20a、20b。再者，積層晶片10之除該2個端面以外之4面中，將除積層方向上之上表面及下表面以外之2面稱為側面。外部電極20a、20b延伸於積層晶片10之積層方向上之上表面、下表面及2側面延伸。且，外部電極20a、20b相互分離。
積層晶片10具有介電層11與內部電極層12交替積層而成之構成，該介電層11包含作為介電體發揮功能之陶瓷材料。各內部電極層12之端緣交替露出於積層晶片10之設置有外部電極20a之端面、與設置有外部電極20b之端面。藉此，各內部電極層12交替地與外部電極20a及外部電極20b導通。結果，積層陶瓷電容器100具有複數個介電層11隔著內部電極層12積層而成之構成。又，介電層11與內部電極層12之積層體中，於積層方向上之最外層配置有內部電極層12，該積層體之上表面及下表面由蓋層13覆蓋。蓋層13以陶瓷材料為主成分。例如，蓋層13之材料中之陶瓷材料之主成分與介電層11相同。
積層陶瓷電容器100之尺寸例如為長度0.25 mm、寬度0.125 mm、高度0.125 mm，或長度0.4 mm、寬度0.2 mm、高度0.2 mm，或長度0.6 mm、寬度0.3 mm、高度0.3 mm，或長度1.0 mm、寬度0.5 mm、高度0.5 mm，或長度3.2 mm、寬度1.6 mm、高度1.6 mm，或長度4.5 mm、寬度3.2 mm、高度2.5 mm，但並不限定於該些尺寸。
內部電極層12以Ni(鎳)、Cu(銅)、Sn(錫)等卑金屬為主成分。作為內部電極層12，亦可使用Pt(鉑)、Pd(鈀)、Ag(銀)、Au(金)等貴金屬、或包含該些貴金屬之合金。介電層11例如以具有通式ABO3 所表示之鈣鈦礦構造之陶瓷材料為主成分。再者，該鈣鈦礦構造包含化學計量組成外之ABO3-α 。例如，作為該陶瓷材料，可使用BaTiO3 (鈦酸鋇)、CaZrO3 (鋯酸鈣)、CaTiO3 (鈦酸鈣)、SrTiO3 (鈦酸鍶)、形成鈣鈦礦構造之Ba1-x-y Cax Sry Ti1-z Zrz O3 (0≦x≦1，0≦y≦1，0≦z≦1)等。
如圖2所例示，連接於外部電極20a之內部電極層12與連接於外部電極20b之內部電極層12對向之區域，係積層陶瓷電容器100中產生電容之區域。因此，將該區域稱為電容區域14。即，電容區域14係連接於不同外部電極之2個鄰接之內部電極層12對向之區域。
將連接於外部電極20a之內部電極層12彼此不隔著連接於外部電極20b之內部電極層12而對向之區域稱為端緣15。又，連接於外部電極20b之內部電極層12彼此不隔著連接於外部電極20a之內部電極層12而對向之區域亦為端緣15。即，端緣15係連接於相同外部電極之內部電極層12不隔著連接於不同外部電極之內部電極層12而對向之區域。端緣15係不產生電容之區域。
如圖3所例示，於積層晶片10中，將自積層晶片10之2側面至內部電極層12之區域稱為側沿16。即，側沿16係以上述積層構造中積層之複數個內部電極層12覆蓋沿2側面側延伸之端部的方式設置之區域。
圖4(a)係側沿16之剖面放大圖。側沿16具有介電層11與反圖案層17於電容區域14中之介電層11與內部電極層12之積層方向上交替積層而成之構造。電容區域14之各介電層11與側沿16之各介電層11係相互連續之層。根據該構成，電容區域14與側沿16之階差得以抑制。
圖4(b)係端緣15之剖面放大圖。相比於側沿16，於端緣15中，積層之複數個內部電極層12中之內部電極層12係1個隔1個地延伸至端緣15之端面。又，於內部電極層12延伸至端緣15之端面之層中，未積層反圖案層17。電容區域14之各介電層11與端緣15之各介電層11係相互連續之層。根據該構成，電容區域14與端緣15之階差得以抑制。
圖5係外部電極20a之剖面圖，且係沿圖1之A-A線之局部剖面圖。再者，圖5中省略表示剖面之影線。如圖5所例示，外部電極20a具有於基底層上形成有鍍覆層之構造，例如具有於基底層21上形成有鍍Cu層22、鍍Ni層23及鍍Sn層24之構造。基底層21、鍍Cu層22、鍍Ni層23及鍍Sn層24自積層晶片10之兩端面延伸至積層方向上之上表面、下表面及2個側面。再者，圖5中例示有外部電極20a，但外部電極20b亦具有相同之構造。
積層陶瓷電容器100被要求小型化、大電容化。因此，考慮使介電層11及內部電極層12薄層化來增加積層數。該情形時，能夠實現小型化、大電容化。然而，若內部電極層12薄層化，則有每1層之內部電極層12與外部電極20a、20b之接觸面積減少，而外部電極20a、20b產生剝離之虞。
尤其，於外部電極20a、20b薄層化之情形時，容易產生外部電極20a、20b剝離。例如，於內部電極層12之厚度低於0.5 μm(例如0.45 μm以下、0.3 μm以下、0.1 μm以下等)，且基底層21之厚度低於15 μm(例如，12.5 μm以下、10 μm以下、5 μm以下等)之情形時，容易產生外部電極20a、20b剝離。尤其，於使外部電極20a、20b為相同材料或不包含玻璃之濺鍍膜或化學蒸鍍膜之情形時，容易產生外部電極20a、20b剝離。
此處，研究與外部電極20a、20b接觸之介電部分(介電層11及反圖案層17)之晶粒直徑、及該介電部分與外部電極20a、20b之接合強度。圖6(a)～圖6(c)係外部電極20a附近之放大剖面圖。省略了介電部分之晶粒之影線。
圖6(a)之例中，與外部電極20a接觸之介電部分之晶粒直徑相對變大。該情形時，該介電部分與外部電極20a之界面上之間隙變大，因此該介電部分與外部電極20a之接觸面積相對變小。因此，有外部電極20a之接合強度變小，外部電極20a產生剝離之虞。
圖6(b)之例中，與外部電極20a接觸之介電部分之晶粒之平均粒徑相對較小，但粒徑分佈寬，亦包含有大粒子。該情形時，於大粒子與外部電極20a接觸之情形時，該介電部分與外部電極20a之界面上之間隙變大，因此該介電部分與外部電極20a之接觸面積相對變小。因此，有外部電極20a之接合強度變小，外部電極20a產生剝離之虞。
圖6(c)之例中，與外部電極20a接觸之介電部分之晶粒之平均粒徑相對較小，並且粒徑分佈陡峭。該情形時，大粒子數變少，因此該介電部分與外部電極20a之接觸面積變大。因此，外部電極20a之接合強度變大，外部電極20a之剝離得以抑制。
因此，本實施方式之積層陶瓷電容器100中，與外部電極20a、20b接觸之介電部分(介電層11及反圖案層17)之晶粒之平均粒徑較小，且粒徑分佈陡峭。具體而言，與外部電極20a、20b接觸之介電部分之平均晶粒直徑為200 nm以下，且晶粒之粒徑分佈之CV值(標準偏差/平均晶粒直徑)低於38%。該情形時，平均晶粒直徑充分小。又，粒徑分佈充分陡峭。因此，外部電極20a、20b之接合強度變大，外部電極20a、20b之剝離得以抑制。該介電部分之平均晶粒直徑較佳為180 nm以下，更佳為150 nm以下。又，CV值較佳為35%以下，更佳為30%以下。
與外部電極20a、20b接觸之介電部分之範圍並未特別限定，只要為外部電極20a、20b之附近即可。作為一例，與外部電極20a、20b接觸之介電部分之範圍，係端緣15中之介電層11及反圖案層17。再者，與外部電極20a、20b接觸之介電部分之晶粒因燒結時位於外側，故而容易受到燒成時之熱影響，該部分晶粒較電容區域14之介電部分之晶粒更易生長。
與外部電極20a、20b接觸之介電部分之厚度例如為1.0 μm以下、0.8 μm以下、0.5 μm以下。
再者，於未設置反圖案層17之積層陶瓷電容器100中，與外部電極20a、20b接觸之介電部分係外部電極20a、20b附近之介電層11，例如係端緣15中之介電層11。
接下來，關注電容區域14中之介電層11之主成分陶瓷之粒子內細孔。若未於主成分陶瓷之粒子內形成細孔，則於對內部電極層間施加電壓時，容易產生由電伸縮所致之構造破壞，從而容易產生耐壓性降低。認為，於介電層11之厚度為0.5 μm以下之超薄層條件下，尤其容易產生耐壓性降低。因此，本實施方式中，預先於主成分陶瓷之粒子內形成細孔。藉由該構成，即便對內部電極層間施加電壓，亦難以產生由電伸縮所引起之構造破壞，可抑制耐壓性降低。
圖7係例示介電層11中之陶瓷粒子30之圖。如圖7所例示，介電層11包含1個以上之陶瓷粒子30作為主成分。又，陶瓷粒子30於內部包含粒子內細孔40。
若介電層11之陶瓷粒子30與粒子內細孔40之比率過小，則有無法獲得充分之耐壓性之虞。因此，較佳為對介電層11之陶瓷粒子30與粒子內細孔40之比率設置下限。具體而言，較佳為於介電層11之剖面(例如，積層方向上之剖面)中，使粒子內細孔40之合計剖面積以相對於各陶瓷粒子30之合計剖面積之面積比率計為2%以上。自提高耐電壓性之觀點考慮，該比率更佳為5%以上。再者，面積比率可根據介電層11之剖面之TEM(transmission electron microscopy，穿透式電子顯微鏡)圖像算出。
另一方面，若介電層11之陶瓷粒子30與粒子內細孔40之比率過大，則有介電層11之構造自身變脆，耐壓性降低之虞。因此，較佳為對介電層11之陶瓷粒子30與粒子內細孔40之比率設置上限。具體而言，較佳為於介電層11之剖面(例如，積層方向上之剖面)中，使粒子內細孔40之合計剖面積以相對於各陶瓷粒子30之合計剖面積之面積比率計為10%以下。自充分抑制靜電電容降低之觀點考慮，該比率更佳為7%以下。
接下來，對積層陶瓷電容器100之製造方法進行說明。圖8係例示積層陶瓷電容器100之製造方法之流程之圖。
(原料粉末製作步驟) 首先，準備用以形成介電層11之介電材料。介電層11中所含之A位元素及B位元素通常以ABO3 之粒子之燒結體之形式包含於介電層11中。例如，BaTiO3 為具有鈣鈦礦構造之正方晶化合物，顯示高介電常數。該BaTiO3 一般可藉由使二氧化鈦等鈦原料與碳酸鋇等鋇原料反應來合成鈦酸鋇而獲得。作為構成介電層11之陶瓷之合成方法，眾所周知的是先前之各種方法，例如固相法、溶膠-凝膠法、水熱法等。本實施方式中，亦可採用該些方法中之任一者。
根據需要向所獲得之陶瓷粉末中添加特定之添加化合物。作為添加化合物，可列舉Mg(鎂)、Mn(錳)、V(釩)、Cr(鉻)、稀土類元素(Y(釔)、Sm(釤)、Eu(銪)、Gd(釓)、Tb(鋱)、Dy(鏑)、Ho(鈥)、Er(鉺)、Tm(銩)及Yb(鐿))之氧化物、及Co(鈷)、Ni、Li(鋰)、B(硼)、Na(鈉)、K(鉀)及Si(矽)之氧化物或玻璃。
本實施方式中較佳為，首先將包含添加化合物之化合物混合於構成介電層11之陶瓷粒子中，並以820～1150℃進行煅燒。繼而，將所獲得之陶瓷粒子與添加化合物一起濕式混合，並進行乾燥及粉碎而製備陶瓷粉末。例如自介電層11之薄層化之觀點考慮，陶瓷粉末之平均粒徑較佳為150 nm以下。又，使陶瓷粉末之粒徑分佈之CV值(標準偏差/平均粒徑)為30%以下。例如，亦可根據需要對以上述方式獲得之陶瓷粉末進行粉碎處理而調節粒徑，或藉由與分級處理組合而調整粒徑。
其次，準備用以形成端緣15及側沿16之反圖案材料。根據目的向藉由與上述介電材料之製作步驟相同之步驟獲得的鈦酸鋇之陶瓷粉末中添加特定之添加化合物。作為添加化合物，可列舉Mg、Mn、V、Cr、稀土類元素(Y、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm及Yb)之氧化物、及Co、Ni、Li、B、Na、K及Si之氧化物或玻璃。
本實施方式中較佳為，首先將包含添加化合物之化合物混合於構成端緣15及側沿16之陶瓷粒子中，並以820～1150℃進行煅燒。繼而，將所獲得之陶瓷粒子與添加化合物一起濕式混合，並進行乾燥及粉碎而製備陶瓷粉末。例如自反圖案層17之薄層化之觀點考慮，陶瓷粉末之平均粒徑較佳為150 nm以下。又，使陶瓷粉末之粒徑分佈之CV值(標準偏差/平均粒徑)為38%以下。例如，亦可根據需要對以上述方式獲得之陶瓷粉末進行粉碎處理而調節粒徑，或藉由與分級處理組合而調整粒徑。
(積層步驟) 其次，向所獲得之介電材料中添加聚乙烯醇縮丁醛(PVB)樹脂等黏合劑、乙醇、甲苯等有機溶劑、及塑化劑並進行濕式混合。使用所獲得之漿料，藉由例如模塗法或刮刀法而於基材上塗覆例如厚度0.8 μm以下之帶狀之介電坯片51，並使之乾燥。
其次，如圖9(a)例示，於介電坯片51之表面，利用網版印刷、凹版印刷等印刷包含有機黏合劑之內部電極形成用之金屬導電膏，藉此s配置內部電極層用之第1圖案52。向金屬導電膏中添加作為相同材料之陶瓷粒子。陶瓷粒子之主成分並未特別限定，但較佳為與介電層11之主成分陶瓷相同。再者，以燒成後之內部電極層12之厚度為0.45 μm以下之方式調整第1圖案52之厚度。
接下來，向反圖案材料中添加乙基纖維素系等黏合劑與萜品醇系等有機溶劑，並進行混練而獲得反圖案層用之反圖案膏。於介電坯片51上，藉由於未印刷第1圖案52之周邊區域印刷反圖案膏而配置第2圖案53，填埋與第1圖案52之階差。該些介電坯片51、第1圖案52及第2圖案53為第1積層單位。
其後，於自基材剝離之狀態下，如圖9(b)例示以如下方式將積層單位交替積層，即，內部電極層12與介電層11相互交錯，且內部電極層12於介電層11之長度方向兩端面交替露出端緣並交替引出至不同極性之一對外部電極20a、20b。例如，使合計積層數為100～500層。其後，將成為蓋層13之蓋片壓接於所積層之介電坯片51之積層體之上下，藉此獲得陶瓷積層體。
(燒成步驟) 將如此獲得之陶瓷積層體於氧氣分壓10-5 ～10-8 atm之還原氛圍中以1100～1300℃燒成10分鐘～2小時，藉此，各化合物燒結而使晶粒生長。如此獲得積層晶片10。於燒成步驟中，以與外部電極20a、20b接觸之介電部分之平均晶粒直徑為200 nm以下，且晶粒之粒徑分佈之CV值低於38%之方式調整燒成條件。燒成條件中包含燒成溫度、燒成溫度下之保持時間、升溫速度、降溫速度、氛圍等。
(再氧化處理步驟) 其後，亦可於N2 氣體氛圍中以600℃～1000℃進行再氧化處理。
(外部電極形成步驟) 接下來，於積層晶片10形成外部電極20a、20b。例如，藉由濺鍍等物理蒸鍍(PVD)、或化學蒸鍍(CVD)等而於積層晶片10之2個端面形成基底層21。或，亦可藉由將包含金屬填料、玻璃料、黏合劑、及溶劑之外部電極形成用之金屬導電膏塗佈於積層晶片10之2個端面並進行燒附，而形成基底層21。或，亦可藉由使外部電極形成用之金屬導電膏附著於燒成前之陶瓷積層體之2個端面來與陶瓷積層體同時燒成，而形成基底層21。於形成基底層21後，藉由鍍覆處理而於基底層21形成鍍Cu層22、鍍Ni層23及鍍Sn層24。
本實施方式之製造方法中，與外部電極20a、20b接觸之介電部分之平均晶粒直徑為200 nm以下，且晶粒之粒徑分佈之CV值低於38%，因此平均晶粒直徑充分小，並且粒徑分佈充分陡峭。因此，外部電極20a、20b之接合強度變大，外部電極20a、20b之剝離得以抑制。較佳為以該介電部分之平均晶粒直徑為180 nm以下之方式調整燒成條件，更佳為以該介電部分之平均晶粒直徑為150 nm以下之方式調整燒成條件。又，較佳為以CV值為35%以下之方式調整燒成條件，更佳為以CV值為30%以下之方式調整燒成條件。
再者，本實施方式中，印刷與反圖案層17對應之第2圖案53，但並不限定於此。例如，亦可於介電坯片51上印刷第1圖案52，而不印刷第2圖案。
再者，上述各實施方式中，作為陶瓷電子零件之一例而說明了積層陶瓷電容器，但並不限定於此。例如亦可使用變阻器、熱敏電阻等其他電子零件。 [實施例]
以下，製作實施方式之積層陶瓷電容器，並調查其特性。
(實施例1) 實施例1中，將添加物添加於平均粒徑為150 nm且粒度分佈之CV值為25%之鈦酸鋇粉末中，利用球磨機充分進行濕式混合粉碎而獲得介電材料。將添加物添加於平均粒徑為150 nm且粒度分佈之CV值為25%之鈦酸鋇粉末中，利用球磨機充分濕式混合粉碎而獲得反圖案材料。
向介電材料中添加作為有機黏合劑之丁醛系、作為溶劑之甲苯、及乙醇，利用刮刀法製作介電坯片51。於所獲得之介電坯片51印刷金屬導電膏之第1圖案52。向反圖案材料中添加乙基纖維素系等黏合劑、萜品醇系等有機溶劑，利用輥磨機進行混練而製作反圖案用之反圖案膏，於介電坯片51中，於未印刷第1圖案52之區域印刷第2圖案53。將印刷有第1圖案52及第2圖案53之451片介電坯片51重疊。將蓋片積層並熱壓接於介電坯片51之積層體之上下。
其後，於N2 氛圍進行脫黏合劑處理。將所獲得之陶瓷積層體於還原氛圍下(O2 分壓：10-5 ～10-8 atm)以燒成溫度1260℃進行燒成而獲得燒結體。形狀尺寸為長度1.0 mm、寬度0.5 mm、高度0.5 mm。將燒結體於N2 氛圍下以800℃之條件進行再氧化處理後，利用濺鍍於所獲得之積層晶片10之兩端面形成基底層21。其後，藉由鍍覆處理而於基底層21上形成鍍Cu層22、鍍Ni層23及鍍Sn層24，獲得積層陶瓷電容器100。
再者，於以下實施例、比較例中測定晶粒直徑之介電部分為距外部電極5 μm以內之區域。針對一個晶粒，測定任意直線橫斷對象晶粒之長度最短之短徑與最長之長徑，將(短徑+長徑)/2設為對象晶粒之晶粒直徑。
以SEM(掃描型電子顯微鏡)觀察剖面時，如圖10A所示，基底層21之厚度為12.1 μm，內部電極層12之厚度為0.43 μm，介電層11之厚度為0.53 μm。端緣15中之介電部分之平均晶粒直徑為183 nm。該介電部分之粒度分佈之CV值為24%。使用以SEM觀察所得之剖面像算出晶粒直徑及CV值。具體而言，為了可確認200個晶粒，使用以1萬倍程度之倍率觀察所得之SEM像。
(實施例2) 實施例2中，增加介電材料中之微量添加物(稀土類元素、Mn、Si、Ba)之量以不使介電層11之晶粒生長。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為12.3 μm，內部電極層12之厚度為0.44 μm，介電層11之厚度為0.55 μm。外部電極附近之介電部分之平均晶粒直徑為151 nm。該介電部分之粒度分佈之CV值為26%。
(實施例3) 實施例3中，於介電材料及反圖案材料使用平均粒徑為100 nm且粒度分佈之CV值為35%之鈦酸鋇粉末。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為12.5 μm，內部電極層12之厚度為0.43 μm，介電層11之厚度為0.54 μm。外部電極附近之介電部分之平均晶粒直徑為132 nm。該介電部分之粒度分佈之CV值為29%。
(實施例4) 實施例4中，於介電材料及反圖案材料使用平均粒徑為100 nm且粒度分佈之CV值為35%之鈦酸鋇粉末。又，增加介電材料中之微量添加物(稀土類元素、Mn、Si、Ba)之量以不使介電層11之晶粒生長。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為11.9 μm，內部電極層12之厚度為0.45 μm，介電層11之厚度為0.55 μm。外部電極附近之介電部分之平均晶粒直徑為101 nm。該介電部分之粒度分佈之CV值為35%。
(比較例1) 比較例1中，使第1圖案52變厚，且使積層數為401層，使燒成溫度為1280℃。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為19.1 μm，內部電極層12之厚度為0.61 μm，介電層11之厚度為0.55 μm。外部電極附近之介電部分之平均晶粒直徑為203 nm。該介電部分之粒度分佈之CV值為19%。
(比較例2) 比較例2中，使燒成溫度為1280℃。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為12.3 μm，內部電極層12之厚度為0.45 μm，介電層11之厚度為0.56 μm。外部電極附近之介電部分之平均晶粒直徑為210 nm。該介電部分之粒度分佈之CV值為20%。
(比較例3) 比較例3中，於介電材料及反圖案材料使用平均粒徑為80 nm且粒度分佈之CV值為38%之鈦酸鋇粉末。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為12.2 μm，內部電極層12之厚度為0.46 μm，介電層11之厚度為0.53 μm。外部電極附近之介電部分之平均晶粒直徑為95 nm。該介電部分之粒度分佈之CV值為38%。
(比較例4) 比較例4中，於介電材料及反圖案材料使用平均粒徑為50 nm且粒度分佈之CV值為42%之鈦酸鋇粉末。其他條件與實施例1相同。利用SEM觀察剖面時，如圖10A所示，基底層21之厚度為12.1 μm，內部電極層12之厚度為0.46 μm，介電層11之厚度為0.55 μm。外部電極附近之介電部分之平均晶粒直徑為71 nm。該介電部分之粒度分佈之CV值為49%。
(分析) 針對實施例1～4及比較例1～4之積層陶瓷電容器，確認外部電極有無剝離。若未確認到外部電極剝離則判定為合格「」，若確認到剝離則判定為不合格「×」。將結果示於圖10B。如圖10B所示，實施例1～4中均未確認到外部電極剝離。可認為其原因在於，藉由使與外部電極接觸之介電部分之平均晶粒直徑為200 nm以下，且晶粒之粒徑分佈之CV值低於38%，而使得外部電極之接合強度變大。
與此相對，比較例2～4中，確認到外部電極剝離。比較例2中可認為原因在於，與外部電極接觸之介電部分之平均晶粒直徑超過200 nm，該介電部分與外部電極之接觸面積減少。比較例3、4中可認為原因在於，該介電部分之粒度分佈之CV值為38%以上，粒度分佈變寬。再者，比較例1中未確認到剝離，可認為原因在於，將內部電極層12形成得較厚。
其次，對實施例1～4及比較例2～4之積層陶瓷電容器進行耐濕性試驗。耐濕性試驗中，確認於在85℃、85%RH之環境下1000小時以上施加4 V之情形時是否確認到故障。若未確認到故障則判定為合格「」，若確認到故障則判定為不合格「×」。將結果示於圖10B。如圖10B所示，實施例1～4中均判定為耐濕性試驗合格。可認為其原因在於外部電極未產生剝離。另一方面，比較例2～4中，判定為耐濕性試驗不合格。可認為其原因在於外部電極產生剝離。
接下來，對實施例1～4及比較例1～4之積層陶瓷電容器測定電容(μF)。電容係利用LCR(Inductance-Capacitance-Resistance，電感-電容-電阻)儀錶於1 kHz-1 Vrms進行測定。將結果示於圖10B。如圖10B所示，比較例1、3、4中未獲得較高電容。比較例1中可認為原因在於，因將內部電極層12形成得較厚故而使得積層數減少。比較例3、4中可認為原因在於介電部分之平均晶粒直徑變小。
其次，對實施例1～4及比較例2～4之積層陶瓷電容器測定電容區域14內之介電層11中之晶粒內之細孔率進行耐壓性試驗。為了確認介電層11中之陶瓷粒子30相對於粒子內細孔40之比率，而進行TEM觀察，並使用所拍攝之TEM像照片算出粒子內細孔40之面積比率。耐壓試驗中，測定於25℃將電壓自1 V提昇至200 V時之故障電壓。實施例1～4及比較例2～4中，測定50個樣品之50%平均壽命(V)來作為BDV(breakdown voltage，擊穿電壓)。將結果示於圖10C。如圖10C所示，實施例1～4中，BDV超過30 V。可認為其原因在於，藉由使細孔率為2%以上10%以下，而使得耐電壓提高。比較例2～4中，BDV未超過30 V。可認為其原因在於，細孔率偏離2%以上10%以下之範圍。
以上，對本發明之實施例進行了詳細說明，但本發明並不限定於上述特定實施例，能夠於申請專利範圍中所記載之本發明之主旨範圍內進行各種變化、變更。
10:積層晶片 11:介電層 12:內部電極層 13:蓋層 14:電容區域 15:端緣 16:側沿 17:反圖案層 20a:外部電極 20b:外部電極 21:基底層 22:Cu層 23:鍍Ni層 24:鍍Sn層 30:陶瓷粒子 40:粒子內細孔 51:介電坯片 52:第1圖案 53:第2圖案 100:積層陶瓷電容器 A-A:線 B-B:線 S1:步驟 S2:步驟 S3:步驟 S4:步驟 S5:步驟
圖1係積層陶瓷電容器之局部剖面立體圖。 圖2係沿圖1之A-A線之剖面圖。 圖3係沿圖1之B-B線之剖面圖。 圖4之(a)係側沿之剖面放大圖，(b)係端緣之剖面放大圖。 圖5係外部電極之剖面圖，且係沿圖1之A-A線之局部剖面圖。 圖6之(a)～(c)係外部電極附近之放大剖面圖。 圖7係例示介電層中之陶瓷粒子之圖。 圖8係例示積層陶瓷電容器之製造方法之流程之圖。 圖9之(a)及(b)係例示積層步驟之圖。 圖10A係表示實施例及比較例之結果之圖。 圖10B係表示實施例及比較例之結果之圖。 圖10C係表示實施例及比較例之結果之圖。
11:介電層
12:內部電極層
17:反圖案層
20a:外部電極

Claims (9)

  1. 一種陶瓷電子零件，其特徵在於，具備： 積層晶片，其以將主成分為陶瓷之複數個介電層與複數個內部電極層交替積層，且積層之複數個上述內部電極層於交替對向之2個端面露出的方式形成，且具有大致長方體形狀；及 1對外部電極，其等形成於上述2個端面；且 在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV值低於38%。
  2. 如請求項1之陶瓷電子零件，其中 上述複數個內部電極層各者之厚度為0.45 μm以下。
  3. 如請求項1或2之陶瓷電子零件，其中 上述介電部分係上述積層晶片中露出於相同端面之內部電極層彼此不隔著露出於不同端面之內部電極層而對向的端緣中之介電部分。
  4. 如請求項1或2之陶瓷電子零件，其中 上述1對外部電極具有於基底層上形成有鍍覆層之構造， 上述基底層之厚度為12.5 μm以下。
  5. 如請求項4之陶瓷電子零件，其中 上述基底層係濺鍍膜或化學蒸鍍膜。
  6. 如請求項1或2之陶瓷電子零件，其中 於上述晶粒內部形成有細孔，該細孔於上述介電層之剖面中以相對於上述主成分陶瓷之晶粒之剖面積的面積比計為2%以上10%以下。
  7. 如請求項6之陶瓷電子零件，其中 上述介電層之厚度為0.5 μm以下。
  8. 一種陶瓷電子零件之製造方法，其特徵在於，包含： 第1步驟，其係藉由將介電層坯片與內部電極形成用之金屬導電膏交替積層，且使積層之上述金屬導電膏於交替對向之2個端面露出，而形成大致長方體形狀之陶瓷積層體； 第2步驟，其係藉由燒成上述陶瓷積層體而形成積層晶片；及 第3步驟，其係於上述積層晶片之2個端面形成1對外部電極；且 以如下方式調整上述第2步驟中之燒成條件，即，在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV值低於38%。
  9. 一種陶瓷電子零件之製造方法，其特徵在於，包含： 第1步驟，其係藉由將介電層坯片與內部電極形成用之金屬導電膏交替積層，且使積層之上述金屬導電膏於交替對向之2個端面露出，而形成大致長方體形狀之陶瓷積層體；及 第2步驟，其係藉由使外部電極形成用之金屬導電膏附著於上述陶瓷積層體之2個端面來與上述陶瓷積層體一起進行燒成，而自上述陶瓷積層體形成積層晶片，且自上述外部電極形成用之金屬導電膏形成1對外部電極；且 以如下方式調整上述第2步驟中之燒成條件，即，在接觸於上述1對外部電極之至少任一者之介電部分中，剖面上之主成分陶瓷之平均晶粒直徑為200 nm以下，且上述剖面上之上述主成分陶瓷之晶粒之粒徑分佈之CV值低於38%。
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