KR20220057263A - 적층 세라믹 전자부품 - Google Patents

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최호삼
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김재원
홍소현
이종호
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Abstract

본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 액티브부 및 상기 액티브부의 적층 방향의 양면에 배치되는 커버부를 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 커버부와 상기 제1 또는 제2 내부 전극과 접하는 영역을 커버부의 내측 영역(A)이라 하고, 상기 커버부의 내측 영역과 접하는 영역을 액티브부의 외각 영역(B)이라 할 때, 상기 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(B)에 대한 상기 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(A)의 비율(A/B)은 1.00 초과, 1.04 이하의 범위 내를 만족할 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 유전체 시트 역시 박층화되고 있다.
한편, 전자부품의 내전압 특성 등은 부품 내부의 미세구조의 결정립 크기/산포 등에 큰 영향을 받는 것으로 알려져 있다. 유전체 시트가 박층화 됨에 따라 유전체층의 결정립의 크기 등이 영향을 받게 되면서 칩의 내전압 및 신뢰성 특성이 열화되는 문제점이 나타나고 있다. 일반적으로 전자부품의 결정립들 사이의 결정립계는 고저항 성분을 가지게 되므로, 유전체층 내부의 결정립계의 비율을 높여 고신뢰성을 가지는 전자부품을 제공하기 위한 연구가 진행되어 왔다.
하지만, 유전체층 한 층당 결정립의 크기를 증가시키면 용량 및 고저항 구현에 있어 이점이 있으나, 결정립의 크기의 산포가 커지게되며, 이로 인해 미세 구조의 불균일이 발생하게 된다. 이러한 미세 구조의 불균일은 유전체층의 특정 부위에 전계가 집중되는 문제를 발생시키며, 이로 인해 내전압 및 신뢰성과 같은 칩의 전기적 특성 열화가 발생하는 문제점이 있다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 결정립의 크기 및 산포를 일정하게 조절하는 것이다.
본 발명의 여러 목적 중 하나는 내전압 특성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 절연 저항 특성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 액티브부 및 상기 액티브부의 적층 방향의 양면에 배치되는 커버부를 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 커버부와 상기 제1 또는 제2 내부 전극과 접하는 영역을 커버부의 내측 영역(A)이라 하고, 상기 커버부의 내측 영역과 접하는 영역을 액티브부의 외각 영역(B)이라 할 때, 상기 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(B)에 대한 상기 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(A)의 비율(A/B)은 1.00 초과, 1.04 이하의 범위 내를 만족할 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 결정립의 크기 및 산포를 일정하게 조절할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 내전압 특성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 절연 저항 특성을 향상시킬 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 본 발명의 실시예 및 비교예에 따른 적층 세라믹 전자부품의 절연 파괴 전압(BDV)에 대한 측정값을 나타내는 그래프이다.
도 5는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 커버부의 내측 영역의 단면의 SEM 이미지이다.
도 6은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 단면의 SEM 이미지이다.
도 7은 본 발명의 비교예에 따른 적층 세라믹 전자부품의 커버부의 내측 영역의 단면의 SEM 이미지이다.
도 8은 본 발명의 비교예에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 단면의 SEM 이미지이다.
도 9a는 본 발명의 비교예에 따른 프로토 타입 샘플에 대한 Step IR 테스트 결과이고, 도 9b는 본 발명의 실시예의 프로토 타입 샘플에 대한 Step IR 테스트 결과이다.
도 10a는 본 발명의 비교예의 프로토 타입 샘플에 대한 박층 표준 테스트 결과이고, 도 10b는 본 발명의 실시예의 프로토 타입 샘플에 대한 박층 표준 테스트 테스트 결과이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 개략적인 사시도이고, 도 2는 상기 적층 세라믹 전자부품의 세라믹 바디에 대한 사시도이며, 도 3는 도 1의 I-I' 단면도이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브부 및 상기 액티브부의 적층 방향의 양면에 배치되는 제1 및 제2 커버부(c1, c2)를 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다.
이 때, 상기 커버부(c1, c2)와 상기 제1 또는 제2 내부 전극(121, 122)과 접하는 영역을 커버부의 내측 영역(A)이라 하고, 상기 커버부(c1, c2)의 내측 영역과 접하는 영역을 액티브부의 외각 영역(B)이라 할 때, 상기 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XB)에 대한 상기 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XA)의 비율(XA/XB)은 1.00 초과, 1.04 이하의 범위 내를 만족할 수 있다.
본 명세서에서 커버부의 내측 영역(A)은 제1 내부 전극(121) 및/또는 제2 내부 전극(122) 중 가장 외각의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)과 접하여 있는 커버부의 영역을 의미할 수 있다. 보다 구체적으로, 도 3을 참조하면, 상기 커버부의 내측 영역(A)은 전체 커버부의 평균 두께를 tc라 할 때, 가장 외각의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)으로부터 1/2 × tc의 거리 내에 있는 영역을 의미할 수 있다. 상기 커버부의 평균 두께 tc는 제1 커버부(c1) 및/또는 제2 커버부(c2)가 제1 내부 전극(121) 및/또는 제2 내부 전극(122)과 접하여 있는 임의의 5곳에서 측정한 제3 방향의 두께의 평균 값을 의미할 수 있다.
또한, 본 명세서에서 액티브부의 외각 영역(B)은 상기 커버부의 내측 영역(A)과 접하여 배치되는 액티브부의 영역을 의미할 수 있다. 보다 구체적으로, 도 3을 참조하면, 상기 액티브부의 외각 영역(B)은 상기 액티브부 중 가장 외각에 위치하는 유전체층의 평균 두께를 td라 할 때, 가장 외각의 제1 내부 전극(121) 및/또는 제2 내부 전극(122)으로부터 1/2 × td의 거리 내에 있는 영역을 의미할 수 있다. 상기 액티브부 중 가장 외각에 위치하는 유전체층의 평균 두께 td는 제1 커버부(c1) 및/또는 제2 커버부(c2)에 접하여 배치되는 제1 내부 전극(121) 및/또는 제2 내부 전극(122)과 접하여 있는 임의의 5곳에서 측정한 제3 방향의 두께의 평균 값을 의미할 수 있다.
상기 커버부의 내측 영역(A)과 상기 액티브부의 외각 영역(B)은 적층 세라믹 전자부품의 제조 과정에 있어서 원료 물질의 성분 및/또는 조성이 상이할 수 있다. 하지만, 액티브부와 커버부를 부착한 후 이를 소결하는 과정에서 물질 간의 확산이 이루어지게 되며, 상기 물질의 확산에 의한 영향은 커버부의 내측 영역 및 액티브부의 외각 영역이 가장 크게 나타난다. 도 7 및 도 8은 본 발명의 비교예에 따른 적층 세라믹 전자부품의 커버부의 내측 영역 및 액티브부의 외각 영역의 단면에 대한 SEM 이미지이다. 도 7 및 도 8을 참조하면, 커버부의 내측 영역 및 액티브부의 외각 영역에 포함되는 결정립들이 다양한 크기를 가지고 있음을 육안으로도 확인할 수 있다. 이러한 현상은 액티브부와 커버부의 조성을 다르게 한 경우 상호간에 확산되는 물질로 인해 커버부 및 액티브부가 목적한 조성이 변경됨에 따라 발생하는 것으로, 결정립의 과도한 입성장 및/또는 입성장 억제의 영향에 의한 것이다. 상기 비교예와 같이 결정립의 크기 산포가 커지는 경우 상대적으로 결정립계의 두께가 얇은 부분으로 전계가 집중될 수 있으며, 이에 따라 내전압 특성이 저하될 수 있다.
본 실시형태에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XB)에 대한 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XA)의 비율(XA/XB)은, 1.040 이하, 1.035 이하, 1.030 이하, 1.025 이하 또는 1.020 이하일 수 있으며, 하한은 1.00 초과일 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XB)에 대한 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(XA)의 비율(XA/XB)을 상기 범위로 조절하여 상기 커버부의 내측 영역(A)과 상기 액티브부의 외각 영역(B)의 결정립의 크기를 일정한 범위로 조절할 수 있으며, 결정립의 크기의 산포를 줄여 내전압 특성을 향상시킬 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브부 및 상기 액티브부의 적층 방향의 양면에 배치되는 제1 및 제2 커버부를 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)의 액티브부는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 성분을 포함할 수 있다. 상기 성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다. 또한, 상기 주성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 액티브부의 외각 영역은 결정립 및 2 이상의 결정립의 사이에 배치되는 결정립계를 포함할 수 있다. 상기 결정립은 상기 결정립계에 의해 구분될 수 있다. 도 6은 본 발명에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 단면을 촬영한 SEM 이미지이다. 도 6을 참조하면, 액티브부의 외각 영역은 복수개의 결정립을 포함하고, 상기 결정립들의 경계에 결정립계가 배치된 것을 확인할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역에 포함되는 결정립의 평균 입경은 130 nm 이상, 230 nm 이하의 범위 내일 수 있다. 본 명세서에서 「평균 입경」이란 액티브부의 유전체층의 단면 중 임의의 5곳에 대해 측정한 값의 평균 값을 의미할 수 있으며, D50 입경을 의미할 수 있다. 상기 결정립의 측정 입경은 유전체층의 절단면을 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 이미지를 촬영한 후 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 통해 계산한 평균 값을 의미할 수 있다.
종래의 적층 세라믹 전자부품은 전술한 바와 같이 첨가 물질의 확산 등에 의해 결정립의 비정상적인 입성장이 일어나 결정립의 크기를 일정 이하로 줄이기 어려운 문제점이 있었다. 특히 액티브부 중앙 영역의 유전체층의 결정립에 비해 액티브부의 외각 영역의 결정립은 과도한 입성장으로 인해 상대적으로 큰 크기의 결정립이 형성되는 문제가 있었다. 도 6은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 단면을 촬영한 SEM 이미지이다. 도 6을 참조하면, 도 8에 비해 액티브부의 외각 영역의 결정립의 크기가 작아진 것을 육안으로도 확인할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 후술하는 바와 같이 커버부에 포함되는 성분을 조절하여 종래에 비해 액티브부의 외각 영역이 작은 크기의 결정립을 가지게 할 수 있다. 이를 통해 특정 위치로의 전계 집중을 해소할 수 있다.
본 발명의 일 예시에 따르면, 적층 세라믹 전자부품의 액티브부의 외각 영역에 포함되는 결정립의 입경의 산포는 50 nm 이상, 100 nm 이하의 범위 내일 수 있다. 본 명세서에서 「결정립의 입경의 산포」란 전술한 결정립의 평균 입경을 기준으로 계산한, 적층 세라믹 전자부품의 단면의 임의의 10곳의 1 μm × 1 μm 영역에 포함되는 유전체층의 결정립의 표준 편차를 의미할 수 있다. 상기 결정립의 입경의 산포는 결정립의 크기의 분포가 균일한 정도를 나타내며, 그 크기가 작을수록 고른 크기의 결정립을 가지는 것을 의미할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 액티브부의 외각 영역에 포함되는 결정립의 입경의 산포를 상기 범위로 조절하여 액티브부에 가해지는 전계 집중을 효율적으로 방지할 수 있다. 도 6과 도 8을 비교하면, 본 발명의 실시예에 따른 도 6이 액티브부의 외각 영역의 결정립의 크기가 보다 균일한 크기를 가지는 것을 육안으로도 확인할 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함할 수 있다. 상기 도전성 금속은, 예를 들어 은(Ag), 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속을 포함할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)은 상기 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품의 세라믹 바디는 적층 방향의 양 면에 커버부를 포함할 수 있다. 상기 커버부는 액티브부의 제3 방향(Z 방향)의 양면에 각각 부착될 수 있으며, 제1 커버부 및 제2 커버부를 포함할 수 있다. 상기 제1 및 제2 커버부는 내부 전극을 포함하지 않는 유전체층을 세라믹 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 커버부는 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함할 수 있다. 상기 주성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다. 또한, 상기 주성분에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명에 따른 제1 및 제2 커버부는 바륨(Ba)을 부성분으로 포함할 수 있다. 상기 바륨(Ba)은 원료 물질 단계에서는 Ba 원소의 탄산염, 산화물 및/또는 글라스의 형태로 투입될 수 있으나, 소결 과정을 거친 후에는 산화물 및/또는 글라스의 형태로 유전체층에 포함될 수 있다. 상기 바륨(Ba)은 주성분의 A 사이트 및 B 사이트의 원소 함량의 비율을 조절하는 기능 및 소결 조제의 기능을 수행하나, 원료 물질에 과량 포함될 경우 소결 과정에서 액상을 형성하여 빠른 확산이 이루어지므로 소결 이후 목적하는 함량 범위를 포함하도록 제어하기 어려운 문제점이 있다. 본 발명에 따른 적층 세라믹 전자부품은 후술하는 바와 같이 바륨(Ba)의 투입 시점을 조절하여 목적하는 Ba/Ti의 함량 비율을 구현할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 커버부의 내측 영역의 티타늄(Ti) 대비 제1 및 제2 커버부의 내측 영역의 바륨(Ba)의 몰비는 1.020 이상, 1.040 이하일 수 있다. 본 발명에 따른 적층 세라믹 전자부품의 제1 및 제2 커버부의 내측 영역의 바륨(Ba)의 함량이 상기 범위를 만족하는 경우 액티브부의 외각 영역의 Ba/Ti의 몰비율에 대한 커버부의 내측 영역의 Ba/Ti의 몰비율이 전술한 범위를 만족할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 커버의 내측 영역은 결정립 및 2 이상의 결정립의 사이에 배치되는 결정립계를 포함할 수 있다. 상기 결정립은 상기 결정립계에 의해 구분될 수 있다. 도 5는 본 발명에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 단면을 촬영한 SEM 이미지이다. 도 5를 참조하면, 커버부의 내측 영역은 복수개의 결정립을 포함하고, 상기 결정립들의 경계에 결정립계가 배치된 것을 확인할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 커버부의 내측 영역에 포함되는 결정립의 평균 입경은 140 nm 이상, 200 nm 이하의 범위 내일 수 있다. 도 5는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 커버부의 내측 영역의 단면을 촬영한 SEM 이미지이다. 도 5를 참조하면, 도 7에 비해 커버부의 내측 영역의 결정립의 크기가 작아진 것을 육안으로도 확인할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 후술하는 바와 같이 커버부에 포함되는 성분을 조절하여 종래에 비해 커버부의 내측 영역이 작은 크기의 결정립을 가지게 할 수 있다. 이를 통해 특정 위치로의 전계 집중을 해소할 수 있다.
본 발명의 일 예시에 따르면, 적층 세라믹 전자부품의 커버부의 내측 영역에 포함되는 결정립의 입경의 산포는 50 nm 이상, 80 nm 이하의 범위 내일 수 있다. 도 5과 도 7을 비교하면, 본 발명의 실시예에 따른 도 5가 커버부의 내측 영역의 결정립의 크기가 보다 균일한 크기를 가지는 것을 육안으로도 확인할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 커버부의 내측 영역에 포함되는 결정립의 입경의 산포를 상기 범위로 조절하여 인접한 액티브부의 외각 영역의 결정립에 미치는 영향을 최소화할 수 있으며, 이를 통해 액티브부의 외각 영역에 가해지는 전계 집중을 효율적으로 방지할 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품의 커버부의 내층 영역의 결정립의 평균 입경은 액티브부의 외각 영역의 결정립의 평균 입경 보다 크거나 같을 수 있다. 구체적으로, 액티브부의 외각 영역의 결정립의 평균 입경은 커버부의 내측 영역의 결정립의 평균 입경의 0.6 배 이상, 1.0 배 이하의 범위를 만족할 수 있다. 본 발명에 따른 적층 세라믹 전자부품의 액티브부의 외각 영역의 결정립의 평균 입경이 상기 범위를 만족하는 경우 커버부가 우수한 기계적 강도 및 내습 신뢰성을 가짐으로써 본 발명에 따른 적층 세라믹 전자부품의 신뢰성이 개선될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다. 상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 제1 면(S1)에 배치되고, 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제2 면(S2) 상에 배치될 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속 및 글라스를 포함할 수 있다. 상기 도전성 금속은 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)에 포함되는 글라스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 세라믹 바디를 딥핑하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 외부 전극(131) 및 제2 외부 전극(132)을 전술한 도전성 페이스트로 형성함으로써 충분한 전도성을 유지하면서도, 첨가한 글라스로 인하여 외부 전극의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
<실험예>
평균 입경이 50nm 인 티탄산바륨 분말을 이용하여 세라믹 슬러리를 제조하였다. 티탄산바륨 분말에 에탄올, 톨루엔, 분산제, 바인더 및 첨가제 등을 첨가하고 혼합하여 세라믹 슬러리를 제조하였다. 제조된 세라믹 슬러리를 이용하여 커버부 형성용 시트를 제조하였다. 제조된 세라믹 시트를 세라믹 바디의 길이 방향의 면에 외부 전극이 형성된 삼성전기의 1005 사이즈(길이×폭: 1.0 mm×0.5 mm)의 양산 칩(온도 특성 X7R 및 용량 220.0nF)의 상하부에 부착하여 커버부를 형성한 실시예의 프로토 타입 칩을 제조하였다.
비교예에 사용된 칩은, 액티브부에 사용된 유전체층을 이용하여 커버부를 제작한 것을 제외하고는 실시예와 동일한 조건으로 프로토 타입 칩을 제조하였다. 상기 제조된 프로토 타입 칩에 대하여 내전압 테스트, STEP-IR 및 박층 표준 테스트를 진행하였다.
Step IR 테스트는 150℃에서 4V를 시작으로 2시간 간격으로 2V씩 전압을 증가시켜 총 8시간 측정하였다. 박층 표준 테스트는 105℃, 6V의 조건에서 24시간 평가하였다.
도 4는 실시예 및 비교예에서 제조된 칩에 대한 절연 파괴 전압을 측정한 그래프이다. 도 4를 참조하면, 동일 내전압 측정 조건에서 실시예의 프로토 타입 칩이 비교예 보다 높은 절연 파괴 전압을 가지는 것을 확인할 수 있다. 이는 비교예에 비해 실시예의 경우 전계가 일정 부분에 집중되는 것을 억제하여 동일한 전압에 대한 영향을 분산하여 얻어진 결과로 해석할 수 있다.
도 9a는 비교예의 프로토 타입 샘플에 대한 Step IR 테스트 결과이고, 도 9b는 실시예의 프로토 타입 샘플에 대한 Step IR 테스트 결과이다. 도 9a 및 도 9b를 참조하면, 실시예의 프로토 타입 칩이 비교예의 프로토 타입 칩에 비해 IR order 감소폭이 작다는 점에서 우수한 결과가 나옴을 확인할 수 있다.
도 10a은 비교예의 프로토 타입 샘플에 대한 박층 표준 테스트 결과이고, 도 10b는 실시예의 프로토 타입 샘플에 대한 박층 표준 테스트 테스트 결과이다. 도 10a 및 도 10b를 참조하면, 실시예의 프로토 타입 칩이 비교예의 프로토 타입 칩에 비해 초기 IR fail 수가 적다는 점에서 우수한 결과가 나옴을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (10)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 액티브부 및 상기 액티브부의 적층 방향의 양면에 배치되는 커버부를 포함하는 세라믹 바디;
    상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 커버부와 상기 제1 또는 제2 내부 전극과 접하는 영역을 커버부의 내측 영역(A)이라 하고, 상기 커버부의 내측 영역과 접하는 영역을 액티브부의 외각 영역(B)이라 할 때,
    상기 액티브부의 외각 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(B)에 대한 상기 커버부의 내측 영역의 티타늄(Ti) 대 바륨(Ba)의 몰비(A)의 비율(A/B)은 1.00 초과, 1.04 이하의 범위 내를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 커버부의 내측 영역은 결정립을 포함하고,
    상기 커버부의 내측 영역의 결정립의 평균 입경은 140 nm 이상, 200 nm 이하의 범위 내인 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 커버부의 내측 영역의 결정립의 입경의 산포는 50 nm 이상, 80 nm 이하의 범위 내인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 액티브부의 외각 영역은 결정립을 포함하고,
    상기 액티브부의 외각 영역의 결정립의 평균 입경은 130 nm 이상, 230 nm이하의 범위 내인 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 액티브부의 외각 영역의 결정립의 입경의 산포는 50 nm 이상, 100 nm 이하의 범위 내인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 커버부의 내측 영역 및 액티브부의 외각 영역은 결정립을 포함하고,
    상기 커버부의 내층 영역의 결정립의 평균 입경은 상기 액티브부의 외각 영역의 결정립의 평균 입경 보다 크거나 같은 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 액티브부의 외각 영역의 결정립의 평균 입경은 상기 커버부의 내측 영역의 결정립의 평균 입경의 0.6 배 이상, 1.0 배 이하의 범위 내인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 커버부의 내측 영역은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분 및 바륨(Ba)을 포함하는 부성분을 포함하는 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 커버부의 내측 영역의 티타늄(Ti) 대비 상기 커버부의 내측 영역의 바륨(Ba)의 몰비는 1.020 이상, 1.040 이하의 범위 내인 대한 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 내부 전극 및 제2 내부 전극은 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군에서 선택되는 1종 이상의 도전성 금슥을 포함하는 적층 세라믹 전자부품.
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