KR20180057001A - 내부전극용 도전성 분말 및 커패시터 - Google Patents

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Abstract

본 발명의 일 실시예는 금속 입자; 및 상기 금속 입자의 표면의 적어도 일부에 배치되며, 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층을 포함하는 내부전극용 도전성 분말을 제공한다.

Description

내부전극용 도전성 분말 및 커패시터{CONDUCTIVE POWDER FOR INNER ELECTRODE AND CAPACITOR}
본 발명은 내부전극용 도전성 분말 및 커패시터에 관한 것이다.
적층 세라믹 캐패시터(MLCC)는 유전체 세라믹 내에 내부전극을 포함하며, 이를 약 900 ℃ 전후의 온도에서 소성시켜 제조한다.
이때 내부전극 재료로 니켈(Ni), 팔라듐(Pd), 구리(Cu) 등이 널리 사용되고, 유전층은 주로 BaTiO3가 사용된다.
전자 제품의 소형화, 박막화 및 고성능화 요구에 따라, 적층 세라믹 커패시터에도 소형화 및 고용량화가 요구된다.
따라서, 적층 세라믹 커패시터의 소형화 및 고용량화를 위해 유전층의 유전율을 높이고, 유전층과 내부전극은 박층 및 다층화될 필요가 있다.
따라서, 얇으면서도 기계적 강도가 우수한 내부전극이 필요한 실정이다.
대한민국 공개특허공보 제2016-0102737호 대한민국 공개특허공보 제2013-0017986호 대한민국 공개특허공보 제2013-0006783호 대한민국 공개특허공보 제2013-0017984호
본 발명의 여러 목적 중 하나는, 커패시터의 제조 과정 중 소성단계에서 수축 지연 효과를 가질 수 있는 내부전극용 도전성 분말을 제공하고자 한다.
또한, 본 발명의 여러 목적 중 다른 하나는 낮은 비저항을 가지는 내부전극을 포함하는 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 내부전극용 도전성 분말을 제안하고자 하며, 구체적으로, 금속 입자; 및 상기 금속 입자의 표면의 적어도 일부에 배치되며, 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층을 포함한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 복수의 유전층이 배치된 바디; 상기 유전층에 배치되며, 입계에 탄소가 배치된 금속 입자를 포함하는 내부전극; 및 상기 바디의 외측에 배치되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 또 다른 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 복수의 유전층이 배치된 바디; 상기 유전층에 배치되며, 내부전극용 도전성 분말을 포함하는 내부전극; 및 상기 바디의 외측에 배치되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하고, 상기 내부전극용 도전성 분말은, 금속 입자; 및 상기 금속 입자의 표면의 적어도 일부에 배치되며, 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층;을 포함한다.
본 발명의 일 실시예에 따른 내부전극용 도전성 분말은 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층을 포함하기 때문에 그래핀층 또는 산화 그래핀층과 금속 분말의 접착성이 향상되고, 커패시터의 제조 과정 중 소성단계에서 수축 지연 효과를 가질 수 있다.
또한, 본 발명의 다른 실시예에 따른 커패시터는 내부전극의 입계에 금속 분말에 코팅되어 있던 그래핀층 또는 산화 그래핀층에 의해 탄소가 배치되기 때문에, 내부전극의 비저항을 현저히 낮출 수 있다는 우수한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 내부전극용 도전성 분말의 모식도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 내부전극용 도전성 분말을 TEM으로 촬영한 것이다.
도 3은 가스 플로우(Gas flow) 3% H2, 100cc/min N2, 10℃/min 가열 조건에서의 소결 수축 거동을 측정한 것을 개략적으로 도시한 것이다.
도 4는 본 발명의 다른 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이다.
도 5는 도 4의 P 부분의 확대도를 도시한 것이다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 내부전극의 미세구조를 촬영하여 성분 분석을 한 것이다.
도 7은 내부전극의 상부 또는 하부에 그래핀 전극층을 더 포함하는 것을 도시한 확대도이다.
도 8은 그래핀의 함량에 따른 내부전극의 비저항을 측정한 것을 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
내부전극용 도전성 분말
도 1은 본 발명의 일 실시예에 따른 내부전극용 도전성 분말의 모식도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 내부전극용 도전성 분말을 TEM으로 촬영한 것이다.
도 1 및 2를 참조하여, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 내부전극용 도전성 분말은 금속 입자(10)과 그래핀층(20) 혹은 산화 그래핀층(20)을 포함한다.
금속 입자(10)는 Ni, Cu, Co, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V 및 Zr로 이루어진 군에서 선택되는 1종 이상일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 금속 입자(10)는 표면에 음전하 또는 양전하를 가지는 Ni일 수 있다.
금속 입자(10)는 구형일 수 있으나, 이에 제한되는 것은 아니다.
금속 입자(10)의 지름(D)은 10 내지 80 nm 일 수 있다.
금속 입자(10)의 표면의 적어도 일부에는 그래핀층(20) 또는 산화 그래핀층(20)이 배치될 수 있다.
본 발명의 일 실시예에 따른 내부전극용 도전성 분말이 그래핀층(20)을 포함하는 경우, 그래핀층(20)은 양전하를 가질 수 있다. 또한, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말이 산화 그래핀층(20)을 포함하는 경우, 산화 그래핀층(20)은 음전하를 가질 수 있다.
양전하를 가지는 그래핀층(20)의 제조 방법을 간략히 살펴보면, 먼저 그라파이트를 마련한다.
준비된 그라파이트를 화학적으로 산화시켜 그래핀 옥사이드(graphene oxide)를 형성한다.
그 후, 그래핀 옥사이드에 화학적 개질을 통해 양전하를 가지는 환원된 그래핀 산화물(reduced Graphene Oxide; rGO)를 형성한다.
예를 들어, 금속 입자(10)가 니켈(Ni)인 경우, 니켈 표면을 음전하를 가지도록 처리한 후, 환원된 그래핀 산화물을 정전기적 접착(electrostatic adhesion)에 의해 니켈 표면에 형성시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말에 포함되는 그래핀층(20)은 양전하를 가지기 때문에 금속 입자(10)와 높은 접착력을 가질 수 있다.
음전하를 가지는 산화 그래핀층(20)도 위와 유사한 방식으로 제조될 수 있으며, 금속 입자(10)가 양전하를 가지도록 처리된 경우, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말에 포함되는 산화 그래핀층(20)은 음전하를 가지기 때문에 금속 입자(10)와 높은 접착력을 가질 수 있다.
본 발명의 일 실시예에 따른 내부전극용 도전성 분말에 포함되는 그래핀은 상술한 바와 같이 화학적 처리과정을 거치기 때문에, 그래핀층(20) 또는 산화 그래핀층(20)에 포함되는 산소원자에 대한 탄소원자의 비(C/O)는 5 이상이며, 질소(N)는 3.5 at% 미만 포함된다.
그래핀에 포함되는 산소원자에 대한 탄소원자의 비(C/O)가 5 미만의 경우, 그래핀의 환원 정도가 낮아서 전기적 특성이 저하되며, 커패시터의 신뢰성을 감소시키는 문제가 있다. 또한, 질소(N)가 3.5at% 이상 포함되는 경우에도 그래핀의 환원 정도가 낮아져 전기적 특성의 감소와 커패시터의 신뢰성에 감소하는 문제가 있다.
따라서, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말은 그래핀층(20) 또는 산화 그래핀층(20)에 포함되는 산소원자에 대한 탄소원자의 비(C/O)는 5 이상이며, 질소(N)는 3.5 at% 미만 포함되기 때문에 도전성 분말의 전기적 특성이 향상되며, 동시에 커패시터의 신뢰성을 향상시킬 수 있다.
양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층을 이용하지 않고 금속 입자에 그래핀층을 형성하는 경우에는 금속 입자의 표면에 고르게 그래핀층이 형성되지 않는 문제가 있었다.
하지만 즉, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말은 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)을 포함하기 때문에 때문에 금속 입자(10)의 표면에 고르게 형성될 수 있다. 예를 들어, 금속 입자(10)의 표면 전부에 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)이 고르게 형성될 수 있다.
도 1 및 2을 참조하면, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말은 코어로 금속 입자(10)를, 쉘로 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)으로 구성되는 코어-쉘 구조를 가질 수 있다.
이때, 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)의 두께(Tg)는 5 nm일 수 있으며, 바람직하게 1 nm 이하일 수 있다.
금속 입자(10)의 지름을 D라 하고, 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)의 두께를 Tg라 할 때, Tg/D는 0.1 이하일 수 있다.
양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)의 단일 층의 두께는 3Å이다. 10장 정도로 적층 된 그래핀은 FLG(Few layer grapheme)로 분류되는데, 그 두께는 2~3 nm 정도가 된다. 금속 입자(10)의 두께가 60nm인 경우, Tg/D는 0.1을 초과하면 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)의 적층수가 증가하게 된다. 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)의 적층수가 증가함에 따라서, 금속 입자(10)의 소결성을 크게 저하시키게 되며, 커패시터의 제조 공정 중 소성 단계 등의 고온으로 인한 작용기 분해 양의 증가로 블리스터 등의 문제가 발생하게 된다.
도 1의 확대도를 참조하면, 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)은 탄소가 육각형의 판상 구조로 그래핀 시트와 유사한 결합 구조를 가지는 것을 알 수 있다. 또한, 양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)은 적절한 결합각을 유지하여 구부려져 있는 구 형상, 원통 형상, 다면체 형상 등을 가질 수 있으나 이에 제한되는 것은 아니다.
양전하를 가지는 그래핀층(20) 또는 음전하를 가지는 산화 그래핀층(20)은 적어도 하나 이상의 층으로 구성될 수 있다. 예를 들어, 도 2와 같이 그래핀층은 2층 이상의 다층으로 형성될 수 있다.
도 3은 가스 플로우(Gas flow) 3% H2, 100cc/min N2, 10℃/min 가열 조건에서의 소결 수축 거동을 측정한 것을 개략적으로 도시한 것이다.
도 3의 실시예는 본 발명의 일 실시예에 따른 내부전극용 도전성 분말을 이용하여 제조된 내부전극의 소결 수축 거동을 측정한 것이며, 비교예는 평균 80 nm의 지름을 가지는 니켈 분말을 이용하여 제조된 내부전극의 소결 수축 거동을 측정한 것이다.
도 3을 참조하면, 비교예의 경우에는 수축개시온도가 245℃이며 5% 수축 온도가 392℃이지만, 실시예의 경우에는 수축개시온도가 375℃이며 5% 수축온도가 482℃이다.
즉, 실시예는 비교예에 비해 수축개시온도가 130℃ 증가하였으며, 5% 수축온도는 90℃ 상승했음을 알 수 있다.
일반적으로 유전층을 형성하기 위한 세라믹 그린 시트는 1100℃ 이상의 고온에서 소성되고, 내부전극을 형성하기 위한 도전성 페이스트는 보다 저온에서 소결 수축된다. 따라서, 유전층을 형성하기 위하여 소성을 진행하는 중에 내부전극의 과소성이 발생할 수 있고, 이로 인하여 내부전극이 뭉치거나 끊어질 수 있고, 내부전극의 연결성이 저하될 수 있다. 또한, 소성 후 크랙과 같은 커패시터의 내부 구조 결함이 발생할 수 있다.
하지만, 본 발명의 일 실시예에 따른 내부전극용 도전성 분말을 이용하여 내부전극을 형성하는 경우, 니켈 분말만을 이용한 경우에 비해 수축개시온도가 130℃ 증가하였으며, 5% 수축온도는 90℃ 상승하므로 유전층과 내부전극의 수축률 차이를 최소화할 수 있으므로, 살술한 내부전극의 과소성으로 인한 문제나 크랙의 발생 등을 방지할 수 있다.
커패시터
도 4는 본 발명의 다른 실시예에 따른 커패시터의 단면도를 개략적으로 도시한 것이며, 도 5는 도 4의 P 부분의 확대도를 도시한 것이다.
도 4 및 5를 참조하여, 본 발명의 다른 실시예에 따른 커패시터의 구조를 살펴보도록 한다.
본 발명의 다른 실시예에 따른 커패시터(100)는 바디(110), 내부전극(120) 및 외부전극(130)을 포함한다.
바디(110)는 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 육면체로 형성될 수 있다. 즉, 바디는 서로 대향하는 제1 및 제2면, 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함한다. 여기서, 제1 및 제2면은 바디의 길이 방향의 양 단면을 의미하며, 제3 및 제4면은 바디의 두께 방향의 양 단면을 의미하고, 제5 및 제6면은 폭 방향의 양 단면을 의미한다.
이러한 바디(110)는 복수의 유전층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 바디(110)를 형성하는 복수의 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전층(111)은 그 두께를 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
내부전극(120)은 서로 다른 극성을 갖는 한 쌍의 제1 내부전극과 제2 내부전극이 복수 개로 구성될 수 있으며, 바디(110)의 두께 방향으로 적층되는 복수의 유전층(111)을 사이에 두고 소정의 두께로 형성될 수 있다.
내부전극(120)은 본 발명의 일 실시예에 따른 내부전극용 도전성 분말을 포함하는 도전성 페이스트를 인쇄하여 유전층(111)의 적층 방향을 따라 바디(110)의 길이방향의 양단면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 내부전극(120)은 바디(110)의 길이 방향 양 단면으로 번갈아 노출되는 부분을 통해 바디(110)의 길이 방향의 양 단면에 형성된 외부전극(130)과 각각 전기적으로 연결될 수 있다.
따라서, 외부전극(130)에 전압을 인가하면 서로 대향하는 내부전극(120) 사이에 전하가 축적되고, 이때 커패시터(100)의 정전 용량은 내부전극(120)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 내부전극(120)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
바디(110)의 길이 방향의 양 단면에는 외부전극(130)이 배치될 수 있다. 외부전극(130)은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 도시하지 않았으나, 외부전극(130)에는 도금층이 더 형성될 수 있다.
바디(110)의 상부 및 하부에는 내부전극이 형성되지 않는 커버층(140)이 배치될 수 있다.
커버층(140)은 내부전극을 형성하지 않은 복수의 유전층을 적층 및 압착하여 형성될 수 있다.
따라서, 커버층(140)은 커패시터(100)의 용량 형성에 기여하지 않는 부분을 의미하며, 반대로 내부전극(120)이 배치되어 커패시터(100)의 용량에 기여하는 부분을 용량부로 정의할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)의 내부전극(120)에 포함되는 금속 입자(121)의 입계(122)에는 탄소가 배치된다.
본 발명의 일 실시예에 따른 커패시터의 내부전극(120)은 입계(122)에 탄소가 배치된 금속 입자(121)를 포함하기 때문에, 내부전극의 연결성이 현저히 향상된다.
따라서, 종래의 커패시터의 내부전극에 비해 내부전극의 두께를 현저히 얇게 제작하는 것이 가능하다.
예를 들어, 본 발명의 일 실시예에 따른 커패시터(100)의 내부전극(120)은 300 nm 이하 일 수 있으며, 바람직하게 100 nm 이하일 수 있다.
하기의 표1은 유전층의 두께가 500 nm이고, 내부전극의 두께가 각각 500nm, 100nm, 50nm, 10nm인 경우에 적층수에 따른 용량부의 두께를 측정한 것이다.
내부전극의 두께(nm) 비교예 실시예 1 실시예 2 실시예 3
500 100 50 10
적층수 용량부의 두께 (㎛) 용량부의 두께 (㎛) 용량부의 두께 (㎛) 용량부의 두께 (㎛)
10 10.5 6.1 5.55 5.11
50 50.5 30.1 27.55 25.51
100 100.5 60.1 55.05 51.01
200 200.5 120.1 110.05 102.01
300 300.5 180.1 165.05 153.01
500 500.5 300.1 275.05 255.01
800 800.5 480.1 440.05 408.01
1000 1000.5 600.1 550.05 510.01
표 1을 참조하면, 비교예의 경우에는 용량부에 500층을 적층하기 위해서는 용량부의 두께가 500.5 ㎛가 된다. 또한, 비교예의 경우에는 고용량의 커패시터를 제조하기 위하여 용량부에 1000층을 적층하려면 용량부의 두께가 1000.5 ㎛가 된다.
하지만, 본 발명의 다른 실시예에 따른 커패시터의 내부전극은 입계(122)에 탄소가 배치된 금속 입자(121)를 포함하기 때문에 내부전극(120)의 두께를 100 nm 이하로 얇게 하여도 전극의 연결성이 유지될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 커패시터의 내부전극은 용량부의 두께가 500.5 ㎛ 이상일 때, 용량부에 적층된 유전층의 적층수는 834 이상일 수 있다. 결론적으로, 종래와 같이 니켈 분말을 이용하여 내부전극을 형성한 경우에 비하여 커패시터(100)의 용량을 현저히 향상시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 내부전극의 미세구조를 촬영하여 성분 분석을 한 것이다.
도 6을 참조하면, 사진에 검은색 선으로 나타나는 금속 입자의 입계에서 탄소가 검출되는 것을 확인할 수 있다.
이때, 본 발명의 다른 실시예에 따른 커패시터(100)의 내부전극(120)에 포함된 금속 입자(121)의 입계(122)에 포함된 탄소의 함량은 3 내지 5.2 wt% 일 수 있다.
금속 입자(121)의 입계(122)에 포함된 탄소의 함량이 3 wt% 미만인 경우에는 내부전극의 연결성이 감소하고, 5.2 wt%를 초과하는 경우에는 내부전극의 기계적 강도가 감소하여 커패시터(100)의 신뢰성이 감소하는 문제가 있다.
따라서, 금속 입자(121)의 입계(122)에 포함된 탄소의 함량이 3 내지 5.2 wt% 인 경우에 내부전극의 연결성을 향상시키고, 동시에 내부전극의 기계적 강도를 증가시켜 커패시터(100)의 신뢰성을 향상시킬 수 있다.
도 7은 내부전극의 상부 또는 하부에 그래핀 전극층을 더 포함하는 것을 도시한 확대도이다.
도 7을 참조하면, 내부전극(120)의 상부 또는 하부에는 그래핀 전극층(125)이 배치될 수 있다.
본 발명의 다른 실시예에 따른 커패시터(100)가 그래핀 전극층(125)을 포함하는 경우, 내부전극(120)의 연결성이 100%가 될 수 있다.
그래핀 전극층(125)은 산소 원자에 대한 탄소 원자의 비인 C/O는 5 이상이며, N은 3.5 at% 미만 포함할 수 있다.
그래핀 전극층(125)은 내부전극(120)의 상부에만 배치되거나, 하부에만 배치될 수도 있지만, 도 6과 같이 내부전극(120)의 상부 및 하부에 모두 배치되는 것도 가능하다.
그래핀 전극층(125)의 두께는 9 내지 11 nm일 수 있으며, 예를 들어 10 nm일 수 있다.
도 8은 내부전극용 도전성 분말의 금속 입자의 표면에 배치된 그래핀층의 함량에 따른 내부전극의 비저항을 측정한 것을 개략적으로 도시한 것이다.
도 8은 내부전극용 도전성 분말로 니켈만 포함된 경우(Ni), 니켈 금속입자 표면에 그래핀층이 25 ppm 포함하는 경우(Ni-25G), 니켈 금속입자 표면에 그래핀층이 50 ppm 포함하는 경우(Ni-50G), 니켈 금속입자 표면에 그래핀층이 100 ppm 포함하는 경우(Ni-100G)의 내부전극의 비저항을 측정하였다.
도 8을 참조하면, 내부전극용 도전성 분말의 금속 입자의 표면에 그래핀층이 형성되지 않은 경우에는 그래핀층이 형성된 경우에 비해서 비저항이 매우 높게 측정되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 금속입자
20: 그래핀층
100: 커패시터
110: 바디
120: 내부전극
130: 외부전극

Claims (15)

  1. 금속 입자; 및
    상기 금속 입자의 표면의 적어도 일부에 배치되며, 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층을 포함하는 내부전극용 도전성 분말.
  2. 제1항에 있어서,
    상기 금속 입자 및 상기 그래핀층은 코어-쉘 구조를 형성하는 내부전극용 도전성 분말.
  3. 제1항에 있어서,
    상기 금속 입자의 지름을 D라 하고, 상기 그래핀층의 두께를 Tg라 할 때, Tg/D는 0.1 이하인 내부전극용 도전성 분말.
  4. 제1항에 있어서,
    상기 그래핀층은 산소 원자에 대한 탄소 원자의 비인 C/O는 5 이상이며, N은 3.5 at% 미만을 포함하는 내부전극용 도전성 분말.
  5. 제1항에 있어서,
    상기 그래핀층은 적어도 2층 이상인 내부전극용 도전성 분말.
  6. 제1항에 있어서,
    상기 그래핀층은 상기 금속 입자의 표면의 전부에 배치되는 내부전극용 도전성 분말.
  7. 복수의 유전층이 배치된 바디;
    상기 유전층에 배치되며, 입계에 탄소가 배치된 금속 입자를 포함하는 내부전극; 및
    상기 바디의 외측에 배치되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하는 커패시터.
  8. 제7항에 있어서,
    상기 탄소의 함량은 3 내지 5.2 wt%인 커패시터.
  9. 제7항에 있어서,
    상기 내부전극의 두께는 300 nm 이하인 커패시터.
  10. 제7항에 있어서,
    상기 내부전극은 상기 내부전극의 상부 또는 하부에 배치되는 그래핀 전극층을 포함하는 커패시터.
  11. 제10항에 있어서,
    상기 그래핀 전극층의 두께는 9 내지 11 nm인 커패시터.
  12. 제10항에 있어서,
    상기 그래핀 전극층은 산소 원자에 대한 탄소 원자의 비인 C/O는 5 이상이며, N은 3.5 at% 미만을 포함하는 커패시터.
  13. 제7항에 있어서,
    상기 내부전극은 상기 내부전극의 상부 및 하부에 배치되는 그래핀 전극층을 포함하는 커패시터.
  14. 제7항에 있어서,
    상기 바디는 서로 다른 극성의 내부전극이 유전층을 사이에 대고 배치되는 용량부를 포함하고,
    상기 용량부의 두께가 500.5 ㎛ 이상일 때, 상기 용량부에 적층된 유전층의 적층수는 834 이상인 커패시터.
  15. 복수의 유전층이 배치된 바디;
    상기 유전층에 배치되며, 내부전극용 도전성 분말을 포함하는 내부전극; 및
    상기 바디의 외측에 배치되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하고,
    상기 내부전극용 도전성 분말은,
    금속 입자; 및
    상기 금속 입자의 표면의 적어도 일부에 배치되며, 양전하를 가지는 그래핀층 또는 음전하를 가지는 산화 그래핀층;을 포함하는 커패시터.
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