KR20190121210A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제조 방법은 세라믹 그린시트를 마련하는 단계; 도전성 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계; 및 상기 바디에 전극층을 형성하고, 상기 전극층 상에 전도성 수지층을 형성하여 외부 전극을 형성하는 단계;를 포함하며, 상기 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상이다.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 바디, 바디 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전장 부품에 대한 업계의 관심이 높아지고 있으며, 자동차 혹은 인포테인먼트 시스템에 사용되는 전장산업용 적층 세라믹 커패시터에 대해 고신뢰성 및 고내전압 특성이 요구되고 있다.
고신뢰성 및 고내전압 특성을 확보하기 위해서는 내부 전극의 끊김 및 뭉침 현상을 억제하여 내부 전극의 연결성을 향상시켜야 한다.
종래에 전극 끊김 현상, 전극의 뭉침 현상 등의 문제점을 해결하기 위하여, 내부 전극용 페이스트에 공재(도전성 분말 소결 지연용 세라믹 재료)를 분산시켜 도전성 분말의 소결을 지연시키는 방안이 개발되었으나, 공재의 분산 상태에 따라 국부적인 문제점이 발생할 수 있었으며, 충분한 효과를 얻기 위해서는 다량의 공재와 유기물이 포함되어야 했다.
또한, 시트 강도를 구현하기 위해 사용한 유기물들의 일부가 가소 시 악성 잔탄(결정화된 잔류 탄소)으로 남아 전극 뭉침 현상, 유전체층의 불균일 소결 등의 문제점을 유발할 수 있었다.
따라서, 악성 잔탄의 형성을 억제하면서도 분산성 등의 문제점 없이 내부 전극의 끊김 및 뭉침 현상을 개선하기 위한 방법에 대한 개발이 요구된다.
본 발명의 목적 중 하나는 악성 잔탄의 형성을 억제하면서도 분산성 등의 문제점 없이 내부 전극의 끊김 및 뭉침 현상을 억제하여 고신뢰성 및 고내전압 특성을 가지는 적층 세라믹 전자부품의 제조방법을 제공하기 위함이다.
본 발명의 일 실시 예에 따르면, 세라믹 그린시트를 마련하는 단계; 도전성 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계; 및 상기 바디에 전극층을 형성하고, 상기 전극층 상에 전도성 수지층을 형성하여 외부 전극을 형성하는 단계;를 포함하고, 상기 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상인 적층 세라믹 전자부품의 제조 방법을 제공한다.
또한, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품으로서, 유전체층 및 내부 전극을 포함하는 바디; 및 상기 바디에 배치되며 상기 내부 전극과 연결되는 전극층 및 상기 전극층 상에 배치되는 전도성 수지층을 포함하는 외부 전극; 을 포함하고, 상기 내부 전극은 금속 결정립 및 상기 금속 결정립을 둘러싼 복합층을 포함하며, 상기 복합층은 Ni 및 Sn을 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 Sn을 포함하는 도전성 분말을 이용하여 내부 전극을 형성함으로써 악성 잔탄의 형성을 억제하면서도 분산성 등의 문제점 없이 내부 전극의 끊김 및 뭉침 현상을 억제할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 코어-쉘 구조를 가지는 도전성 분말을 개략적으로 나타낸 도면이다.
도 2는 도전성 금속 대비 Sn 함량의 변화에 따른 열수축 거동을 비교한 그래프이다.
도 3은 내부 전극 패턴이 형성된 세라믹 그린시트를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 5는 도 4의 바디를 개략적으로 나타낸 사시도이다.
도 6은 도 4의 I-I`선을 따른 단면을 나타낸 도면이다.
도 7은 도 6의 P1 부분을 확대하여 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향 또는 길이 방향, Y 방향은 제3 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향 또는 두께 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 코어-쉘 구조를 가지는 도전성 분말을 개략적으로 나타낸 도면이다.
도 2는 도전성 금속 대비 Sn 함량의 변화에 따른 열수축 거동을 비교한 그래프이다.
도 3은 내부 전극 패턴이 형성된 세라믹 그린시트를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 5는 도 4의 바디를 개략적으로 나타낸 사시도이다.
도 6은 도 4의 I-I`선을 따른 단면을 나타낸 도면이다.
도 7은 도 6의 P1 부분을 확대하여 나타낸 도면이다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 측면에 따른 적층 세라믹 전자부품의 제조방법 및 그에 따라 제조된 적층 세라믹 전자부품에 대하여 상세히 설명한다.
적층 세라믹 전자부품의 제조방법
본 발명의 일 측면에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 그린시트를 마련하는 단계; 도전성 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계; 및 상기 바디에 전극층을 형성하고, 상기 전극층 상에 전도성 수지층을 형성하여 외부 전극을 형성하는 단계;를 포함하며, 상기 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상이다.
세라믹 그린시트를 마련하는 단계
세라믹 분말을 포함하는 세라믹 그린시트를 마련한다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 6에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
내부 전극 패턴을 형성하는 단계
도전성 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성한다. 상기 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상이다.
상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
내부 전극용 페이스트와 세라믹 그린시트와의 소결 온도 차이로 인해 전극 끊김 현상, 전극의 뭉침 현상 등 여러가지 문제점이 발생할 수 있다. 특히, 고신뢰성 및 고내전압 특성을 확보하기 위해서는 내부 전극의 끊김 및 뭉침 현상을 억제하여 내부 전극의 연결성을 향상시켜야 한다.
종래에 전극 끊김 현상, 전극의 뭉침 현상 등의 문제점을 해결하기 위하여, 내부 전극용 페이스트에 공재(도전성 분말 소결 지연용 세라믹 재료)를 분산시켜 도전성 분말의 소결을 지연시키는 방안이 개발되었으나, 공재의 분산 상태에 따라 국부적인 문제점이 발생할 수 있었으며, 충분한 효과를 얻기 위해서는 다량의 공재와 유기물이 포함되어야 했다.
또한, 시트 강도를 구현하기 위해 사용한 유기물들의 일부가 가소 시 악성 잔탄(결정화된 잔류 탄소)으로 남아 전극 뭉침 현상, 유전체층의 불균일 소결 등의 문제점을 유발할 수 있었다.
본 발명의 일 실시예에 따른 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상으로서, 도전성 분말 자체에 Sn을 포함하므로 분산성과 무관하게 도전성 분말의 소결을 균일하게 지연시킬 수 있다.
또한, Sn을 포함하지 않는 도전성 분말을 이용하는 경우 전극 표면에 실타래처럼 관찰되는 악성 잔탄(결정화된 잔류 탄소)이 생성되어 전극 뭉침 현상, 유전체층의 불균일 소결 등의 문제점이 발생할 우려가 있었다. 그러나, 본 발명의 일 실시예에 따르면 Sn이 도전성 금속이 뭉치는 것을 억제하고, 가소 시 도전성 분말의 탈수소화 촉매 역할로 인한 악성 잔탄(결정화된 잔류 탄소)의 생성을 억제할 수 있다.
또한, Sn은 도전성 분말에 고용은 잘 되지 않으나 도전성 분말과의 젖음성은 좋고, 융점이 낮기 때문에 도 7에 도시된 바와 같이 Sn이 소성 과정에서 내부 전극(121, 122)의 결정립(121a, 122a)의 표면에 농화되어 Ni 및 Sn을 포함하는 복합층(121b, 122b)을 형성함으로써 결정립(121a, 122a)의 성장을 억제할 수 있다.
따라서, 본 발명의 일 실시예에 따르면 악성 잔탄의 형성을 억제하면서도 분산성 등의 문제점 없이 내부 전극의 끊김 및 뭉침 현상을 억제할 수 있으며, 고신뢰성 및 고내전압 특성을 가지는 적층 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.
도 2는 Sn을 포함하지 않는 도전성 분말(비교예 1), 도전성 금속 대비 Sn 함량이 0.2 wt%인 도전성 분말(비교예 2), 도전성 금속 대비 코팅층의 Sn 함량이 1.5 wt%인 도전성 분말(발명예 1)의 열수축 거동을 비교한 그래프이다.
도 2를 참조하면, 도전성 금속 대비 Sn 함량이 증가할수록 수축 개시 온도가 높아짐을 확인할 수 있다. 다만, 비교예 2의 경우 Sn 함량이 1.5 wt% 미만으로 Sn을 포함하지 않는 비교예 1 과 수축 개시 온도가 크게 차이가 나지 않아 그 효과가 불충분하였다. 반면에, 도전성 금속 대비 Sn 함량이 1.5 wt%인 발명예 1의 경우, 비교예 1 보다 수축 개시 온도가 현저히 높아진 것을 확인할 수 있다.
따라서, 도전성 금속 대비 Sn 함량이 1.5 wt% 이상인 것이 바람직하다. 한편, 도전성 금속 대비 Sn 함량의 상한은 특별히 제한할 필요는 없으나, 4.0 wt% 이하일 수 있다.
이때, Sn은 도전성 금속과 합금을 형성하여 합금 형태로 도전성 분말에 포함되거나, 도전성 금속 표면에 코팅된 형태로 도전성 분말에 포함될 수 있다.
상기 도전성 금속 표면에 코팅된 형태에 대하여 도 1을 참조하여 설명하면, 도전성 분말은 코어-쉘 구조(10)를 가지며, 상기 도전성 금속은 상기 코어(11)에 포함되고, 상기 Sn은 상기 쉘(12)에 포함될 수 있다.
상기 쉘(12)은 원자층 증착 공법에 의해 형성된 것일 수 있다.
원자층 증착(Atomic Layer Deposition, ALD) 공법은 반도체공정 중 기판 표면에 박막이나 보호막을 증착시키는 기술로 화학적으로 박막을 입히는 기존 증착 기술과 달리 원자층을 한 층씩 쌓아 박막을 성장시키는 기술이다. 원자층 증착 공법은 단차 피복(Step-coverage)이 우수하며 박막 두께조절이 용이하고, 균일한 박막을 형성할 수 있는 장점이 있다.
코어(11) 표면에 원자층 증착 공법에 의해 쉘(12)을 형성함으로써 치밀하고 균일한 Sn 코팅층을 형성할 수 있다.
한편, 도전성 분말은 Cu, Ag, Pd, Pt, Rh, Ir, Ru 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 추가로 포함할 수 있다.
또한, 도전성 분말은 W, Mo, Cr, Co 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 추가로 포함할 수 있다.
W, Mo, Cr 및 Co는 고융점을 가지기 때문에 저융점의 Sn에 의한 결정립의 성장을 억제 효과를 보다 향상시키는 역할을 할 수 있다.
또한, 상기 내부 전극용 페이스트는 상기 도전성 분말 함량 대비 300 ppm 이하(0은 제외)의 S를 추가로 포함할 수 있다.
일반적으로 내부 전극용 도전성 페이스트에는 수축 지연제인 황(S)을 포함할 수 있으나, 그 함량이 300 ppm 초과인 경우에는 소성 후 Ni 및 Sn을 포함하는 복합층이 불균일하게 형성될 우려가 있다.
한편, 상기 도전성 분말에 포함되는 도전성 금속은 Sn보다 융점이 높은 Ni 분말일 수 있다.
세라믹 적층체를 형성하는 단계
내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성한다.
이때, 세라믹 적층체를 적층 방향으로부터 가압하여, 압착시킬 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부 전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. 이에 따라, 도 3에 도시된 바와 같이, 세라믹 그린시트(S) 상에 소성 후 제1 내부 전극(121)이 되는 내부 전극 패턴(P1)이 형성된 세라믹 그린시트(a)와 세라믹 그린시트(S) 상에 소성 후 제2 내부 전극(122)이 되는 내부 전극 패턴(P2)이 형성된 세라믹 그린시트(b)가 번갈아 적층된 형태를 가질 수 있다.
바디를 형성하는 단계
세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성한다.
상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
외부 전극을 형성하는 단계
바디에 전극층을 형성하고, 상기 전극층 상에 전도성 수지층을 형성하여 외부 전극을 형성한다. 바디의 측면을 덮으며, 바디의 측면으로 노출된 내부 전극과 전기적으로 연결되도록 전극층을 형성할 수 있다.
상기 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 글라스를 포함하는 페이스트를 도포하여 형성하고, 상기 전도성 수지층은 상기 전극층 상에 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 베이스 수지를 포함하는 페이스트를 도포하여 형성할 수 있다.
이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
적층 세라믹 전자부품
상술한 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품(100)은 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디(110)에 배치되며 상기 내부 전극(121, 122)과 연결되는 전극층(131a, 132a) 및 상기 전극층 상에 배치되는 전도성 수지층(131b, 132b)을 포함하는 외부 전극(131, 132);을 포함하고, 상기 내부 전극(121, 122)은 금속 결정립(121a, 122a) 및 상기 금속 결정립(121a, 122a)을 둘러싼 복합층(121b, 122b)을 포함하며, 상기 복합층(121b, 122b)은 Ni 및 Sn을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
도 5를 참조하면, 제1 면(1)과 제2 면(2) 간의 거리를 바디의 두께(T), 제3 면(3)과 제4 면(4) 간의 거리를 바디의 길이(L), 제5 면(5)과 제6 면(6) 간의 거리를 바디의 폭(W)으로 정의할 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이때, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다.
커버부(112)는 내부 전극(121, 122)을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 포함할 수 있다.
커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4면(3, 4)으로 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)은 금속 결정립(121a, 122a) 및 상기 금속 결정립(121a, 122a)을 둘러싼 복합층(121b, 122b)을 포함하며, 상기 복합층(121b, 122b)은 Ni 및 Sn을 포함한다. Ni 및 Sn을 포함하는 복합층(121b, 122b)은 적어도 하나의 금속 결정립(121a, 122a)을 거의 완전하게 둘러싸고 있는 형태일 수 있다.
금속 결정립(121a, 122a)은 금속 원자가 규칙적으로 배열해서 만들어진 다면체이다. Ni 및 Sn을 포함하는 복합층(121b, 122b)은 금속 결정립(121a, 122a)을 둘러싸고 있다. 즉, Ni 및 Sn을 포함하는 복합층(121b, 122b)은 금속 결정립계(Grain Boundary)에 존재한다. Ni 및 Sn을 포함하는 복합층(121b, 122b)은 금속 결정립(121a, 122a)이 외부로 성장하는 것을 억제함으로써 내부 전극 끊김 현상을 억제하고, 내부 전극 뭉침현상을 억제하는 역할을 한다.
내부 전극(121, 122)의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의할 때, Ni 및 Sn을 포함하는 복합층(121b, 122b)이 금속 결정립(121a, 122a)이 외부로 성장하는 것을 억제함으로써 내부 전극(121, 122)이 85%≤C를 만족할 수 있다.
Ni 및 Sn을 포함하는 복합층(121b, 122b)의 두께는 1~15nm일 수 있다.
Ni 및 Sn을 포함하는 복합층(121b, 122b)의 두께가 1nm 미만인 경우에는 금속 결정립이 외부로 성장하는 것을 충분히 억제할 수 없을 수 있으며, 15nm 초과인 경우에는 Ni 및 Sn을 포함하는 복합층(121b, 122b)의 두께가 균일하지 못하여 금속 결정립이 외부로 성장하는 것을 억제하는 효과가 떨어질 수 있다.
상기 금속 결정립(121a, 122a)은 Ni 결정립일 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되며 상기 내부 전극(121, 122)과 연결되는 전극층(131a, 132a) 및 상기 전극층 상에 배치되는 전도성 수지층(131b, 132b)을 포함한다.
이때, 외부 전극(131, 132)은 상기 전도성 수지층(131b, 132b) 상에 형성된 Ni 도금층(131c, 132c) 및 상기 Ni 도금층 상에 형성된 Sn 도금층(131d, 132d)을 더 포함할 수 있다.
또한, 외부 전극(131, 132)은 바디의 제3 면(3)에 배치되는 제1 외부 전극(131) 및 바디의 제4 면(4)에 배치되는 제2 외부 전극(132)을 포함할 수 있다.
제1 외부 전극(131)은 상기 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치되는 제1 전도성 수지층(131b)을 포함할 수 있다.
제2 외부 전극(132)은 상기 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치되는 제2 전도성 수지층(132b)을 포함할 수 있다.
제1 외부 전극(131)은 상기 제1 전도성 수지층(131b) 상에 배치되는 제1 Ni 도금층(131c) 및 상기 제1 Ni 도금층 상에 배치되는 제1 Sn 도금층(131d)을 더 포함할 수 있다.
제2 외부 전극(132)은 상기 제2 전도성 수지층(132b) 상에 배치되는 제2 Ni 도금층(132c) 및 상기 제2 Ni 도금층 상에 배치되는 제2 Sn 도금층(132d)을 더 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.
상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.
전도성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 Ni 도금층(131c, 132c)은 전도성 수지층(131b, 132b) 상에 형성되며, 전도성 수지층(131b, 132b)을 완전히 덮는 형태로 형성될 수 있다.
상기 Sn 도금층(131d, 132d)은 Ni 도금층(131c, 132c) 상에 형성되며, Ni 도금층(131c, 132c)을 완전히 덮는 형태로 형성될 수 있다.
Ni 도금층(131c, 132c) 및 Sn 도금층(131d, 132d)은 연결성 및 실장 특성을 향상시키는 역할을 한다.
외부 전극(131, 132)은 바디의 제3 면(3) 또는 제4 면(4)에 배치되는 접속부(C)와 상기 접속부(C)에서 상기 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부(B)를 포함할 수 있다.
이때, 밴드부(B)는 제1 및 제2 면(1, 2)의 일부뿐만 아니라, 접속부(C)에서 제5 및 제6 면(5, 6)의 일부까지도 연장될 수 있다.
도 7은 도 6의 P1 영역 확대도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2*te 를 만족할 수 있다.
즉, 본 발명의 일 실시 예에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시 예에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)를 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극의 두께(te)는 1 ㎛ 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 ㎛ 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 바디
111: 유전체층
112: 커버부
121, 122: 내부 전극
121a, 122a: 금속 결정립
121b, 122b: 복합층
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 전도성 수지층

Claims (16)

  1. 세라믹 그린시트를 마련하는 단계;
    도전성 분말을 포함하는 내부 전극용 페이스트를 상기 세라믹 그린시트 상에 도포하여 내부 전극 패턴을 형성하는 단계;
    상기 내부 전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 세라믹 적층체를 소성하여 유전체층 및 내부 전극을 포함하는 바디를 형성하는 단계; 및
    상기 바디에 전극층을 형성하고, 상기 전극층 상에 전도성 수지층을 형성하여 외부 전극을 형성하는 단계;를 포함하며,
    상기 도전성 분말은 도전성 금속 및 Sn을 포함하고, 상기 도전성 금속 대비 상기 Sn 함량은 1.5wt% 이상인
    적층 세라믹 전자부품의 제조 방법.
  2. 제1항에 있어서,
    상기 도전성 분말은 코어-쉘 구조를 가지며, 상기 도전성 금속은 상기 코어에 포함되고, 상기 Sn은 상기 쉘에 포함되는
    적층 세라믹 전자부품의 제조 방법.
  3. 제2항에 있어서,
    상기 쉘은 원자층 증착 공법에 의해 형성되는
    적층 세라믹 전자부품의 제조 방법.
  4. 제1항에 있어서,
    상기 Sn은 상기 도전성 금속과 합금을 형성하여 합금 형태로 상기 도전성 분말에 포함되는
    적층 세라믹 전자부품의 제조 방법.
  5. 제1항에 있어서,
    상기 도전성 분말은 W, Mo, Cr, Co 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 추가로 포함하는
    적층 세라믹 전자부품의 제조 방법.
  6. 제1항에 있어서,
    상기 도전성 분말은 Cu, Ag, Pd, Pt, Rh, Ir, Ru 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 추가로 포함하는
    적층 세라믹 전자부품의 제조 방법.
  7. 제1항에 있어서,
    상기 내부 전극용 페이스트는 상기 도전성 분말 함량 대비 300 ppm 이하의 S를 추가로 포함하는
    적층 세라믹 전자부품의 제조 방법.
  8. 제1항에 있어서,
    상기 도전성 금속은 Ni인
    적층 세라믹 전자부품의 제조 방법.
  9. 제1항에 있어서,
    상기 전극층은 Cu, Ag, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 글라스를 포함하는 페이스트를 도포하여 형성하고,
    상기 전도성 수지층은 상기 전극층 상에 Cu, Ag, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 베이스 수지를 포함하는 페이스트를 도포하여 형성되는
    적층 세라믹 전자부품의 제조 방법.
  10. 제1항의 적층 세라믹 전자부품의 제조 방법에 의해 제조된 적층 세라믹 전자부품으로서,
    유전체층 및 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되며 상기 내부 전극과 연결되는 전극층 및 상기 전극층 상에 배치되는 전도성 수지층을 포함하는 외부 전극; 을 포함하고,
    상기 내부 전극은 금속 결정립 및 상기 금속 결정립을 둘러싼 복합층을 포함하며, 상기 복합층은 Ni 및 Sn을 포함하는
    적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 복합층의 두께는 1~15nm인
    적층 세라믹 전자부품.
  12. 제10항에 있어서,
    상기 금속 결정립은 Ni 결정립인
    적층 세라믹 전자부품.
  13. 제10항에 있어서,
    상기 내부 전극은, 내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
    적층 세라믹 전자부품.
  14. 제10항에 있어서,
    상기 전극층은 Cu, Ag, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 글라스를 포함하고,
    상기 전도성 수지층은 Cu, Ag, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상과 베이스 수지를 포함하는
    적층 세라믹 전자부품.
  15. 제10항에 있어서,
    상기 내부 전극의 두께는 1 ㎛ 미만이고, 상기 유전체층의 두께는 2.8 ㎛ 미만인
    적층 세라믹 전자부품.
  16. 제10항에 있어서,
    상기 내부 전극의 두께를 te, 상기 유전체층의 두께를 td라 정의할 때, td > 2*te 를 만족하는
    적층 세라믹 전자부품.
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