KR102004769B1 - 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층; 상기 전극층 상에 배치되며, 제1 도전성 분말을 포함하는 제1 복합 수지층; 및 상기 제1 복합 수지층 상에 배치되며, 상기 제1 도전성 분말과 다른 제2 도전성 분말을 포함하는 제2 복합 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판{Multi-layered ceramic capacitor, manufacturing method thereof and board for mounting the same}
본 발명은 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
그러나, 전도성 수지층을 외부 전극의 전극층과 도금층 사이에 적용하는 경우, 전극층과 전도성 수지층 또는 전도성 수지층과 도금층 사이에서 계면 분리 현상이 발생하는 문제가 있으며, 특히 이러한 계면 분리는 적층 세라믹 커패시터를 기판에 실장하는 과정에서 빈번하게 발생하여 적층 세라믹 커패시터의 신뢰성을 저하시키게 된다.
또한 전장 및 고압품 등 고 신뢰성을 요하는 특수사양의 제품군에 적용하기 위해서는 더 큰 신뢰성을 가지는 적층 세라믹 커패시터가 필요한 실정이며, 이에 따라 전도성 수지층과 도금층 사이의 계면 분리 현상을 개선한 적층 세라믹 커패시터가 요구된다.
대한민국 등록 특허 공보 제 10-0586962 호
본 발명은 외부전극의 계면 분리를 개선한 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 유전체 층 및 내부전극을 포함하는 세라믹 본체; 상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층; 상기 전극층 상에 배치되며, 제1 도전성 분말을 포함하는 제1 복합 수지층; 및 상기 제1 복합 수지층 상에 배치되며, 상기 제1 도전성 분말과 다른 제2 도전성 분말을 포함하는 제2 복합 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 도전성 분말은 구리(Cu) 및 은(Ag) 중 하나 이상을 포함할 수 있다.
상기 제2 도전성 분말은 니켈(Ni)을 포함할 수 있다.
상기 제1 복합 수지층 및 제2 복합 수지층은 열경화성 수지를 더 포함할 수 있다.
상기 열경화성 수지는 에폭시 수지를 포함할 수 있다.
본 발명의 적층 세라믹 커패시터는 상기 제2 복합 수지층 상에 형성된 도금층을 더 포함할 수 있다.
상기 도금층은 주석(Sn)을 포함할 수 있다.
상기 제2 복합 수지층과 상기 도금층이 접하는 영역에 형성된 금속 간 화합물을 더 포함할 수 있다
상기 금속 간 화합물은 상기 제2 도전성 분말과 상기 도금층에 포함된 금속의 반응으로 형성될 수 있다.
상기 금속 간 화합물의 두께는 1nm 내지 8nm 일 수 있다.
본 발명의 다른 일 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 상기 세라믹 그린 시트에 내부 전극 패턴을 형성하는 단계; 내부 전극 패턴이 형성된 상기 세라믹 그린시트를 적층 및 소성하여 유전체 층 및 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 내부 전극과 전기적으로 연결되도록 상기 세라믹 본체의 외부면에 전극층을 형성하는 단계; 상기 전극층 상에 제1 도전성 분말을 포함하는 제1 복합 수지 페이스트를 도포하는 단계; 상기 제1 복합 수지 페이스트 상에 제2 도전성 분말을 포함하는 제2 복합 수지 페이스트를 도포하는 단계; 및 상기 제1 복합 수지 페이스트 및 제2 복합 수지 페이스트를 경화시켜 제1 복합 수지층 및 제2 복합 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
본 발명의 또 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층, 상기 전극층 상에 배치되며 제1 도전성 분말을 포함하는 제1 복합 수지층 및 상기 제1 복합 수지층 상에 배치되며 상기 제1 도전성 분말과 다른 제2 도전성 분말을 포함하는 제2 복합 수지층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
본 발명에 따르면 외부전극의 계면 분리를 개선한 고신뢰성의 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 4는 본 발명 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 및 외부전극(130a, 130b)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121, 122)을 포함하며, 상기 내부전극은 제1 및 제2 내부전극을 포함할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극(121, 122)은 제1 내부전극(121)및 제2 내부전극(122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부전극(130a, 130b)와 전기적으로 연결될 수 있다. 보다 구체적으로 상기 외부전극은 제1 및 제2 외부 전극을 포함하며, 제1 내부전극은 제1 외부전극(130a)과 연결되고 제2 내부전극은 제2 내부전극(130b)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130a, 130b)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(130a)은 제1 전극층(131a), 제1 복합 수지층(132) 및 제2 복합 수지층(133)을 포함할 수 있으며, 상기 제2 외부전극(130a)은 제2 전극층(131a), 제1 복합 수지층(132) 및 제2 복합 수지층(133)을 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 131b)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 131b)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 131b) 상에는 제1 복합 수지층(132)이 배치될 수 있으며, 상기 제1 복합 수지층(132) 상에는 제2 복합 수지층(133)이 형성될 수 있다.
즉, 세라믹 본체의 외부면에 제1 및 제2 전극층이 배치되고, 상기 제1 및 제2 전극층의 외측에 제1 복합 수지층이, 제1 복합 수지층의 외측에 제2 복합 수지층이 배치될 수 있다.
본 명세서에서 외부전극을 기준으로 세라믹 본체(110)가 존재하는 방향을 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외측으로 정의한다.
도 3은 도 2의 P영역을 확대하여 나타낸 도면으로, 도 3에 도시된 바와 같이 상기 제1 복합 수지층(132)은 제1 전도성 분말(32a)과 베이스 수지(32b)를 포함하며, 상기 제1 전도성 분말은 구리(Cu), 은(Ag) 및 이들의 합금 중 적어도 하나 이상을 포함할 수 있다.
상기 베이스 수지는 열경화성 수지를 포함할 수 있다. 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.
상술한 바와 같이 상기 제1 복합 수지층(132)의 외측에는 제2 전도성 분말(33a)과 베이스 수지(33b)를 포함하는 제2 복합 수지층(133)이 배치된다.
상기 제2 전도성 분말(33a)과 제1 전도성 분말은 서로 다른 것으로 상기 제2 전도성 분말은 니켈(Ni)을 포함할 수 있다.
또한 상기 베이스 수지는 열경화성 수지를 포함할 수 있으며 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.
나아가 제2 복합 수지층에 포함된 베이스 수지는 제1 복합 수지층에 포함된 베이스 수지와 서로 동일 할 수 있으며, 이에 제한되지 않으며 서로 상이한 수지 재료를 포함할 수 있다.
상기 제1 및 제2 전극층이 전기전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극인 경우, 경도가 높아 외부의 충격을 완충시키지 못하고 외부 자극이 강해졌을 때 크랙 등이 발생할 수 있다. 즉 높은 경도로 인해 휨강도 특성이 높지 않다. 따라서 적층 세라믹 커패시터의 휨 강도 특성의 향상을 위해 상기 제1 및 제2 전극층 상에 복합 수지층을 형성할 수 있으며, 본 발명에 의할 때 상기 복합 수지층은 제1 복합 수지층 및 제2 복합 수지층을 포함할 수 있다.
상기 제1 복합 수지층(132)의 제1 도전성 분말(32a)은 전극층과의 전기적 도통을 양호하게 하기 위해 전기 전도도가 높은 은(Ag) 및 구리(Cu) 중 하나 이상을 포함할 수 있으며, 상기 제2 복합 수지층(133)의 제2 도전성 분말(33a)은 주석(Sn)을 포함하는 솔더 또는 주석(Sn)을 포함하는 도금층과의 결합력을 향상시키기 위해 니켈(Ni)을 포함할 수 있다.
구리(Cu) 또는 은(Ag)은 주석(Sn)과의 결합력이 낮기 때문에 외부전극의 최외측을 구성하는 금속이 구리 및 은 중 하나 이상을 포함하도록 형성하는 경우, 기판 실장 시 외부전극과 솔더와의 접합력이 낮아 실장 불량이 발생하는 문제가 있다. 따라서 일반적으로 주석(Sn)을 포함하는 도금층을 외부전극의 최 외측면에 배치하여 솔더와의 접합력을 향상시는 방법이 사용된다.
하지만 구리 및 은 중 하나 이상의 금속을 포함하는 외부전극에 바로 주석 도금층을 형성하면, 솔더를 이용하여 납땜 시 솔더 페이스트가 외부전극을 타고 오르지 않는 문제가 있다.
즉 구리(Cu) 및 은(Ag) 중 하나 이상의 도전성 분말을 포함하는 제1 복합 수지층 상에 바로 주석 도금층을 형성하는 경우, 주석 도금층이 최외측에 배치함에도 불구하고 주석 도금층이 구리 또는 은과 직접 접촉하면서 서로 반응하여 기판 실장 시 솔더가 외부전극을 타고 올라가지 않고 흘러내리는 문제가 있으며, 이 경우 접합력이 낮아 실장 불량이 발생할 수 있다.
또한 제1 복합 수지층 상에 바로 주석 도금층을 형성하는 경우 국부적인 미도금 불량이 유발되는 문제도 발생할 수 있다.
따라서 제1 복합 수지층(132) 상에 구리, 은 및 주석 모두와 결합력이 우수한 니켈을 완충(buffer)층으로 배치하는 경우 상술한 문제를 해결할 수 있다.
다만 니켈을 제1 복합 수지층 상에 도금의 방법으로 형성하는 경우 니켈 도금층과 제1 복합 수지층 사이의 강한 결합으로 인하여 제1 전극층과 제1 복합 수지층 또는 제2 전극층과 제1 복합 수지층 사이의 계면 분리(딜라미네이션)를 발생시킬 수 있다.
즉, 제1 복합 수지층 상에 니켈 도금층을 형성하게 되면 제1 및 제2 전극층과 제1 복합 수지층 사이의 결합력에 비해 제1 복합 수지층에 포함된 제1 전도성 금속과 니켈 도금층 사이의 결합력이 너무 강하여 외부전극의 내부에 도금에 의한 스트레스가 발생하게 되고, 상기 스트레스는 상대적으로 접착력이 약한 제1 및 제2 전극층과 제1 복합 수지층 사이의 계면 접착력 약화로 이어져 제1 및 제2 전극층과 제1 복합 수지층 사이에서 계면 분리가 발생하게 되는 것이다.
하지만 본 발명의 실시형태와 같이 제1 복합 수지층(132) 상에 니켈 분말을 포함하는 수지층(제2 복합 수지층-133)을 형성하는 경우 납땜의 용이성이 확보되어 실장 불량률을 감소시킴과 동시에, 제1 및 제2 전극층과 제1 복합 수지층 사이에 발생하는 딜라미네이션을 모두 해소할 수 있다.
즉, 제1 복합 수지층 상에 니켈 도금층을 형성하지않고 니켈을 포함하는 제2 도전성 금속 및 베이스 수지를 포함하는 제2 복합 수지층을 형성하는 경우, 제1 복합 수지층에 포함된 제1 도전성 금속과 제2 복합 수지층에 포함된 제2 도전성 금속의 접촉에 의해 통전이 이루어지게되어 제1 복합 수지층과 니켈 사이의 과도하게 강한 물리적 결합이 형성되지 않으며, 경도가 높은 도금층 형태가 아닌 니켈 분말과 베이스 수지를 포함하는 복합 수지층의 형태로 배치되어 제2 복합 수지층에 포함된 베이스 수지의 응력(스트레스) 흡수로 인해 제1 및 제2 전극층과 제1 복합 수지층 사이의 계면 분리 현상을 감소시킬 수 있다.
또한 제2 복합 수지층이 니켈을 포함하고 있어, 외부전극이 별도의 도금층을 포함하지 않더라도 주석을 포함하는 솔더를 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있다.
나아가 니켈 도금 공정에서 발생하는 다량의 니켈 도금 폐액을 줄일 수 있어 환경 친화적인 장점이 있다.
나아가 상기 제2 복합 수지층(133) 상에는 솔더와의 접착력을 더욱 향상시키기위해 도금층(134)이 형성될 수 있으며, 상기 도금층은 주석을 포함할 수 있다.
상기 제2 복합 수지층(133)과 상기 주석 도금층(134) 사이에는 제2 도전성 금속과 주석의 반응으로 형성된 금속 간 화합물(40)(intermetallic compound)이 형성될 수 있다.
즉 제2 복합 수지층과 도금층이 접하는 영역, 보다 구체적으로 제2 복합 수지층에 포함된 제2 도전성 금속과 도금층이 접하는 영역에는 금속 간 화합물(40)이 형성될 수 있다.
상기 금속 간 화합물은 제2 복합 수지층과 도금층 사이의 접착력을 강화시켜 열충격에 안정적인 적층 세라믹 커패시터를 제공할 수 있다.
상기 금속 간 화합물의 두께는 1nm 내지 8nm일 수 있다. 상기 금속 간 화합물의 두께가 1nm 미만인 경우 제2 복합 수지층과 도금층 사이의 접착력이 복합 수지층에 포함된 열경화성 수지에 의해 확보되는 수준과 유사하여 추가적인 접착력이 형성되지 않아 제2 복합 수지층과 도금층 사이에 계면 분리가 발생할 수 있다.
또한 상기 금속 간 화합물의 두께가 8nm를 초과하는 경우, 금속 간 화합물에 의해 제2 복합 수지층에 도금층에 의한 스트레스가 쌓이게 되면서, 제1 및 제2 전극층과 제1 복합 수지층 사이에서 계면 분리가 발생하는 문제가 있다.
따라서 제1 및 제2 전극층과 제1 복합 수지층 사이의 계면 분리 및 제2 복합 수지층 및 도금층 사이의 계면 분리를 모두 해소하기 위하여 상기 금속 간 화합물은 1nm 내지 8nm의 두께로 형성되는 것이 바람직하다.
적층 세라믹 커패시터의 제조방법
도 4는 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 4를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계(S1); 상기 세라믹 그린 시트에 내부 전극 패턴을 형성하는 단계(S2); 내부 전극 패턴이 형성된 상기 세라믹 그린시트를 적층 및 소성하여 유전체 층 및 내부 전극을 포함하는 세라믹 본체를 형성하는 단계(S3); 상기 내부 전극과 전기적으로 연결되도록 상기 세라믹 본체의 외부면에 전극층을 형성하는 단계(S4); 상기 전극층 상에 제1 도전성 분말을 포함하는 제1 복합 수지 페이스트를 도포하는 단계(S5); 상기 제1 복합 수지 페이스트 상에 제2 도전성 분말을 포함하는 제2 복합 수지 페이스트를 도포하는 단계(S6); 및 상기 제1 복합 수지 페이스트 및 제2 복합 수지 페이스트를 경화시켜 제1 복합 수지층 및 제2 복합 수지층을 형성하는 단계(S7); 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 금속 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,131b)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있으며, 상술한 바와 같이 구리(Cu)를 포함하는 것이 바람직하다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 및 제2 전극층의 외측에 제1 도전성 분말을 포함하는 제1 복합 수지 페이스트를 도포할 수 있다. 상기 제1 복합 수지 페이스트는 제1 도전성 분말과 베이스 수지를 포함할 수 있으며, 상기 제1 도전성 분말은 구리 및 은 중 적어도 하나 이상을 포함할 수 있다.
상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
다음으로 제1 복합 수지 페이스트 상에 제2 복합 수지 페이스트를 도포할 수 있다. 상기 제2 복합 수지 페이스트는 제2 도전성 분말과 베이스 수지를 포함할 수 있으며, 상기 제2 도전성 분말은 니켈(Ni)을 포함할 수 있다.
상기 제1 복합 수지 페이스트 및 제2 복합 수지 페이스트를 경화하여 각각 제1 복합 수지층 및 제2 복합 수지층을 형성할 수 있다.
나아가 상기 제2 복합 수지층 상에 도금층(134)를 형성할 수 있다.
상기 도금층은 주석을 포함할 수 있으며, 제2 복합 수지층과 도금층 사이에 금속 간 화합물(40)이 형성될 수 있다.
상기 도금층(134)은 금속 간 화합물(40)이 1nm 내지 8nm로 형성되는 조건에서 형성되어야한다. 상기 금속 간 화합물(40)을 1nm 내지 8nm의 두께로 형성하기 위해 도금액의 농도, pH조절, 도금 시간 등의 공정 변수를 조절할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이고, 도 6은 도 5의 B-B' 단면도이다.
도 5 및 도 6을 참조하면 본 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며 상기 적층 세라믹 커패시터는 유전체 층 및 내부전극을 포함하는 세라믹 본체, 상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층, 상기 전극층 상에 배치되며 제1 도전성 분말을 포함하는 제1 복합 수지층 및 상기 제1 복합 수지층 상에 배치되며 상기 제1 도전성 분말과 다른 제2 도전성 분말을 포함하는 제2 복합 수지층을 포함할 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
130a, 130b : 외부전극
131a, 131b : 제1 및 제2 전극층
132 : 제1 복합 수지층
133 : 제2 복합 수지층
134 : 도금층

Claims (21)

  1. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층;
    상기 전극층 상에 배치되며, 제1 도전성 분말로 구리(Cu) 및 은(Ag) 중 하나 이상을 포함하는 제1 복합 수지층;
    상기 제1 복합 수지층 상에 배치되며, 상기 제1 도전성 분말과 다른 제2 도전성 분말로 니켈(Ni)을 포함하는 제2 복합 수지층; 및
    상기 제2 복합 수지층 상에 형성된 도금층;
    을 포함하는 적층 세라믹 커패시터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 복합 수지층 및 제2 복합 수지층은 열경화성 수지를 더 포함하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 열경화성 수지는 에폭시 수지를 포함하는 적층 세라믹 커패시터.
  6. 삭제
  7. 제1항에 있어서,
    상기 도금층은 주석(Sn)을 포함하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제2 복합 수지층과 상기 도금층이 접하는 영역에 형성된 금속 간 화합물을 더 포함하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 금속 간 화합물은 상기 제2 도전성 분말과 상기 도금층에 포함된 금속의 반응으로 형성된 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 금속 간 화합물의 두께는 1nm 내지 8nm 인 적층 세라믹 커패시터.
  11. 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 세라믹 그린 시트에 내부 전극 패턴을 형성하는 단계;
    내부 전극 패턴이 형성된 상기 세라믹 그린시트를 적층 및 소성하여 유전체 층 및 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 내부 전극과 전기적으로 연결되도록 상기 세라믹 본체의 외부면에 전극층을 형성하는 단계;
    상기 전극층 상에 제1 도전성 분말로 구리(Cu) 및 은(Ag) 중 하나 이상을 포함하는 제1 복합 수지 페이스트를 도포하는 단계;
    상기 제1 복합 수지 페이스트 상에 제2 도전성 분말로 니켈(Ni)을 포함하는 제2 복합 수지 페이스트를 도포하는 단계;
    상기 제1 복합 수지 페이스트 및 제2 복합 수지 페이스트를 경화시켜 제1 복합 수지층 및 제2 복합 수지층을 형성하는 단계; 및
    상기 제2 복합 수지층 상에 도금층을 형성하는 단계;
    를 포함하는 적층 세라믹 커패시터의 제조방법.
  12. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치되며, 제1항, 제4항, 제5항, 제7항 내지 제10항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
  13. 유전체 층 및 내부전극을 포함하는 세라믹 본체;
    상기 세라믹 본체의 외부면에 배치되며 상기 내부전극과 전기적으로 연결되는 전극층;
    상기 전극층 상에 배치되며, 제1 도전성 분말을 포함하는 제1 복합 수지층; 및
    상기 제1 복합 수지층 상에 배치되며, 상기 제1 도전성 분말과 다른 제2 도전성 분말을 포함하는 제2 복합 수지층;
    상기 제2 복합 수지층 상에 형성된 도금층; 및
    상기 제2 복합 수지층과 상기 도금층이 접하는 영역에 형성된 금속간 화합물;
    을 포함하는 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 제1 도전성 분말은 구리(Cu) 및 은(Ag) 중 하나 이상을 포함하는 적층 세라믹 커패시터.
  15. 제13항에 있어서,
    상기 제2 도전성 분말은 니켈(Ni)을 포함하는 적층 세라믹 커패시터.
  16. 제13항에 있어서,
    상기 제1 복합 수지층 및 제2 복합 수지층은 열경화성 수지를 더 포함하는 적층 세라믹 커패시터.
  17. 제16항에 있어서,
    상기 열경화성 수지는 에폭시 수지를 포함하는 적층 세라믹 커패시터.
  18. 제13항에 있어서,
    상기 도금층은 주석(Sn)을 포함하는 적층 세라믹 커패시터.
  19. 제13항에 있어서,
    상기 금속 간 화합물은 상기 제2 도전성 분말과 상기 도금층에 포함된 금속의 반응으로 형성된 적층 세라믹 커패시터.
  20. 제13항에 있어서,
    상기 금속 간 화합물의 두께는 1nm 내지 8nm 인 적층 세라믹 커패시터.
  21. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치되며, 제13항 내지 제20항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
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