JP5958977B2 - 積層セラミック電子部品及びその実装基板 - Google Patents

Description

本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、誘電体層を介して対向配置された内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。

積層セラミックキャパシタは、小型でありながら大容量が保障され、実装が容易であるという長所により、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

最近では、電子製品が小型化及び多機能化するにつれ、チップ部品も小型化及び高機能化する傾向であるため、積層セラミックキャパシタもそのサイズが小さくて容量の大きい大容量製品が求められている。

そのため、誘電体層及び内部電極層を薄くして多数の誘電体層を積層した積層セラミックキャパシタが製造されており、外部電極も薄層化している。

また、自動車や医療機器のような高信頼性を求める分野における多くの機能が電子化し、需要が増加するにつれて、これに符合するように積層セラミックキャパシタにも高信頼性が求められる。

大韓民国登録特許公報第１０−０５８６９６２号

本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供する。

本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内に形成され、セラミック本体の外部に露出した露出部を含む複数の内部電極と、上記内部電極の露出部と電気的に接続するように上記セラミック本体の外部面に形成された電極層と、上記電極層上に形成された伝導性樹脂層と、を含み、上記電極層は表面が凹凸状に形成された積層セラミック電子部品を提供することができる。

上記電極層は表面が山と谷を含む凹凸状に形成されてもよい。

上記電極層は表面が山と谷を含む凹凸状に形成され、上記露出部間の間隔をａ、上記電極層の山で測定した上記電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たすことができる。

上記電極層は表面が山と谷を含む凹凸状に形成され、上記電極層の山は上記内部電極の露出部に対応し、上記電極層の谷は上記内部電極の露出部の間の領域に対応してもよい。

上記電極層は表面が山と谷を含む凹凸状に形成され、上記山で測定した上記電極層の厚さは０．５μｍ〜３μｍであってもよい。

本発明の他の一実施形態によると、複数の誘電体層を含み、第１外部面及び第２外部面を含むセラミック本体と、上記セラミック本体内で上記誘電体層上に形成され、上記セラミック本体の第１外部面に露出する第１リード部を含む複数の第１内部電極と、上記セラミック本体内で上記第１内部電極と対向配置され、上記セラミック本体の第２外部面に露出する第２リード部を含む複数の第２内部電極と、上記第１リード部と電気的に接続するように上記セラミック本体の外部面に形成され、表面が高い領域と低い領域を有するように形成される第１電極層と、上記第２リード部と電気的に接続するように上記セラミック本体の外部面に形成され、表面が高い領域と低い領域を有するように形成される第２電極層と、を含む積層セラミック電子部品を提供することができる。

上記第１リード部間の間隔をａ、上記第１電極層の表面が高い領域で測定した上記第１電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たすことができる。

上記第２リード部間の間隔をａ'、上記第２電極層の表面が高い領域で測定した上記第２電極層の厚さをｂ'とするとき、０．５≦ｂ'／ａ'≦３を満たすことができる。

上記第１電極層の表面が高い領域は上記第１リード部に対応し、上記第２電極層の表面が高い領域は上記第２リード部に対応してもよい。

上記第１電極層の表面が高い領域で測定した第１電極層の厚さは０．５μｍ〜３μｍであってもよい。

上記第１リード部間の間隔をａ、上記第１電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．０５≦ｃ／ａ≦２．８を満たすことができる。

上記第１電極層の表面が高い領域で測定した上記第１電極層の厚さをｂ、上記第１電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．１≦ｃ／ｂを満たすことができる。

上記第１電極層及び第２電極層上に形成された伝導性樹脂層をさらに含んでもよい。

本発明のさらに他の一実施形態によると、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含むセラミック本体と、上記セラミック本体内に形成され、セラミック本体の外部に露出した露出部を含む複数の内部電極と、上記内部電極の露出部と電気的に接続するように上記セラミック本体の外側面に形成された電極層とを含み、上記電極層は表面が凹凸状に形成された、積層セラミック電子部品の実装基板を提供することができる。

本発明のさらに他の一実施形態によると、複数の誘電体層を含むセラミック本体と、上記セラミック本体の外部に露出した露出部を含み、積層方向に対向する面は一つの誘電体層に拘束されるように積層された複数の内部電極と、上記内部電極の露出部と電気的に接続するように上記セラミック本体の外部面に形成された電極層と、上記電極層上に形成された伝導性樹脂層と、を含み、上記電極層はウェーブ状であり、ウェーブの山は内部電極の露出部と対応し、ウェーブの谷は内部電極間の誘電体層に対応するように形成された、積層セラミック電子部品を提供することができる。

上記内部電極は第１内部電極及び第２内部電極を含み、上記第１内部電極及び第２内部電極は積層方向に交互に積層され、上記第１内部電極は上記セラミック本体の第１外部面に露出する露出部を含み、上記第２内部電極は上記セラミック本体の第２外部面に露出する露出部を含んでもよい。

上記内部電極の露出部間の間隔をａ、上記電極層の山の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たすことができる。

上記内部電極の露出部間の間隔をａ、上記山と谷の高さの差をｃとするとき、０．０５≦ｃ／ａ≦２．８を満たすことができる。

上記電極層の山の厚さをｂ、上記山と谷の高さの差をｃとするとき、０．１≦ｃ／ｂを満たすことができる。

上記セラミック本体の外部面で測定した上記電極層の山の厚さは０．５μｍ〜３μｍであってもよい。

本発明の一実施形態によると、内部電極を外部刺激から効率的に保護することができ、容量分布が均一な積層セラミック電子部品を提供することができる。

また、外部電極の厚さ及び形状の制御が容易である積層セラミックキャパシタを提供することができる。

本発明の一実施形態によると、電極層上に伝導性樹脂層を形成する際の浮き不良が改善され、曲げ強度が改善された積層セラミック電子部品を提供することができる。

本発明の一実施形態による積層セラミック電子部品を示す斜視図である。 図１のＡ−Ａ'断面図である。 図２のＰ領域の拡大図である。 本発明の一実施形態による積層セラミック電子部品の断面図である。 本発明の一実施形態による積層セラミック電子部品が印刷回路基板に実装された様子を示した斜視図である。 図５のＢ−Ｂ'断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

以下で、積層セラミック電子部品は積層セラミックキャパシタを一例に挙げて説明するが、本発明はこれに限定されない。

図１は本発明の一実施形態による積層セラミック電子部品１００を示す斜視図であり、図２は図１のＡ−Ａ'断面図である。

図１を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、積層セラミックキャパシタであってもよく、セラミック本体１１０及び外部電極１３１、１３２を含む。

図２を参照すると、上記セラミック本体１１０は、キャパシタの容量形成に寄与する部分であるアクティブ層と、上下マージン部であり、アクティブ層の上下部にそれぞれ形成された上部及び下部カバー層と、を含んでもよい。上記アクティブ層は誘電体層１１１と内部電極１２１、１２２を含み、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２が交互に形成されてもよい。

本発明の一実施形態では、セラミック本体１１０の形状は特に制限されないが、実質的に六面体状であってもよい。チップ焼成時のセラミック粉末の焼成収縮、内部電極パターンの有無による厚さの差、及びセラミック本体の角部の研磨によりセラミック本体１１０は完全な六面体状ではないが、実質的に六面体に近い形状を有することができる。

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同じ概念で使用することができる。

上記内部電極は第１及び第２内部電極１２１、１２２からなり、第１及び第２内部電極は上記誘電体層１１１を介して対向配置されてもよい。第１及び第２内部電極１２１、１２２は異なる極性を有する一対の電極であって、誘電体層１１１上に導電性金属を含む導電性ペーストを所定の厚さに印刷して誘電体層１１１の積層方向に沿ってセラミック本体１１０の両端面を介して交互に露出するように形成されてもよく、中間に配置された誘電体層１１１により互いに電気的に絶縁されてもよい。

上記第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面を介して交互に露出する露出部を介して外部電極とそれぞれ電気的に連結されることができる。上記外部電極は第１外部電極１３１及び第２外部電極１３２からなり、第１内部電極１２１は第１外部電極１３１と、第２内部電極１２２は第２外部電極１３２とそれぞれ電気的に連結されてもよい。

上記第１及び第２内部電極１２１、１２２は、それぞれメイン部（ｍａｉｎ ｐｏｒｔｉｏｎ）とリード（ｌｅａｄ）部に区分されてもよい（図２に、理解を助けるためにメイン部とリード部との境界部分を点線で示した）。内部電極の「メイン部」は、積層方向からみて、対向する第１及び第２内部電極が重畳される部分であって、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）に寄与する重要部分であり、内部電極の「リード部」はメイン部から延長されて外部電極と接続される部分である。

本発明の一実施形態によると、上記第１内部電極１２１は上記セラミック本体１１０の一端面に引出され、第１外部電極１３１と連結される第１リード部１２１ａを含むことができる。

また、上記第２内部電極１２２は上記第１リード部が引出された上記セラミック本体の一端面と対向する他端面に引出され、第２外部電極１３２と連結される第２リード部１２２ａを含むことができる。

従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、対向する第１及び第２内部電極１２１、１２２との間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例する。

該第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決めてもよく、例えば、セラミック本体１１０のサイズと容量を考慮して０．２〜１．０μｍの範囲内にしてもよいが、本発明はこれに限定されない。

また、第１及び第２内部電極１２１、１２２に含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよく、本発明はこれに限定されない。

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計に合わせて任意に変更してもよく、セラミック本体１１０のサイズと容量を考慮して、一層の厚さが焼成後に０．１〜１０μｍになるようにしてもよいが、本発明はこれに限定されない。

また、誘電体層１１１は高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含んでもよいが、本発明はこれに限定されない。

上部及び下部カバー層は内部電極を含まないことを除き、誘電体層１１１と同じ材質及び構成を有することができる。上部及び下部カバー層は単一誘電体層または２つ以上の誘電体層をアクティブ層の上下面にそれぞれ上下方向に積層して形成したものとみることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

上記外部電極１３１、１３２は、電極層１３１ａ、１３２ａと、上記電極層上に形成された伝導性樹脂層１３１ｂ、１３２ｂと、をさらに含んでもよい。

例えば、上記第１外部電極１３１は第１電極層１３１ａ及び上記第１電極層上に形成された第１伝導性樹脂層１３１ｂを、上記第２外部電極１３２は第２電極層１３２ａ及び上記第２電極層上に形成された第２伝導性樹脂層１３２ｂを含んでもよい。

上記電極層１３１ａ、１３２ａは内部電極１２１、１２２と直接連結されて外部電極と内部電極との電気的導通を確保する。

上記電極層１３１ａ、１３２ａは導電性金属からなってもよく、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、またはこれらの合金であってもよいが、本発明はこれに限定されない。

上記電極層１３１ａ、１３２ａはガラス成分を含まず、導電性金属のみからなってもよい。

通常、積層セラミック電子部品の内部電極と直接連結される外部電極は、導電性金属粉末、樹脂、有機溶剤及びガラスを含む外部電極用ペーストを塗布した後、焼成して形成する。

上記外部電極用ペーストに含まれたガラスは、外部電極用ペーストの焼成過程で軟化して外部電極とセラミック本体の間に融着されることで、外部電極をセラミック本体に強固に接合させる役割をすることができる。但し、焼成過程でガラスが十分に移動せずに外部電極とセラミック本体の間にガラスが存在しない場合は、一定水準以上の接合強度が具現されない可能性がある。また、焼成過程においてガラスが導電性粉末間の空いた空間を埋めなかったり、ガラスに熱が加わって気泡が形成された場合は、空いた空間を介してめっき液が浸透し電子部品の信頼性が低下することがある。

しかし、本発明の一実施形態によると、上記電極層１３１ａ、１３２ａがガラスを含まず、導電性金属のみを含むため、上述したガラスの存在による問題点を解消し、内部電極が外部から密閉されるハーメチックシール（ｈｅｒｍｅｔｉｃ ｓｅａｌ）を効果的に具現して、めっき工程中に発生し得るめっき液浸透による信頼性の低下を防止し、耐湿特性を向上させることができる。

さらに、内部電極と外部電極の連結性が向上して不均一な容量分布、即ち、容量バラツキの問題を改善することができる。

また、本発明の一実施形態によると、上記電極層１３１ａ、１３２ａがガラスなどを含まず、導電性金属のみで形成されるため、電気伝導性が向上し、積層セラミック電子部品の等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を低減させることができる。

本発明の一実施形態によると、上記電極層１３１ａ、１３２ａの表面が凹凸状に形成されてもよい。上記電極層の表面が凹凸状に形成されることにより、電極層の比表面積が増加し、上記電極層上に伝導性樹脂層１３１ｂ、１３２ｂを形成する際、伝導性樹脂層と電極層との浮き現象を改善することができる。

例えば、上記電極層１３１ａ、１３２ａの表面は、山と谷を含む凹凸状に形成されてもよい。上記電極層１３１ａ、１３２ａは表面が平らでなく、高低を有することができ、電極層の表面のうち高く形成された領域を山、低く形成された領域を谷と定義することができる。

本発明の一実施形態において、上記山は表面が低い二つの領域の間で表面が最も高く形成された地点を意味し、上記谷は表面が高い二つの領域の間で表面が最も低く形成された地点を意味することができる。

本発明の一実施形態によると、上記電極層１３１ａ、１３２ａは、上記内部電極１２１、１２２と連結されるようにセラミック本体１１０の外部面に形成され、上記電極層の表面の山は上記内部電極の露出部と対応するように形成され、上記電極層の表面の谷は上記内部電極が露出しない露出部の間の領域に対応するように形成されてもよい。

例えば、図２に示されたように、上記第１電極層１３１ａにおいて表面が高く形成された領域は上記第１リード部１２１ａに対応し、上記第２電極層１３２ａにおいて表面が高く形成された領域は第２リード部１２２ａに対応するように形成されてもよい。また、第１電極層において表面が低く形成された領域は上記第１リード部の間の領域に対応し、上記第２電極層において表面が低く形成された領域は上記第２リード部の間の領域に対応することができる。

上記実施形態のように、電極層１３１ａ、１３２ａの表面に凹凸を有し、電極層の山が内部電極の露出部と対応するように形成されると、内部電極の露出部上に形成された電極層を比較的厚く形成することができ、内部電極１２１、１２２を外部からより効率的に密閉及び保護することができるため、内部電極と電極層の連結性を確保することができる。

本発明の一実施形態によると、上記電極層１３１ａ、１３２ａは、セラミック本体の長さ方向に対向する第１及び第２端面のアクティブ層に対応する領域に形成されてもよい。

例えば、第１電極層１３１ａは、セラミック本体の第１端面の最上側に配置された内部電極の露出部からセラミック本体の第１端面の最下側に配置された内部電極の露出部までの領域に対応するように形成されてもよい。

また、第２電極層１３２ａは、セラミック本体の第２端面の最上側に配置された内部電極の露出部からセラミック本体の第２端面の最下側に配置された内部電極の露出部までの領域に対応するように形成されてもよい。

本発明の一実施形態では、上記第１及び第２電極層１３１ａ、１３２ａは、セラミック本体の第１及び第２端面にそれぞれ形成され、上記セラミック本体の厚さ方向に対向する第１及び第２主面、及び上記セラミック本体の幅方向に対向する第１及び第２側面には形成されなくてもよい。

本実施形態のように、第１及び第２電極層１３１ａ、１３２ａが第１及び第２主面と第１及び第２側面に延長されず、第１及び第２端面にそれぞれ形成されると、第１及び第２電極層の厚さを減少させることができ、第１及び第２電極層の厚さが減少した分だけ第１及び第２電極層上に形成される伝導性樹脂層１３１ｂ、１３２ｂの厚さを増加させることができるため、積層セラミック電子部品の曲げ強度を向上させることができ、内部電極１２１、１２２を外部から効率的に密閉することができる。

図３は、図２のＰ領域の拡大図である。

Ｐ領域は第１外部電極１３１の端部であり、第１外部電極は第１内部電極と電気的に接続し、第２外部電極は第２内部電極と接続する違いがあるだけで、第１外部電極と第２外部電極の構成は類似するため、以下では第１外部電極１３１を基準に説明するが、第２外部電極１３２に関する説明も含むものとみなす。

図３を参照すると、本発明の一実施形態によると、上記山で測定した上記電極層の厚さをｂ、上記山と谷の高さの差をｃとするとき、０．１≦ｃ／ｂを満たすことができる。例えば、図３に示されたように、上記第１電極層の表面が高く形成された領域で測定した上記第１電極層の厚さをｂ、上記第１電極層１３１ａの表面が高く形成された地点と、表面が低く形成された地点との高さの差をｃとするとき、上記ｃ／ｂは０．１以上１．０以下であってもよい。

上記ｃ／ｂが０．１未満では、電極層と伝導性樹脂層間の接合力が向上しないが、ｃ／ｂが０．１以上では、接合力が向上して電極層と伝導性樹脂層間の浮き現象を改善することができる。また、上記ｃ／ｂが有し得る最大値は１であるため、ｃ／ｂは１以下の値となる。

上記ｃ／ｂは０．２以上０．９以下であることがより好ましい。

本発明の一実施形態によると、上記露出部間の間隔をａ、上記電極層１３１ａ、１３２ａの山と谷の高さの差をｃとすると、０．０５≦ｃ／ａ≦２．８を満たすことができる。

例えば、図３に示されたように、第１リード部１２１ａ間の間隔をａ、上記第１電極層１３１ａの表面が高く形成された地点と、表面が低く形成された地点との高さの差をｃとすると、０．０５≦ｃ／ａ≦２．８を満たすことができる。

上記ｃ／ａが０．５未満では、電極層１３１ａ、１３２ａと伝導性樹脂層１３１ｂ、１３２ｂとの浮き不良が改善されず、上記ｃ／ａが２．８を超えると、電極層の凹凸において表面が低い領域（電極層の表面の谷）が深く形成されて伝導性樹脂層を形成するための導電性ペーストを電極層に塗布する際、導電性ペーストが電極層の谷に充填されない恐れがある。導電性ペーストが電極層の谷に充填されないと、却って電極層１３１ａ、１３２ａと伝導性樹脂層１３１ｂ、１３２ｂとの接着面が減少して浮き不良が発生することがあり、電流の流れ経路が減少して等価直列抵抗（ＥＳＲ）が増加することがある。

本発明の一実施形態によると、上記内部電極１２１、１２２の露出部間の間隔をａ、上記電極層１３１ａ、１３２ａの山で測定した上記電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たすことができる。

例えば、図３に示されたように、上記第１リード部間の間隔をａ、上記第１電極層の表面が高く形成された領域で測定した上記第１電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たすことができる。

上記ｂ／ａが０．５未満では、内部電極の露出部間の間隔より電極層の厚さが薄くて、電極層を形成する際、電極層が複数の内部電極の露出部上に形成されるが、互いに連結されずに切断される凹凸状に形成される恐れがある。即ち、電極層が内部電極の露出部上に形成され、内部電極の露出部の間に電極層が形成されない領域が存在して電極層の連結性が減少する恐れがある。上記のように電極層が切れて連結性が確保されないと、電流の流れ経路が減少して等価直列抵抗（ＥＳＲ）が増加するという問題が発生し得る。

また、上記ｂ／ａが３を超えると、電極層の表面を凹凸状に形成することが困難であり、電極層の表面が凹凸状に形成されないと、電極層と電極層上に形成された伝導性樹脂層との接合力が改善されないため、浮き現象が発生することがある。

本発明の一実施形態によると、上記電極層１３１ａ、１３２ａの山で測定した上記電極層の厚さは０．５μｍ〜３μｍであってもよい。例えば、図３に示されたように、上記第１電極層の表面の高い領域で測定した第１電極層の厚さｂは、０．５μｍ〜３μｍであってもよい。

山で測定した電極層１３１ａ、１３２ａの厚さが０．５μｍ未満では、内部電極１２１、１２２と電極層の接触不良が発生する可能性がある。また、セラミック本体の表面で内部電極が陥没するなどの問題のあるチップにおいて、０．５μｍ未満に電極層を形成すると、内部電極の陥没が改善できず、内部電極と外部電極との電極連結性が悪くて容量具現に問題があり得る。

また、山で測定した電極層１３１ａ、１３２ａの厚さが３μｍを超えると、電極層の形成過程でセラミック本体に損傷を与えることがあり、これにより、高温加速寿命及び耐湿特性が低下するという問題が発生し得る。

本発明の一実施形態によると、外部電極は電極層１３１ａ、１３２ａ上に形成された伝導性樹脂層１３１ｂ、１３２ｂを含むことができ、上記伝導性樹脂層１３１ｂ、１３２ｂは第１電極層１３１ａ上に形成された第１伝導性樹脂層１３１ｂ、及び第２電極層１３２ａ上に形成された第２伝導性樹脂層１３２ｂを含んでもよい。

本発明の一実施形態によると、上記伝導性樹脂層１３１ｂ、１３２ｂは第１及び第２電極層１３１ａ、１３２ａと物理的に接触するように形成されることができる。言い換えると、上記第１及び第２電極層と上記伝導性樹脂層の間に更なる構成が含まれず、第１及び第２電極層上に直接伝導性樹脂層が形成されてもよい。

本発明の一実施形態によると、上記伝導性樹脂層１３１ｂ、１３２ｂは複数の導電性粒子とベース樹脂を含み、上記ベース樹脂は熱硬化性樹脂を含んでもよい。上記熱硬化性樹脂はこれに限定されないが、エポキシ樹脂であってもよい。

上記導電性粒子は、銅、銀、ニッケル及びこれらの合金の何れか一つ以上を含むことができ、上記導電性粒子は銀でコーティングされた銅を含んでもよい。

図４は本発明の一実施形態による積層セラミック電子部品の長さ−厚さ（ＬＴ）方向の断面図である。

本発明の一実施形態によると、図４に示されたように、上記第１及び第２外部電極１３１、１３２は、伝導性樹脂層１３１ｂ、１３２ｂ上に形成されためっき層１３１ｃ、１３２ｃをさらに含んでもよい。

上記めっき層は、基板実装時、外部電極と半田との接合性を向上させることができる。

例えば、第１外部電極は第１電極層１３１ａと、第１電極層上に形成された第１伝導性樹脂層１３１ｂと、上記第１伝導性樹脂層上に形成される第１めっき層１３１ｃと、を含んでもよく、上記第２外部電極は第２電極層１３２ａと、第２電極層上に形成された第２伝導性樹脂層１３２ｂと、上記第２伝導性樹脂層上に形成される第２めっき層１３２ｃと、を含んでもよい。

上記第１及び第２めっき層はこれに制限されないが、ニッケル（Ｎｉ）またはスズ（Ｓｎ）を含んでもよい。また、上記第１及び第２めっき層はそれぞれ２以上の層からなってもよく、例えば、第１及び第２めっき層はそれぞれ伝導性樹脂層上に形成されニッケルを含むニッケルめっき層と、ニッケルめっき層上に形成されスズを含むスズめっき層と、を含んでもよい。

以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について積層セラミックキャパシタを一例に挙げて説明するが、これに制限されない。

また、本実施形態の積層セラミックキャパシタの製造方法に係る説明のうち、上述した積層セラミックキャパシタと重複する説明は省略する。

本発明の一実施形態による積層セラミックキャパシタの製造方法は、まず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数のセラミックグリーンシートを用意し、これにより、誘電体層とカバー層を形成することができる。

上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍ厚さのシート（ｓｈｅｅｔ）状に作製することができる。

次に、ニッケル粉末を含む内部電極用導電性ペーストを用意することができる。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、内部電極が印刷されたセラミックグリーンシートを複数層積層し、積層体の上下面に内部電極が印刷されていないセラミックグリーンシートを複数積層してから焼成してセラミック本体１１０を作製することができる。上記セラミック本体は内部電極１２１、１２２、誘電体層１１１及びカバー層を含み、上記誘電体層は内部電極が印刷されたセラミックグリーンシートが焼成されて形成されたものであり、上記カバー層は内部電極が印刷されていないセラミックグリーンシートが焼成されて形成されたものである。

上記内部電極は第１及び第２内部電極からなってもよい。

上記第１及び第２内部電極とそれぞれ電気的に連結されるようにセラミック本体の外部面に第１及び第２電極層１３１ａ、１３２ａが形成されてもよい。

外部電極用ペーストを塗布及び焼成して第１及び第２電極層を形成する場合、内部電極と外部電極用ペースト間の拡散及び内部電極の膨張などによりセラミック本体に亀裂（クラック）が発生する問題があったが、上記のように第１及び第２電極層を導電性金属のめっきにより形成すると、セラミック本体の損傷なしに目標容量を具現する外部電極を形成することができる。

上記第１及び第２電極層１３１ａ、１３２ａを導電性金属のめっきにより形成すると、電極層の表面形状は、めっき時間とめっき時に加える電流を調整して制御することができる。

上記導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、及びこれらの合金からなる群より選択される一つ以上であってもよい。

次に、第１及び第２電極層１３１ａ、１３２ａ上に複数の導電性粒子とベース樹脂を含む伝導性樹脂組成物を塗布し、硬化して伝導性樹脂層１３１ｂ、１３２ｂを形成することができる。

上記金属粒子は、銅、銀、ニッケル、パラジウム、金、これらの合金及び銀でコーティングされた銅の何れか一つ以上を含んでもよいが、これに制限されない。

上記ベース樹脂は熱硬化性樹脂を含むことができ、例えば、エポキシ樹脂を含んでもよい。

本発明の一実施形態によると、上記伝導性樹脂層を形成した後、伝導性樹脂層上にめっき層１３１ｃ、１３２ｃを形成する工程をさらに含んでもよい。

積層セラミック電子部品の実装基板
図５は本発明の一実施形態による積層セラミック電子部品が印刷回路基板に実装された様子を示した斜視図であり、図６は図５のＢ−Ｂ'断面図である。

図５及び図６を参照すると、本発明の一実施形態による積層セラミック電子部品の実装基板２００は、上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２を含む印刷回路基板２１０と、上記第１及び第２電極パッド２２１、２２２と接続するように上記印刷回路基板に実装された積層セラミック電子部品と、を含む。

この際、積層セラミック電子部品の第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で半田２３０により印刷回路基板２１０と電気的に連結されることができる。

本発明の一実施形態によると、上部に第１及び第２電極パッドを有する印刷回路基板２１０と、上記印刷回路基板上に設けられた積層セラミック電子部品１００とを含み、上記積層セラミック電子部品は、誘電体層を含むセラミック本体と、上記セラミック本体内に形成され、セラミック本体の外部に露出された露出部を含む複数の内部電極と、上記内部電極の露出部と電気的に接続するように上記セラミック本体の外部面に形成された電極層とを含み、上記電極層は表面が凹凸状に形成された積層セラミック電子部品の実装基板を提供することができる。

本発明の一実施形態によると、上記積層セラミック電子部品は、上記電極層上に形成された伝導性樹脂層をさらに含んでもよい。

本発明の一実施形態によると、上記積層セラミック電子部品は、上記電極層上に形成された伝導性樹脂層、及び上記伝導性樹脂層上に形成されためっき層をさらに含んでもよい。

上記積層セラミック電子部品の実装基板に係る内容のうち、上述した積層セラミック電子部品と同一内容は、説明の重複を避けるために、ここではその説明を省略する。

実験例
本実験例による積層セラミックキャパシタは、以下のような段階で製作された。

まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、０．８５μｍ、０．９５μｍ、１．０５μｍ及び１．２５μｍの厚さに製造された複数のセラミックグリーンシートを用意する。これにより、誘電体層を形成する。

次に、ニッケル粒子の平均サイズが０．１〜０．２μｍで、全体のうち４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、１００層以上積層して積層体を複数個製作した。

その後、上記積層体を圧着、切断してからＨ_２ ０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成してセラミック本体を形成した。

次に、めっき工法により、上記セラミック本体に凹凸を有する電極層を表１〜表３の条件に従って異なる厚さ及び形状に形成した後、上記電極層上に伝導性樹脂層を形成して特性を評価した。

下表１には、凹凸を有する電極層の山で測定した厚さ（以下、電極層の山の厚さ）による接触不良率、高温加速寿命の不合格率、及び耐湿信頼性の不合格率を示した。

表１において、接触性不良率は、内部電極と外部電極の連結性が確保されず、設計容量に比べて容量が２０％以上低下した場合を不良と判定し、高温加速寿命の不合格率は、積層セラミック電子部品に１５０℃で定格電圧の２倍に該当する電圧を１２時間印加してＩＲ劣化（ＩＲ値が初期値に比べて急激に低下する場合、より具体的には、ＩＲ値が初期値に対して１／１０以下に低減したり、積層セラミック電子部品が作動しない場合）が発生した場合を不良と判定した。耐湿信頼性は、積層セラミック電子部品に８５℃、８５％の湿度条件で定格電圧の２倍に該当する電圧を１２時間印加してＩＲ劣化（Ｒ値が初期値に比べて急激に低下する場合、より具体的には、ＩＲ値が初期値に対して１／１０以下に低減したり、積層セラミック電子部品が動作しない場合）が発生した場合を不良と判定した。

上記表１に示されたように、山で測定した電極層の厚さが０．５μｍ未満では、接触性不良が発生し、山で測定した電極層の厚さが３μｍを超えると、高温加速寿命の不合格率及び耐湿信頼性の不合格率が増加することが分かる。

下表２には、内部電極の露出部間の間隔をａ、電極層の山で測定した電極層の厚さ（電極層の山の厚さ）をｂとすると、ｂ／ａによる連続凹凸形状の電極層の具現の容易さ及びそれによるＥＳＲ増加有無並びに電極層と電極層上に形成された伝導性樹脂層間の浮き（デラミネーション）不良の発生有無を調べたデータを示した。

○：連続した凹凸形状の具現が容易、ＥＳＲ増加の未発生、浮き不良の未発生
×：連続した凹凸形状の具現が困難、ＥＳＲ増加、浮き不良の発生

上記表２に示されたように、ｂ／ａが０．５未満では、電極層が内部電極の露出部に対応する領域に形成され、露出部の間には形成されないため、電極層の連結性が確保されず、ｂ／ａが０．５〜３を満たすと、凹凸を有し、且つ全体的に連結された電極層が形成されてＥＳＲが増加せず、伝導性樹脂層との浮き不良のない電極層を得ることができる。

また、ｂ／ａが３を超えると、電極層の表面を凹凸状に形成することが容易でなく、伝導性樹脂層と電極層との浮き不良が発生することが分かる。

下表３には、内部電極の露出部間の間隔をａ、凹凸を有する電極層の山と谷の高さの差をｃ（即ち、ｃは第１電極層の表面が高い領域と表面が低い領域の高さの差）とするとき、ｃ／ａによる電極層と電極層上に形成された伝導性樹脂層との浮き（デラミネーション）不良の発生有無を調べたデータを示した。

ＯＫ：浮き不良の未発生
ＮＧ：浮き不良の発生

上記表３に示されたように、ｃ／ａが０．０５未満では、浮き不良が改善されず、ｃ／ａが２．８を超えると、導電性ペーストが電極層の表面全体に塗布されないため、電極層と伝導性樹脂層の接着面が減少して浮き不良が発生する恐れがある。

下表４には、凹凸を有する電極層の山で測定した電極層の厚さをｂ、凹凸を有する電極層の山と谷の高さの差をｃ（即ち、ｃは第１電極層の表面が高い領域と表面が低い領域の高さの差）とするとき、ｃ／ｂによる電極層と電極層上に形成された伝導性樹脂層との浮き（デラミネーション）不良の発生有無を調べたデータを示した。

上記表４に示されたように、ｃ／ｂが０．１未満では、浮き不良が改善しないことが分かる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 内部電極
１３１、１３２ 外部電極
２００ 積層セラミック電子部品の実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田

Claims (17)

1. 誘電体層を含むセラミック本体と、
   前記セラミック本体内に形成され、セラミック本体の外部に露出した露出部を含む複数の内部電極と、
   前記内部電極の露出部と電気的に接続するように前記セラミック本体の外部面に形成された電極層と、
   前記電極層上に形成された伝導性樹脂層と、を含み、
   前記電極層は表面が凹凸状に形成され、
   前記電極層の表面が高い領域で測定した前記電極層の厚さをｂ、前記電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．１≦ｃ／ｂを満たす、積層セラミック電子部品。
2. 前記電極層は表面が山と谷を含む凹凸状に形成された、請求項１に記載の積層セラミック電子部品。
3. 前記電極層は表面が山と谷を含む凹凸状に形成され、前記露出部間の間隔をａ、前記電極層の山で測定した前記電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たし、
   前記電極層は表面が山と谷を含む凹凸状に形成され、前記電極層の山は前記内部電極の露出部に対応し、前記電極層の谷は前記内部電極の露出部の間の領域に対応し、
   前記電極層の山と谷とは、互いに切断されずに連結されている
   請求項１または２に記載の積層セラミック電子部品。
4. 前記電極層は表面が山と谷を含む凹凸状に形成され、前記電極層の山は前記内部電極の露出部に対応し、前記電極層の谷は前記内部電極の露出部の間の領域に対応し、
   前記電極層は表面が山と谷を含む凹凸状に形成され、前記山で測定した前記電極層の厚さは０．５μｍ〜３μｍである、請求項１から３の何れか１項に記載の積層セラミック電子部品。
5. 複数の誘電体層を含み、第１外部面及び第２外部面を有するセラミック本体と、
   前記セラミック本体内で前記複数の誘電体層の各々の誘電体層上に形成され、前記セラミック本体の第１外部面に露出する第１リード部を含む複数の第１内部電極と、
   前記セラミック本体内で前記第１内部電極と対向配置され、前記セラミック本体の第２外部面に露出する第２リード部を含む複数の第２内部電極と、
   前記第１リード部と電気的に接続するように前記セラミック本体の外部面に形成され、表面が高い領域と低い領域を有するように形成される第１電極層と、
   前記第２リード部と電気的に接続するように前記セラミック本体の外部面に形成され、表面が高い領域と低い領域を有するように形成される第２電極層と、
   を含み、
   前記第１電極層の表面が高い領域で測定した前記第１電極層の厚さをｂ、前記第１電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．１≦ｃ／ｂを満たす、積層セラミック電子部品。
6. 前記第１リード部間の間隔をａ、前記第１電極層の表面が高い領域で測定した前記第１電極層の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たし、
   前記第１電極層は表面が高い領域と低い領域を含む凹凸状に形成され、前記第１電極層の高い領域は前記内部電極の露出部に対応し、前記第１電極層の低い領域は前記内部電極の露出部の間の領域に対応し、
   前記電極層の山と谷とは、互いに切断されずに連結されている
   請求項５に記載の積層セラミック電子部品。
7. 前記第２リード部間の間隔をａ'、前記第２電極層の表面が高い領域で測定した前記第２電極層の厚さをｂ'とするとき、０．５≦ｂ'／ａ'≦３を満たし、
   前記第２電極層は表面が高い領域と低い領域を含む凹凸状に形成され、前記第２電極層の高い領域は前記内部電極の露出部に対応し、前記第２電極層の低い領域は前記内部電極の露出部の間の領域に対応し、
   前記電極層の山と谷とは、互いに切断されずに連結されている
   請求項５または６に記載の積層セラミック電子部品。
8. 前記第１電極層の表面が高い領域は前記第１リード部に対応し、前記第２電極層の表面が高い領域は前記第２リード部に対応する、請求項５から７の何れか１項に記載の積層セラミック電子部品。
9. 前記第１電極層は表面が山と谷を含む凹凸状に形成され、前記第１電極層の山は前記第１内部電極の露出部に対応し、前記第１電極層の谷は前記第１内部電極の露出部の間の領域に対応し、
   前記第１電極層の表面が高い領域で測定した第１電極層の厚さは０．５μｍ〜３μｍである、請求項５から８の何れか１項に記載の積層セラミック電子部品。
10. 前記第１リード部間の間隔をａ、前記第１電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．０５≦ｃ／ａ≦２．８を満たす、請求項５から９の何れか１項に記載の積層セラミック電子部品。
11. 前記第１電極層及び第２電極層上に形成された伝導性樹脂層をさらに含む、請求項６から１０の何れか１項に記載の積層セラミック電子部品。
12. 第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
    前記積層セラミック電子部品は、誘電体層を含むセラミック本体と、前記セラミック本体内に形成され、セラミック本体の外部に露出した露出部を含む複数の内部電極と、前記内部電極の露出部と電気的に接続するように前記セラミック本体の外側面に形成された電極層とを含み、前記電極層は表面が凹凸状に形成され、前記電極層の表面が高い領域で測定した前記電極層の厚さをｂ、前記電極層の表面が高い領域と表面が低い領域の高さの差をｃとするとき、０．１≦ｃ／ｂを満たす、積層セラミック電子部品の実装基板。
13. 複数の誘電体層を含むセラミック本体と、
    前記セラミック本体の外部に露出した露出部を含み、積層方向に対向する面は一つの誘電体層に拘束されるように積層された複数の内部電極と、
    前記内部電極の露出部と電気的に接続するように前記セラミック本体の外部面に形成された電極層と、
    前記電極層上に形成された伝導性樹脂層と、を含み、
    前記電極層はウェーブ状であり、ウェーブの山は内部電極の露出部と対応し、ウェーブの谷は内部電極間の誘電体層に対応するように形成され、
    前記電極層の山の厚さをｂ、前記山と谷の高さの差をｃとするとき、０．１≦ｃ／ｂを満たす、積層セラミック電子部品。
14. 前記内部電極は第１内部電極及び第２内部電極を含み、前記第１内部電極及び第２内部電極は積層方向に交互に積層され、
    前記第１内部電極は前記セラミック本体の第１外部面に露出する露出部を含み、前記第２内部電極は前記セラミック本体の第２外部面に露出する露出部を含む、請求項１３に記載の積層セラミック電子部品。
15. 前記内部電極の露出部間の間隔をａ、前記電極層の山の厚さをｂとするとき、０．５≦ｂ／ａ≦３を満たし、
    前記電極層は表面が山と谷を含む凹凸状に形成され、前記電極層の山は前記内部電極の露出部に対応し、前記電極層の谷は前記内部電極の露出部の間の領域に対応し、
    前記電極層の山と谷とは、互いに切断されずに連結されている
    請求項１３または１４に記載の積層セラミック電子部品。
16. 前記内部電極の露出部間の間隔をａ、前記山と谷の高さの差をｃとするとき、０．０５≦ｃ／ａ≦２．８を満たす、請求項１３から１５の何れか１項に記載の積層セラミック電子部品。
17. 前記電極層は表面が山と谷を含む凹凸状に形成され、前記電極層の山は前記内部電極の露出部に対応し、前記電極層の谷は前記内部電極の露出部の間の領域に対応し、
    前記セラミック本体の外部面で測定した前記電極層の山の厚さは０．５μｍ〜３μｍである、請求項１３から１６の何れか１項に記載の積層セラミック電子部品。

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