JP7136427B2 - 積層セラミック電子部品及びその実装基板 - Google Patents
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Description
図1は本発明の一実施形態による積層セラミックキャパシターの一部を切開し、概略的に示す斜視図であり、図2は図1に示すキャパシター構造をI-I'線で切って見た場合の断面図である。
本発明の実施例と比較例による積層セラミックキャパシターは、下記のように製作された。
図5は図1における積層セラミックキャパシターがプリント回路基板に実装された様子を、積層セラミックキャパシターの一部を切開して概略的に示す斜視図であり、図6は図5における積層セラミックキャパシター及びプリント回路基板を長さ方向に切断して示す断面図である。
また、本願によれば以下の各項目もまた開示される。
[項目1]
複数の誘電体層を含むセラミック本体と、
上記セラミック本体内において上記複数の誘電体層の各々を挟んで積層され、上記セラミック本体の長さ方向において対向する両端面に交互に露出するように配置された複数の第1及び第2内部電極を含む活性部と、
上記活性部の上部に形成された上部カバー部と、
上記活性部の下部に形成され、上記上部カバー部に比べて厚い厚さを有する下部カバー部と、
上記第1及び第2内部電極と電気的に接続された第1及び第2外部電極と、を含み、
上記第1及び第2外部電極は、上記セラミック本体の長さ方向における両端面を成す両側面と下面に配置されるが、上面には配置されない第1及び第2電極層を含む、積層セラミック電子部品。
[項目2]
上記第1及び第2電極層は、上記セラミック本体の長さ方向における両端面を成す両側面において幅方向に両コーナー部まで配置される、項目1に記載の積層セラミック電子部品。
[項目3]
上記第1及び第2電極層は、上記セラミック本体の幅方向において対向する両端面にまで延在して配置される、項目1または項目2に記載の積層セラミック電子部品。
[項目4]
上記第1及び第2電極層上に絶縁層がさらに配置され、上記絶縁層は上記セラミック本体の厚さ方向の上部コーナー部に対応する水平方向の地点から上記下部カバー部に対応する水平方向の地点まで配置される、項目1から項目3の何れか一項に記載の積層セラミック電子部品。
[項目5]
上記絶縁層は、上記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される、項目4に記載の積層セラミック電子部品。
[項目6]
上記第1及び第2外部電極の上部、及び厚さ方向に上記絶縁層の下部上に配置された第1及び第2めっき層をさらに含む、項目4または項目5に記載の積層セラミック電子部品。
[項目7]
上記セラミック本体の全体の厚さの1/2をAと、上記下部カバー部の厚さをBと、上記活性部の全体の厚さの1/2をCと、上記上部カバー部の厚さをDと規定したときに、上記活性部の中心部が上記セラミック本体の中心部から離れた比率(B+C)/Aは、1.050≦(B+C)/A≦1.764の範囲を満たす、項目1から項目6の何れか一項に記載の積層セラミック電子部品。
[項目8]
上記上部カバー部の厚さDと上記下部カバー部の厚さBとの比率D/Bは、0.021≦D/B≦0.545の範囲を満たす、項目1から項目7の何れか一項に記載の積層セラミック電子部品。
[項目9]
上記セラミック本体の全体の厚さの1/2であるAに対する上記下部カバー部の厚さBの比率B/Aは、0.331≦B/A≦1.537の範囲を満たす、項目1から項目8の何れか一項に記載の積層セラミック電子部品。
[項目10]
上記下部カバー部の厚さBに対する上記活性部の全体の厚さの1/2であるCの比率C/Bは、0.148≦C/B≦2.441の範囲を満たす、項目1から項目9の何れか一項に記載の積層セラミック電子部品。
[項目11]
上記セラミック本体の厚さ方向の中央部領域での上記第1及び第2電極層の厚さをT1と、上記内部電極のうち上記セラミック本体の厚さ方向の上部において最外側の内部電極が位置する地点での上記第1及び第2電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満たす、項目1から項目10の何れか一項に記載の積層セラミック電子部品。
[項目12]
上部に電極パッドを有するプリント回路基板と、
上記電極パッド上に設置された項目1に記載の積層セラミック電子部品と、
上記電極パッドと上記積層セラミック電子部品とを接続する半田と、を含み、
上記半田は、上記セラミック本体の実装面と長さ方向における両端面を成す側面に配置される、セラミック電子部品の実装基板。
[項目13]
上記第1及び第2電極層上に絶縁層がさらに配置され、上記絶縁層は上記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される、項目12に記載の積層セラミック電子部品の実装基板。
[項目14]
上記絶縁層は、上記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される、項目13に記載の積層セラミック電子部品の実装基板。
[項目15]
上記半田は、上記セラミック本体の厚さ方向において上記絶縁層の下部まで配置される、項目13または項目14に記載の積層セラミック電子部品の実装基板。
[項目16]
上記セラミック本体の厚さ方向の中央部領域での上記第1及び第2電極層の厚さをT1と、上記内部電極のうち上記セラミック本体の厚さ方向の上部最外側の内部電極が位置する地点での上記第1及び第2電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満たす、項目12から項目15の何れか一項に記載の積層セラミック電子部品の実装基板。
[項目17]
プリント回路基板と、
上記プリント回路基板の上部に配置された二つ以上の電極パッドと、
セラミック本体と、
上記セラミック本体の長さ方向における両端面及び厚さ方向における下面にそれぞれ配置されるL字形状を有する第1及び第2外部電極と、
上記電極パッドと上記第1及び第2外部電極とをそれぞれ接続する半田と、を含む、積層セラミック電子部品の実装基板。
[項目18]
上記セラミック本体は、上記第1及び第2外部電極と接続された第1及び第2内部電極を有する活性部と、
上記活性部の上部に配置された上部カバー部と、
上記活性部の下部に配置され、厚さ方向に上記上部カバー部より厚い下部カバー部を含む、項目17に記載の積層セラミック電子部品の実装基板。
[項目19]
上記セラミック本体の両端面に配置された第1及び第2外部電極の上部、及びセラミック本体の厚さ方向において下部カバー部に対応する水平方向の領域まで下部に配置される第1及び第2絶縁層をさらに含む、項目18に記載の積層セラミック電子部品の実装基板。
[項目20]
上記半田は、上記セラミック本体の厚さ方向において上記活性部に対応する水平方向の領域の下部までに配置される、項目18または項目19に記載の積層セラミック電子部品の実装基板。
[項目21]
上記半田と上記第1及び第2外部電極との間にそれぞれ配置された第1及び第2めっき層をさらに含む、項目19に記載の積層セラミック電子部品の実装基板。
110 セラミック本体
111 誘電体層
121、122 第1及び第2内部電極
131、132 第1及び第2外部電極
131a、132a 第1及び第2電極層
131b、132b 絶縁層
131c、132c 第1及び第2めっき層
200 実装基板
210 プリント回路基板
221、222 第1及び第2電極パッド
230 半田
Claims (16)
- 複数の誘電体層を含むセラミック本体と、
前記セラミック本体内において前記複数の誘電体層の各々を挟んで積層され、前記セラミック本体の長さ方向において対向する両端面に交互に露出するように配置された複数の第1及び第2内部電極を含む活性部と、
前記活性部の上部に形成された上部カバー部と、
前記活性部の下部に形成され、前記上部カバー部に比べて厚い厚さを有する下部カバー部と、
前記第1及び第2内部電極と電気的に接続された第1及び第2外部電極と、を含み、
前記第1及び第2外部電極は、前記セラミック本体の長さ方向における両端面を成す両側面と下面に配置されるが、上面には配置されない第1及び第2電極層を含み、
前記第1及び第2電極層上に絶縁層がさらに配置され、前記絶縁層は前記セラミック本体の厚さ方向の上部コーナー部に対応する水平方向の地点から、前記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置され、
前記第1及び第2外部電極は、前記セラミック本体の幅方向において対向する両側面に形成されておらず、
前記第1及び第2電極層上で、前記セラミック本体の下面から、厚さ方向に前記下部カバー部を厚さ方向に3等分した場合に上部に対応する地点に位置する前記絶縁層の端部までの領域にそれぞれ配置された第1及び第2めっき層をさらに含む、
積層セラミック電子部品。 - 前記絶縁層は前記セラミック本体の前記上面に配置されない、請求項1に記載の積層セラミック電子部品。
- 前記第1及び第2電極層は、前記セラミック本体の長さ方向における両端面を成す両側面において幅方向に両コーナー部まで配置される、請求項1または2に記載の積層セラミック電子部品。
- 前記セラミック本体の全体の厚さの1/2をAと、前記下部カバー部の厚さをBと、前記活性部の全体の厚さの1/2をCと、前記上部カバー部の厚さをDと規定したときに、前記活性部の中心部が前記セラミック本体の中心部から離れた比率(B+C)/Aは、1.050≦(B+C)/A≦1.764の範囲を満たす、請求項1から請求項3の何れか一項に記載の積層セラミック電子部品。
- 前記上部カバー部の厚さDと前記下部カバー部の厚さBとの比率D/Bは、0.021≦D/B≦0.545の範囲を満たす、請求項1から請求項4の何れか一項に記載の積層セラミック電子部品。
- 前記セラミック本体の全体の厚さの1/2であるAに対する前記下部カバー部の厚さBの比率B/Aは、0.331≦B/A≦1.537の範囲を満たす、請求項1から請求項5の何れか一項に記載の積層セラミック電子部品。
- 前記下部カバー部の厚さBに対する前記活性部の全体の厚さの1/2であるCの比率C/Bは、0.148≦C/B≦2.441の範囲を満たす、請求項1から請求項6の何れか一項に記載の積層セラミック電子部品。
- 前記セラミック本体の厚さ方向の中央部領域での前記第1及び第2電極層の厚さをT1と、前記内部電極のうち前記セラミック本体の厚さ方向の上部において最外側の内部電極が位置する地点での前記第1及び第2電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満たす、請求項1から請求項7の何れか一項に記載の積層セラミック電子部品。
- 上部に電極パッドを有するプリント回路基板と、
前記電極パッド上に設置された請求項1に記載の積層セラミック電子部品と、
前記電極パッドと前記積層セラミック電子部品とを接続する半田と、を含み、
前記半田は、前記セラミック本体の実装面と長さ方向における両端面を成す側面に配置される、セラミック電子部品の実装基板。 - 前記第1及び第2電極層上に絶縁層がさらに配置され、前記絶縁層は前記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される、請求項9に記載の積層セラミック電子部品の実装基板。
- 前記絶縁層は、前記下部カバー部を厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される、請求項10に記載の積層セラミック電子部品の実装基板。
- 前記半田は、前記セラミック本体の厚さ方向において前記絶縁層の下部まで配置される、請求項11に記載の積層セラミック電子部品の実装基板。
- 前記セラミック本体の厚さ方向の中央部領域での前記第1及び第2電極層の厚さをT1と、前記内部電極のうち前記セラミック本体の厚さ方向の上部最外側の内部電極が位置する地点での前記第1及び第2電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満たす、請求項9から請求項12の何れか一項に記載の積層セラミック電子部品の実装基板。
- プリント回路基板と、
前記プリント回路基板の上部に配置された二つ以上の電極パッドと、
セラミック本体と、
前記セラミック本体の長さ方向における両端面及び厚さ方向における下面にそれぞれ配置されるL字形状を有する第1及び第2外部電極と、
前記電極パッドと前記第1及び第2外部電極とをそれぞれ接続する半田と、を含み、
前記セラミック本体は、前記第1及び第2外部電極と接続された第1及び第2内部電極を有する活性部と、
前記活性部の上部に配置された上部カバー部と、
前記活性部の下部に配置され、厚さ方向に前記上部カバー部より厚い下部カバー部を含み、
前記セラミック本体の両端面に配置された前記第1及び第2外部電極の上部から、前記下部カバー部を前記セラミック本体の厚さ方向に3等分した場合に上部に対応する水平方向の地点まで配置される第1及び第2絶縁層をさらに含み、
前記第1及び第2外部電極は、前記セラミック本体の幅方向において対向する両側面に形成されておらず、
前記第1及び第2外部電極の第1及び第2電極層上で、前記セラミック本体の下面から、厚さ方向に前記下部カバー部を厚さ方向に3等分した場合に上部に対応する地点に位置する前記第1及び第2絶縁層の端部までの領域にそれぞれ配置され、前記半田と前記第1及び第2外部電極との間にそれぞれ配置された第1及び第2めっき層をさらに含む、
積層セラミック電子部品の実装基板。 - 前記第1及び第2絶縁層は前記セラミック本体の厚さ方向における上面に配置されない、請求項14に記載の積層セラミック電子部品の実装基板。
- 前記半田は、前記セラミック本体の厚さ方向において前記活性部に対応する水平方向の領域の下部までに配置される、請求項14または請求項15に記載の積層セラミック電子部品の実装基板。
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