KR101309326B1 - 적층 칩 전자부품, 그 실장 기판 및 포장체 - Google Patents

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ceramic body
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안영규
박민철
김두영
박상수
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따르는 적층 칩 전자 부품은 내부 전극과 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 제1 및 제2 외부 전극; 상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층; 상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층; 및 상기 하부 커버 층 내에서 용량 형성과 무관하게 배치되는 부가 전극 층;을 포함하며, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때, 상기 상부 커버 층의 두께, D는 D≥4㎛의 범위를 만족하고, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족할 수 있다.

Description

적층 칩 전자부품, 그 실장 기판 및 포장체{Laminated chip electronic component, board for mounting the same, packing unit thereof}
본 발명은 전압 인가 시 적층 칩 전자부품에 의하여 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 칩 전자부품, 그 실장 기판 및 포장체에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 커패시터는 다수의 유전체 층 사이에 내부 전극이 형성된다.
유전체 층을 사이에 두고 중첩되는 내부 전극이 형성되는 적층 커패시터에 직류 및 교류 전압을 인가하는 경우에는 내부 전극 사이에서 압전 현상이 생기고 진동이 발생한다.
상기 진동은 유전체 층의 유전율이 높을 수록, 동일한 정전 용량을 기준으로 칩의 형상이 상대적으로 큰 경우에 현저해지는 경향이 있다. 상기 진동은 상기 적층 커패시터의 외부 전극에서 상기 적층 커패시터가 실장된 인쇄 회로 기판으로 전달된다. 이때, 상기 인쇄 회로 기판이 진동하여 소음이 발생된다.
즉, 상기 인쇄 회로 기판의 진동에 의해 발생되는 공명이 가청 주파수(20~20000Hz)영역에 포함되면, 그 진동음이 사람에게 불쾌감을 주는데 이와 같은 소리를 어쿠스틱 노이즈(acoustic noise)라고 한다.
본 특허의 발명자들은 어쿠스틱 노이즈를 감소하기 위해 적층 커패시터 내의 내부 전극의 인쇄 회로 기판으로의 실장방향에 대한 연구를 진행한 바 있다. 연구 결과, 내부 전극이 상기 인쇄 회로 기판과 수평한 방향성을 가지도록 상기 적층 커패시터를 인쇄 회로 기판에 실장하면, 내부 전극이 상기 인쇄 회로 기판과 수직한 방향성을 가지도록 실장하는 경우보다 어쿠스틱 노이즈가 감소한다는 것이다.
그러나, 내부 전극이 인쇄 회로 기판과 수평한 방향성을 가지도록 상기 적층 커패시터를 인쇄 회로 기판에 실장하여 어쿠스틱 노이즈를 측정하더라도 소음 수준이 일정수준 이상이 되기 때문에, 어쿠스틱 노이즈를 더 저감할 수 있는 연구가 필요하였다.
아래의 특허문헌 1은 내부 전극이 인쇄 회로 기판과 수평한 방향성을 가지도록 실장되어 있지만, 고주파 노이즈를 줄이기 위해 신호 선로 사이의 피치를 좁게 한 기술적 특징을 개시하고 있다. 한편, 특허문헌 2 및 특허문헌 3은 적층 커패시터의 상부 커버 층과 하부 커버 층의 두께가 다른 것이 기재되어 있으나, 어쿠스틱 노이즈의 개선 또는 감소라는 과제 해결을 위한 방안을 제안하고 있지 않다. 게다가, 어쿠스틱 노이즈를 저감하기 위하여 본 특허의 청구항들 및 본 발명의 실시예들이 제안하는 엑티브 층의 중심부가 적층 칩 커패시터의 중심부로부터 벗어나는 정도의 범위, 상부 커버 층과 하부 커버 층 사이의 비율, 세라믹 바디의 두께에 대한 하부 커버 층이 차지하는 비율, 엑티브 층의 두께에 대한 하부 커버 층이 차지하는 비율 등을 개시 또는 예상하지 못하고 있다.
일본특허공개공보 제1994-268464호 일본특허공개공보 제1994-215978호 일본특허공개공보 제1996-130160호
본 발명의 목적은 적층 칩 커패시터의 상부 커버 층에 비해 하부 커버 층의 두께를 더 크게 하고 엑티브 층의 중심부가 세라믹 바디의 중심부를 벗어난 범위를 설정하며, 상기 하부 커버 층에 부가 전극층이 포함된 적층 커패시터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 내부 전극이 인쇄 회로 기판에 수평하고 상기 하부 커버 층이 인쇄 회로 기판과 인접하도록 실장하여 어쿠스틱 노이즈를 감소시킨 적층 칩 전자부품 실장기판을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 포장시트의 수납부의 저면을 기준으로 내부 전극이 수평하게 배치되어 정렬되는 적층 칩 전자부품의 포장체를 제공하는 것이다.
본 발명의 일 실시예에 따르는 적층 칩 전자 부품은 내부 전극과 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 제1 및 제2 외부 전극; 상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층; 상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층; 및 상기 하부 커버 층 내에서 용량 형성과 무관하게 배치되는 부가 전극 층;을 포함하며, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때, 상기 상부 커버 층의 두께, D는 D≥4㎛의 범위를 만족하고, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족할 수 있다.
또한, 상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율, D/B는 0.018≤D/B≤0.372의 범위를 만족할 수 있다.
또한, 상기 세라믹 바디의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.215≤B/A≤1.553의 범위를 만족할 수 있다.
또한, 상기 하부 커버층의 두께(B)에 대한 상기 엑티브 층의 두께의 1/2(C)의 비율, C/B는 0.135≤C/B≤3.897의 범위를 만족할 수 있다.
또한, 상기 세라믹 커패시터의 상면 및 저면 중 적어도 하나에는 상부 및 하부를 구분하기 위한 마킹이 형성될 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극에서 길이 방향의 내측으로 연장되는 제1 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제1 어레이 전극 층; 및 상기 제2 외부 전극에서 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴과 대향하는 제2 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제2 어레이 전극 층;을 포함할 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극과 제2 외부 전극과 대향하며, 두께 방향으로 적층된 플로팅 전극 층을 포함할 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극 또는 제2 외부 전극에서 길이 방향 내측으로 연장되어 다른 극성의 상기 제2 외부 전극 또는 제1 외부 전극과 대향하며 두께 방향으로 적층될 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극과 제2 외부 전극과 대향하며 두께 방향으로 적층된 다수의 플로팅 전극 층으로 상기 다수의 플로팅 전극 층은 길이 방향 내측으로 대향할 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극에서 길이 방향의 내측으로 연장되는 제1 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제1 어레이 전극 층; 상기 제2 외부 전극에서 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴과 대향하는 제2 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제2 어레이 전극 층; 및 상기 제1 어레이 전극 층과 제2 어레이 전극 층 사이에 형성되어, 상기 제1 어레이 전극 층과 제2 어레이 전극 층과 대향하는 플로팅 전극 층;을 포함할 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제1 전극 패턴과 제2 전극 패턴; 및 상기 제1 전극 패턴과 제2 전극 패턴과 유전체 층을 사이에 두고 배치되는 플로팅 전극 패턴;을 포함할 수 있다.
또한, 상기 제1 전극 패턴과 제2 전극 패턴이 대향하여 형성되는 길이 방향의 갭이 적층 방향으로 감소 또는 증가하는 방향성을 가질 수 있다.
또한, 상기 부가 전극 층은 상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제1 전극 패턴과 제2 전극 패턴; 및 상기 제1 전극 패턴과 제2 전극 패턴과 유전체 층을 사이에 두고 배치되며, 상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제3 전극 패턴과 제4 전극 패턴;을 포함하며, 상기 제1 전극 패턴과 제2 전극 패턴이 대향하여 형성되는 길이 방향의 갭과 제 3 전극 패턴과 제4 전극 패턴이 대향하여 형성되는 길이 방향의 갭은 적층 방향으로 오프셋될 수 있다.
다른 측면에서, 육면체 형상의 세라믹 바디의 길이 방향 양 단부에 형성되는 외부 전극; 상기 세라믹 바디 내에서 형성되며, 용량을 형성하도록 유전체 층을 사이에 두고 대향하여 배치되는 다수의 내부 전극들로 이루어진 엑티브 층; 상기 엑티브 층의 최상부 내부 전극의 상부에 형성되는 상부 커버 층; 상기 엑티브 층의 최하부 내부 전극의 하부에 형성되며, 상기 상부 커버 층의 두께보다 더 큰 두께를 가지는 하부 커버 층; 및 상기 하부 커버 층 내에서 용량 형성과 무관하게 배치되는 부가 전극 층;을 포함할 수 있다.
또한, 전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버 층에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디의 두께 방향의 중심부보다 하부의 상기 세라믹 바디의 길이 방향 양단부에 변곡점이 형성될 수 있다.
또한, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로 규정할 때, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족할 수 있다.
또 다른 측면에서, 적층 칩 전자부품의 실장 기판은 본 발명의 일 실시예에 따른 적층 칩 전자부품; 상기 외부 전극과 솔더링으로 연결되는 전극 패드; 및 상기 전극 패드가 형성되며, 상기 내부 전극이 수평하고 상기 하부 커버 층이 상기 상부 커버 층보다 두께 방향의 하측에 배치되도록 상기 적층 칩 전자부품이 상기 전극 패드에 실장되는 인쇄 회로 기판;을 포함할 수 있다.
또한, 전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버 층에서의 발생하는 변형율의 차이에 의해 상기 세라믹 바디의 길이 방향 양단부에 형성되는 변곡점이 상기 솔더링의 높이 이하에서 형성될 수 있다.
또 다른 측면에서, 적층 칩 전자부품의 포장체은 본 발명의 일 실시예에 따른 적층 칩 전자부품; 및 상기 적층 칩 전자부품이 수납되는 수납부가 형성되는 포장시트;을 포함하며, 상기 수납부의 저면을 기준으로 상기 내부 전극이 수평하게 배치되어 정렬될 수 있다.
또한, 상기 포장시트에 결합되며, 상기 적층 칩 전자부품을 덮는 포장막;이 더 포함될 수 있다.
또한, 상기 적층 칩 전자부품이 수납된 포장시트는 릴 타입으로 권선되어 형성될 수 있다.
또한, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 각각은 상기 하부 커버 층이 상기 수납부의 저면을 향하도록 배치될 수 있다.
또한, 상기 세라믹 바디의 상면에는 상부 및 하부를 구분하기 위한 마킹이 형성될 수도 있다.
또한, 상기 수납부 내에 수납되는 상기 적층 칩 전자부품 각각은 상기 상부 커버 층 및 상기 하부 커버 층 중 어느 하나가 상기 수납부의 저면을 향하도록 방향성을 가지며, 상기 상부 커버 층 및 상기 하부 커버 층 중 어느 하나가 수납부의 저면을 향하는 방향성을 외부에서 인식하기 위해 상기 세라믹 바디에 마킹이 형성될 수 있다.
본 발명의 일 실시예에 따른 적층 칩 커패시터 및 그 실장 기판에 의하면, 어쿠스틱 노이즈를 현저하게 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 커패시터를 일부 절개하여 도시한 개략 절개 사시도.
도 2는 도 1의 적층 칩 커패시터를 길이 방향 및 두께 방향으로 절단하여 도시한 단면도.
도 3은 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 길이 방향 및 두께 방향의 개략 단면도.
도 4는 도 1의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 개략적으로 도시한 개략 사시도.
도 5는 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습의 개략 평면도.
도 6은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 길이 방향과 두께 방향으로 절단하여 도시한 단면도.
도 7은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 상태에서 전압이 인가되어 적층 칩 커패시터가 변형되는 모습을 개략적으로 도시한 단면도.
도 8(a)는 종래의 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직 실장된 경우와 수평 실장된 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화 모습의 그래프이며, 도 8(b)는 본 발명의 실시예인 내부 전극이 인쇄 회로 기판에 수평인 상태이고 하부 커버 층이 인쇄 회로 기판과 인접하도록 적층 칩 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화의 모습을 종래 기술과 대비하여 도시한 그래프.
도 9는 본 발명의 일 실시예에 따른 적층 칩 커패시터를 포장체에 실장되는 모습을 도시한 개략 사시도.
도 10은 도 9의 포장체를 릴 형상으로 권취하여 도시한 개략 단면도.
도 11은 본 발명의 일 실시예에 따른 부가 전극 층의 모습을 도시한 단면도.
도 12는 본 발명의 일 실시예에 따른 부가 전극 층의 제1 변형예의 단면도.
도 13은 본 발명의 일 실시예에 따른 부가 전극 층의 제2 변형예의 단면도.
도 14는 본 발명의 일 실시예에 따른 부가 전극 층의 제3 변형예의 단면도.
도 15는 본 발명의 일 실시예에 따른 부가 전극 층의 제4 변형예의 단면도.
도 16은 본 발명의 일 실시예에 따른 부가 전극 층의 제5 변형예의 단면도.
도 17은 본 발명의 일 실시예에 따른 부가 전극 층의 제6 변형예의 단면도.
도 18은 본 발명의 일 실시예에 따른 부가 전극 층의 제7 변형예의 단면도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
본 발명의 일 실시예에 따른 적층 칩 전자 부품은 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전 소자, 다층 기판 등에 적절하게 이용될 수 있다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
적층 칩 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 칩 커패시터를 일부 절개하여 도시한 개략 절개 사시도이며, 도 2는 도 1의 적층 칩 커패시터를 길이 방향 및 두께 방향으로 절단하여 도시한 단면도이며, 도 3은 도 1의 적층 칩 커패시터의 치수 관계를 설명하기 위한 길이 방향 및 두께 방향의 개략 단면도이다.
도 1 내지 도 3을 참조하면, 적층 칩 커패시터(10)는 세라믹 바디(12), 외부 전극(40), 엑티브 층(60), 상부, 하부 커버 층(53, 55) 및 부가 전극 층(80)을 포함할 수 있다.
상기 세라믹 바디(12)는 세라믹 그린시트 상에 내부 전극(20)을 형성하도록 도전성 페이스트를 도포하고, 상기 내부 전극(20)이 형성된 세라믹 그린시트를 적층한 후 소성하여 제조될 수 있다. 상기 세라믹 바디(12)는 다수의 유전체 층(52, 54)과 내부 전극(22, 24)이 반복적으로 적층하여 형성될 수 있다.
상기 세라믹 바디(12)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 바디(12)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 적층 칩 커패시터(10)이다.
상기 유전체 층(50)을 이루는 재료로서, 고용량화를 위해 고유전율을 갖는 세라믹 분말을 사용할 수 있다. 상기 세라믹 분말은 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있으며, 이에 제한 되는 것은 아니다.
상기 제1 및 제2 외부 전극(42, 44)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 금속 분말은 Cu, Ni, 또는 이들의 합금을 사용할 수 있으며, 특별히 이들로 제한되는 것은 아니다.
상기 내부 전극(20)은 제1 내부 전극(22)과 제2 내부 전극(24)을 포함할 수 있으며, 상기 제1 및 제2 내부 전극(22, 24)은 각각 제1 및 제2 외부 전극(42, 44)으로 전기적으로 연결될 수 있다.
여기서, 상기 제1 내부 전극(22)과 제 2 내부 전극(24)은 유전체 층(54, 도 1 참조)을 사이에 두고 대향하여 중첩된 제1 및 제2 전극 패턴부(222, 242)과 각각의 제1 및 제2 외부 전극(42, 44)으로 인출되는 제1 및 제2 리드부(224, 244)를 포함할 수 있다.
상기 제1 및 제2 전극 패턴부(222, 242)는 두께 방향으로 연속하여 적층되어 세라믹 바디(12) 내에서 정전 용량을 형성하는 엑티브 층(60)을 구성할 수 있다.
적층 칩 커패시터의 길이 방향 및 두께 방향 단면에서, 상기 엑티브 층(60)을 제외한 마진부로 정의할 수 있다. 상기 마진부 중에서 두께 방향으로 상기 엑티브 층(60)의 상부 마진부 및 하부 마진부를 특히, 상부 커버 층(53) 및 하부 커버 층(55)으로 정의할 수 있다.
상기 상부 커버 층(53) 및 하부 커버 층(55)은 상기 제1 내부 전극(22)과 제2 내부 전극(24) 사이에 형성되는 유전체 층(52, 54)과 마찬가지로 세라믹 그린 시트가 소결되어 형성될 수 있다.
상기 상부 커버 층(53) 및 하부 커버 층(55)을 포함한 복수의 유전체 층(50)은 소결된 상태로써, 인접하는 유전체 층(50) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 실시예에서는 상기 하부 커버 층(55)은 상기 상부 커버 층(53)에 비해 더 큰 두께를 가질 수 있다. 즉, 상기 하부 커버 층(55)은 상기 상부 커버 층(53)에 비해 세라믹 그린 시트의 적층수를 늘림으로써 상기 상부 커버 층(53)에 비해 더 큰 두께를 가질 수 있다.
이와 같이 상부 커버 층(53)과 하부 커버 층(55)이 비대칭 구조로 형성되고, 하부 커버 층(55)에 전극을 형성하지 않으면, 상기 엑티브 층(60)과 하부 커버 층(55)이 소결 수축될 때 수축률이 차이가 있기 때문에 디라미네이션이나 크랙 불량이 증가할 수 있다.
따라서, 하부 커버 층(55)에 내부 전극 층을 부가하여 엑티브 층(60)과 하부 커버 층(55)의 수축률의 차이를 줄이면, 디라미네이션이나 크랙 불량을 감소시킬 뿐만 아니라 어쿠스틱 노이즈 감소효과를 유지할 수 있다.
상기 부가 전극 층(80)은 상기 하부 커버 층(55) 내에서 배치되는 내부 전극(82)이며, 유전체 층(84)을 사이에 두고 다른 극성의 내부 전극이 중첩되는 구조가 아니다. 따라서, 상기 부가 전극 층(80)은 세라믹 바디(12)의 길이 방향 양 단부의 외부 전극(42, 44) 또는 용량을 형성하는 엑티브 층(60)의 영향으로 발생하는 기생 커패시턴스 이외에는 용량 형성에 기여하지 못한다.
본 실시예에서는 부가 전극 층(80)이 상기 하부 커버 층(55) 내에서 상기 제1 외부 전극(42)과 제2 외부 전극(44)와 전기적으로 접촉을 하지 않고 대향하며, 두께 방향으로 적층된 플로팅 전극 층일 수 있다.
도 3을 참조하면, 본 실시예의 적층 칩 커패시터를 더욱 명확하게 규정할 수 있다.
우선, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 수 있다.
상기 세라믹 바디(12)의 전체 두께는 외부 전극(40)이 상기 세라믹 바디의 상면(ST)와 하면(SB)에 도포되어 형성되는 만큼의 두께를 포함하지 않는다. 본 실시예에서는 세라믹 바디(12)의 상면(ST)와 하면(SB)의 1/2을 A로 규정한다.
상기 하부 커버 층(55)의 두께 B는 엑티브 층(60)의 두께 방향 최하부에 형성되는 내부 전극의 하면에서 세라믹 바디(12)의 하면(SB)까지의 거리로 규정한다. 또한, 상기 상부 커버 층(53)의 두께 D는 엑티브 층(60)의 두께 방향 최상부에 형성되는 내부 전극의 상면에서 세라믹 바디(12)의 상면(ST)까지의 거리로 규정한다.
여기서, 상기 엑티브 층(60)의 전체 두께는 엑티브 층(60)의 최상부에 형성되는 내부 전극의 상면에서 엑티브 층(60)의 최하부에 형성되는 내부 전극의 하면까지의 거리를 의미한다. C는 상기 엑티브 층(60)의 1/2을 규정한다.
본 실시예에서는 상기 상부 커버 층(53)의 두께, D는 D≥4㎛의 범위를 만족할 수 있다. D가 4㎛보다 작은 경우 내부 전극이 세라믹 바디(12)의 상면(ST)으로 노출되는 불량이 발생할 수 있다.
또한, 본 실시예에서는 상기 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족할 수 있다.
여기서, 상기 엑티브 층(60)의 중심부는 상기 엑티브 층(60)의 최상부에 형성되는 내부 전극의 상면에서 엑티브 층(60)의 최하부에 형성되는 내부 전극의 하면까지의 거리의 중간 지점인 엑티브 층 센터 라인(CLA)에서 상부 및 하부로 1㎛ 범위 내로 규정할 수 있다.
또한, 상기 세라믹 바디(12)의 중심부는 세라믹 바디(12)의 상면(ST)와 하면(SB) 사이의 중간 지점인 세라믹 바디의 센터 라인(CLc)에서 상부 및 하부로 1㎛ 범위 내로 규정할 수 있다.
적층 칩 커패시터(10)의 양단부에 형성되는 제1 및 제2 외부 전극(42, 44)에 극성이 다른 전압이 인가되면, 유전체 층(50)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(12)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(12)의 두께 방향의 팽창과 수축과는 반대로, 수축과 팽창을 하게 된다.
여기서, 상기 엑티브 층(60)의 중심부는 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
본 실시예에서는 어쿠스틱 노이즈를 감소시키기 위해, 상기 엑티브 층(60)의 중심부가 세라믹 바디(12)의 중심부에서 벗어난 비율을 규정하였다.
한편, 본 실시예에서는 전압이 인가되어 상기 엑티브 층(60)의 중심부에서 발생하는 변형율과 상기 하부 커버 층(55)에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디(12)의 두께 방향의 중심부보다 하부의 상기 세라믹 바디(12)의 길이 방향 양단부에 변곡점이 형성될 수 있다.
어쿠스틱 노이즈를 감소시키기 위해, 본 실시예는 상기 상부 커버 층(53)의 두께(D)와 하부 커버 층(55)의 두께(B)의 비율, D/B는 0.018≤D/B≤0.372의 범위를 만족할 수 있다.
또한, 상기 세라믹 바디(12)의 두께의 1/2(A)에 대한 상기 하부 커버층(55)의 두께(B)의 비율, B/A는 0.215≤B/A≤1.553의 범위를 만족할 수 있다.
또한, 상기 하부 커버층(55)의 두께(B)에 대한 상기 엑티브 층(60)의 두께의 1/2(C)의 비율, C/B는 0.135≤C/B≤3.897의 범위를 만족할 수 있다.
한편, 본 발명은 두께가 상부 커버 층(53)보다 큰 하부 커버 층(55)을 인쇄 회로 기판의 상면과 인접하게 실장하기 위해, 상기 세라믹 바디(12)의 상면 및 저면 중 적어도 하나에는 상부 및 하부를 구분하기 위한 마킹이 형성될 수 있다.
적층 칩 커패시터의 실장 기판
도 4는 도 1의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 개략적으로 도시한 개략 사시도이며, 도 5는 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습의 개략 평면도이며, 도 6은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 모습을 길이 방향과 두께 방향으로 절단하여 도시한 단면도이다.
본 실시예에 따른 적층 칩 커패시터의 실장 기판(100)은 적층 칩 전자부품(10), 전극 패드(122, 124) 및 인쇄 회로 기판(120)을 포함할 수 있다.
상기 적층 칩 전자부품(10)은 기 설명한 적층 칩 커패시터일 수 있으며, 내부 전극(22, 24)이 상기 인쇄 회로 기판(120)과 수평하도록 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장될 수 있다.
또한, 상기 적층 칩 커패시터(10)의 세라믹 바디(12) 내의 상부 커버 층(53)보다 더 두꺼운 하부 커버 층(55)이 상기 상부 커버 층(53) 보다 두께 방향 하측에 배치되도록, 상기 적층 칩 커패시터(10)가 상기 인쇄 회로 기판(120) 상에 실장될 수 있다.
상기 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장되어 전압을 인가하면 어쿠스틱 노이즈가 발생한다. 이때, 전극 패드(122, 124)의 크기는 상기 적층 칩 커패시터(10)의 제1 및 제2 외부 전극(42, 44)와 상기 전극 패드(122, 124)를 연결하는 솔더링의 양을 결정하며, 어쿠스틱 노이즈를 감소시킬 수도 있다.
도 7은 도 4의 적층 칩 커패시터가 인쇄 회로 기판에 실장된 상태에서 전압이 인가되어 적층 칩 커패시터가 변형되는 모습을 개략적으로 도시한 단면도이다.
도 7을 참조하면, 상기 적층 칩 커패시터(10)가 인쇄 회로 기판(120)에 실장되고 적층 칩 커패시터(10)의 양단부에 형성되는 제1 및 제2 외부 전극(42, 44)에 극성이 다른 전압이 인가되면, 유전체 층(50)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(12)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(42, 44)의 길이 방향 양단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(12)의 두께 방향의 팽창과 수축과는 반대로, 수축과 팽창을 하게 된다.
한편, 본 실시예에서는 전압이 인가되어 상기 엑티브 층(60)의 중심부에서 발생하는 변형율과 상기 하부 커버 층(55)에서의 발생하는 변형율의 차이에 의해, 상기 세라믹 바디(12)의 두께 방향의 중심부보다 하부의 상기 세라믹 바디(12)의 길이 방향 양단부에 변곡점(PI, point of inflection)이 형성될 수 있다.
또한, 상기 변곡점(PI)은 세라믹 바디(12)의 외부면의 위상이 변화되는 지점으로, 전극 패드(122, 124)에서 상기 적층 칩 커패시터(10)의 외부 전극(42, 44)에 형성되는 솔더링(142, 144)의 높이 이하에서 형성될 수 있다.
여기서, 상기 엑티브 층(60)의 중심부는 전압의 인가에 의해, 상기 세라믹 바디(12)의 길이 방향 양단부에서 가장 최대로 팽창과 수축되는 부분이 된다.
세라믹 바디(12)의 길이 방향 양 단부의 외부 전극(42, 44) 또는 용량을 형성하는 엑티브 층(60)의 영향으로 발생하는 상기 부가 전극 층(80)의 기생 커패시턴스는 상기 세라믹 바디(12)의 길이 방향 양단부에서 변곡점이 형성되는 것을 가속화시킬 수 있다.
도 7은 적층 칩 커패시터(10)의 길이 방향의 양단부가 최대로 팽창된 부분을 나타내며, 적층 칩 커패시터(10)의 길이 방향의 양단부가 최대로 팽창되면, 솔더링(142, 144)의 상부는 팽창에 의해 외부로 밀려나는 힘(①)이 생기고, 솔더링(142, 144)의 하부는 팽창에 의해 외부로 밀려나는 힘에 의해 외부 전극으로 미는 수축되는 힘(②)이 생긴다.
이로 인해 변곡점(PI, point of inflection)이 솔더링의 높이 이하에서 발생될 수 있다.
도 5를 참조하면, 제1 전극 패드(122)와 제2 전극 패드(124)의 길이 방향의 양단부 사이의 거리를 L1으로, 적층 칩 커패시터(10)의 제1 외부 전극(42)과 제2 외부 전극(44)의 길이 방향의 외부면 사이의 거리를 L2로 규정하고 있다. 또한, 제1 전극 패드(122)와 제2 전극 패드(124)의 폭 방향의 양 단부 사이의 거리를 W1으로, 적층 칩 커패시터(10)의 제1 외부 전극(42)과 제2 외부 전극(44)의 폭 방향의 외부면 사이의 거리를 W2로 규정하고 있다.
도 8a는 종래의 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직 실장된 경우와 수평 실장된 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화 모습을 도시한 그래프이다.
도 8a를 참조하면, 전극 패드의 사이즈, 즉, L1/L2가 1.34 및 1.17 이하로 작아질 때, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장된 경우 어쿠스틱 노이즈가 감소되는 것을 알 수 있다.
그러나, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수직으로 실장된 경우에는 어쿠스틱 노이즈가 많이 저감되지 않는 것을 알 수 있다.
즉, 전극 패드의 크기는 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장되느냐 수직으로 실장되느냐에 따라 어쿠스틱 노이즈 감소시키는데 다른 경향성을 가진다.
도 8b는 본 발명의 실시예인 내부 전극이 인쇄 회로 기판에 수평인 상태이고 하부 커버 층이 인쇄 회로 기판과 인접하도록 적층 칩 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 전극 패드 사이즈에 대한 어쿠스틱 노이즈 변화의 모습을 종래 기술과 대비하여 도시한 그래프이다.
도 8b를 참조하면, 적층 칩 커패시터의 내부 전극이 인쇄 회로 기판에 수평으로 실장이 되는 경우라도, 하부 커버 또는 상부 커버의 두께에 따라서 어쿠스틱 노이즈의 크기가 다름을 알 수 있다. 따라서, 어쿠스틱 노이즈를 더 감소시키기 위해서는 다른 파라미터가 더 필요함을 알 수 있다.
본 발명의 실시예들에 따르면, 엑티브 층의 중심부가 적층 칩 커패시터의 중심부로부터 벗어나는 정도의 범위, 상부 커버 층과 하부 커버 층 사이의 비율, 세라믹 바디의 두께에 대한 하부 커버 층이 차지하는 비율, 엑티브 층의 두께에 대한 하부 커버 층이 차지하는 비율을 조절하여 어쿠스틱 노이즈를 더 저감할 수 있다.
본 발명의 일 실시예에 따르면, 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하면, 전극 패드가 작아서 솔더의 양이 적은 경우에도 어쿠스틱 노이즈가 충분히 저감되며, 전극 패드가 큰 경우에 오히려 어쿠스틱 노이즈가 더 감소하는 것을 알 수 있다.
즉, 엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하면, 전극 패드의 크기와는 무관하게 어쿠스틱 노이즈가 현저하게 감소될 수 있다. 여기서, A는 상기 세라믹 바디의 전체 두께의 1/2, B는 상기 하부 커버 층의 두께, C는 상기 엑티브 층의 전체 두께의 1/2, D는 상기 상부 커버 층의 두께를 각각 나타낸다.
엑티브 층(60)의 중심부가 상기 세라믹 바디(12)의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하면, 적층 칩 커패시터의 최대 변위는 엑티브 층(60)의 중심으로 세라믹 바디(12)의 중심부의 상부가 되므로, 솔더를 통해 인쇄 회로 기판(120)으로 전달되는 변위량이 줄어들게 되어 어쿠스틱 노이즈가 감소하는 것으로 해석될 수 있다.
적층 칩 커패시터의 포장체
도 9는 본 발명의 일 실시예에 따른 적층 칩 커패시터를 포장체에 실장되는 모습을 도시한 개략 사시도이며, 도 10은 도 9의 포장체를 릴 형상으로 권취하여 도시한 개략 단면도이다.
도 9를 참조하면, 본 실시예의 적층 칩 커패시터의 포장체(200)는 적층 칩 커패시터(10)가 수납되는 수납부(224)가 형성되는 포장시트(220)를 포함할 수 있다.
상기 포장시트(220)의 수납부(224)는 적층 칩 커패시터(10)와 대응되는 형상을 가지며, 상기 수납부(224)의 저면(225)을 기준으로 내부 전극은 수평하게 배치될 수 있다.
상기 적층 칩 커패시터(10)는 전자 부품 정렬 장치를 통해 내부 전극이 수평하게 정렬된 상태를 유지하며, 이송장치를 통해 포장시트(220)로 이동하게 된다. 따라서, 포장시트(220)의 수납부(224)의 저면(225)을 기준으로 내부 전극이 수평하도록 배치될 수 있다. 이와 같은 방법으로, 포장시트(220) 내의 모든 적층 칩 커패시터(10)가 상기 포장시트(220) 내에서 동일한 방향성을 가지도록 배치될 수 있다.
상기 수납부(224) 내에 수납되는 상기 적층 칩 커패시터(10) 각각은 상기 하부 커버 층(55)이 상기 수납부(224)의 저면을 향하도록 배치될 수 있다. 또한, 상기 세라믹 바디(12)의 상면에는 상부 및 하부를 구분하기 위한 마킹이 형성될 수도 있다.
상기 적층 칩 커패시터의 포장체(200)는 상기 수납부(225)의 저면을 기준으로 상기 내부 전극이 수평하게 배치된 전자 부품(10)이 수납된 상기 포장시트(220)를 덮는 포장막(240)을 더 포함할 수 있다.
도 10은 릴 타입으로 감겨진 형상의 적층 칩 커패시터의 포장체(200)로, 연속적으로 감겨져서 형성될 수 있다.
실험예
본 발명의 실시예와 비교예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부전극을 형성한다.
상기 세라믹 그린 시트를 약 370층으로 적층하되, 부가 전극 층이 형성되도록 용량 형성에 기여하지 않는 내부 전극 패턴을 가지는 세라믹 그린시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 적층을 하였다. 여기서, 부가 전극 층은 10층 내지 30층을 포함할 수 있다.
이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다.
이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.64mm×0.88mm(L×W, 1608 사이즈) 이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1mm 내의 범위로 정하였고, 이를 만족하면 실험을 어쿠스틱 노이즈 측정을 실시하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
샘플
번호		 A
(㎛)		 B
(㎛)		 C
(㎛)		 D
(㎛)		 (B+C)/A B/A D/B C/B 부가
전극
유무		 Crack/
Delam
(개/200)		 Acoustic Noise
(dB)		 용량
구현율
1* 420.7 70.4 365.9 39.1 1.037 0.167 0.555 5.197 X 0 25.7 OK
2* 447.1 147.3 362.1 22.7 1.139 0.329 0.154 2.458 X 1 17.9 OK
3* 491.9 220.3 360.8 41.8 1.181 0.448 0.190 1.638 X 3 16.9 OK
4* 498.1 270.2 360.5 4.9 1.266 0.543 0.018 1.334 X 2 16.8 OK
5* 516.9 270.4 361.8 39.7 1.223 0.523 0.147 1.338 X 3 16.7 OK
6* 407.5 421.8 189.1 14.9 1.499 1.035 0.035 0.448 X 5 16.6 OK
7* 439.0 632.0 115.4 15.2 1.703 1.440 0.024 0.183 X 6 16.4 OK
8* 520.0 643.4 190.7 15.2 1.604 1.237 0.024 0.296 X 5 16.4 OK
9* 524.5 798.2 116.9 16.9 1.745 1.522 0.021 0.146 X 9 16.3 OK
10* 405.5 40.2 365.4 39.9 1.000 0.099 0.993 9.090 X 0 29.5 OK
11* 404.1 41.0 363.2 40.8 1.000 0.101 0.995 8.859 O 0 29.1 OK
12* 436.0 70.4 365.9 69.7 1.001 0.161 0.990 5.197 X 0 25.7 OK
13* 434.9 71.1 364.2 70.2 1.001 0.164 0.987 5.122 O 0 25.2 OK
14* 455.5 90.8 364.3 91.5 0.999 0.199 1.008 4.012 X 0 23.1 OK
15* 454.3 91.3 363.1 91.1 1.000 0.201 0.998 3.977 O 0 22.9 OK
16* 427.5 94.3 362.8 35.1 1.069 0.221 0.372 3.847 O 0 22.4 OK
17 427.5 94.3 362.8 35.1 1.069 0.221 0.372 3.847 O 0 19.1 OK
18 440.8 121.2 359.8 40.7 1.091 0.275 0.336 2.969 O 0 17.2 OK
19 445.6 145.3 361.6 22.7 1.138 0.326 0.156 2.489 O 0 16.8 OK
20 470.0 171.0 364.4 40.2 1.139 0.364 0.235 2.131 O 0 16.7 OK
21 499.6 277.5 358.2 5.2 1.273 0.555 0.019 1.291 O 0 16.4 OK
22 518.2 278.0 358.7 40.9 1.229 0.537 0.147 1.290 O 0 16.4 OK
23 437.4 436.2 212.1 14.4 1.482 0.997 0.033 0.486 O 0 16.3 OK
24 441.5 638.9 114.5 15.0 1.707 1.447 0.023 0.179 O 0 16.4 OK
25 544.5 649.3 211.9 15.9 1.582 1.192 0.024 0.326 O 0 16.5 OK
26 540.8 840.1 113.3 14.9 1.763 1.553 0.018 0.135 O 0 16.3 OK
27* 555.7 880.2 108.3 14.5 1.779 1.584 0.016 0.123 O 0 16.3 NG
28* 556.4 897.7 100.2 14.6 1.794 1.614 0.016 0.112 O 0 16.3 NG
29* 416.5 70.8 363.5 35.2 1.043 0.170 0.497 5.134 O 0 24.2 OK
30 423.2 89.8 363.2 30.2 1.070 0.212 0.336 4.045 O 0 23.7 OK
31 438.6 117.1 364.3 31.4 1.098 0.267 0.268 3.111 O 0 18.1 OK
32 447.1 147.3 362.1 22.7 1.139 0.329 0.154 2.458 O 0 17.1 OK
33 470.7 170.4 365.4 40.2 1.138 0.362 0.236 2.144 O 0 16.9 OK
34 520.7 277.5 361.8 40.2 1.228 0.533 0.145 1.304 O 0 16.3 OK
35 502.8 279.4 360.5 5.1 1.273 0.556 0.018 1.290 O 0 16.4 OK
36 434.9 434.8 210.1 14.8 1.483 1.000 0.034 0.483 O 0 16.3 OK
37 442.5 642.4 114.0 14.6 1.709 1.452 0.023 0.177 O 0 16.3 OK
38 544.9 654.2 209.9 15.8 1.586 1.201 0.024 0.321 O 0 16.3 OK
39 456.0 667.1 114.8 15.2 1.715 1.463 0.023 0.172 O 0 16.3 OK
40 535.2 822.3 116.1 15.9 1.753 1.536 0.019 0.141 O 0 16.3 OK
41* 562.7 892.5 109.1 14.6 1.780 1.586 0.016 0.122 O 0 16.3 NG
42* 559.5 903.3 100.6 14.4 1.794 1.615 0.016 0.111 O 0 16.3 NG
*는 비교예
[표 1]의 데이터는 도 3과 같이 적층 칩 커패시터(10)의 세라믹 바디(12)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 A, B, C 및 D는 상기에서 설명한 바와 같이, 상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층 칩 커패시터)를 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다. 그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
[표 1]에서, 시료 1 내지 9는 부가 전극 층을 갖지 않는 비교예이다. 시료 10 내지 15는 하부 커버층의 두께(B)와 상부 커버층의 두께(D)가 거의 유사한 커버대칭 구조를 갖는 비교예이다.
시료 17 내지 시료 26은 도 11의 부가 전극 층과 같은 전극 패턴을 가진 시료의 실시예이고, 시료 16, 27 및 28은 도 11의 부가 전극 층과 같은 전극 패턴을 가진 시료의 비교예이다.
시료 30 내지 시료 40은 도 12의 부가 전극 층과 같은 전극 패턴을 가진 시료의 실시예이고, 시료 29, 41 및 42는 도 12의 부가 전극 층과 같은 전극 패턴을 가진 시료의 비교예이다.
본 발명의 실시예들은 상기 상부 커버 층(53)의 두께(D)가 D≥4㎛의 범위를 만족할 수 있다. D가 4㎛보다 작은 경우 내부 전극이 세라믹 바디(12)의 상면(ST)으로 노출되는 불량이 발생할 수 있다.
(B+C)/A 값이 거의 1인 경우는 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 크게 벗어나지 않음을 의미한다. 하부 커버층의 두께(B)와 상부 커버층의 두께(D)가 거의 유사한 커버대칭 구조를 갖는 시료 1 내지 3의 (B+C)/A 값은 거의 1이다.
(B+C)/A 값이 1보다 크면 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 상부 방향으로 벗어났음을 의미하고, (B+C)/A 값이 1보다 작으면 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
우선, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하며 부가 전극이 형성된 실시예인 시료 17 내지 26 및 30 내지 40은 어쿠스틱 노이즈가 20dB 미만으로 현저히 줄어들고, 디라미네이션이나 크랙이 발생되지 않음을 알 수 있다.
상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A가 1.069 미만인 시료 1, 10 내지 15, 16 및 29는 부가 전극 유무와 무관하게 어쿠스틱 노이즈가 높은 경향을 보이고 있다.
그리고, 상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위는 만족 되지만, 부가 전극이 형성되지 않은 시료 2 내지 9는 어쿠스틱 노이즈 감소에는 효과적이지만, 일부 디라미네이션이나 크랙이 발생됨을 알 수 있다.
상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A가 1.763을 초과하는 시료 27, 28, 41 및 42의 경우에는 목표용량 대비 정전용량이 낮아서 용량 불량이 발생하였다. 표 1에서, 용량 구현율(즉, 목표용량 대비 정전용량의 비율)이 "NG"인 경우란 목표 용량치를 100%라고 할 때, 목표용량 대비 정전용량 값이 80% 미만인 경우를 의미한다.
상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율(D/B)이 0.372를 초과하는 비교예들은 어쿠스틱 노이즈 감소 효과가 없다. D/B가 0.018 미만인 비교예들은 상부 커버 층의 두께(D)에 비해 하부 커버 층의 두께(B)가 지나치게 커서 용량 불량이 발생할 수 있다.
상기 세라믹 바디의 두께(A)에 대한 상기 하부 커버층의 두께(B)의 비율(B/A) 및 상기 하부 커버 층의 두께(B)에 대한 엑티브 층의 두께(C)의 비율(C/B) 각각이 0.215≤B/A≤1.553 및 0.135≤C/B≤3.987의 범위를 만족하며 부가 전극이 형성된 실시예인 시료 17 내지 26 및 30 내지 40은 어쿠스틱 노이즈가 현저히 줄어들고, 디라미네이션이나 크랙이 발생되지 않음을 알 수 있다.
상기 세라믹 바디의 두께(A)에 대한 상기 하부 커버층의 두께(B)의 비율(B/A)이0.215 미만인 시료 1, 10 내지 15, 16 및 29는 부가 전극 층의 유무를 불문하고, 어쿠스틱 노이즈 감소 효과가 없다. 또한, B/A가 1.553을 초과하는 경우에는 목표용량 대비 정전용량을 얻을 수 없게 된다.
상기 하부 커버 층의 두께(B)에 대한 엑티브 층의 두께(C)의 비율(C/B) 3.987을 초과하는 시료 1, 10 내지 15, 16 및 29는 부가 전극 층의 유무를 불문하고, 어쿠스틱 노이즈 감소 효과가 없다. C/B가 0.135 미만의 경우에는 목표용량 대비 정전용량을 얻을 수 없게 된다.
부가 전극 층의 변형예
상기 부가 전극 층은 도 11 내지 도 18에 도시된 바와 같이 다양한 모습으로 구현될 수 있다.
도 11의 실시예에 따른 부가 전극 층(80)은 상기 하부 커버 층(55) 내에서 상기 제1 외부 전극(42)과 제2 외부 전극(44)와 전기적으로 접촉을 하지 않고 대향하며, 두께 방향으로 적층된 플로팅 전극 층일 수 있다.
도 12의 실시예에 따른 부가 전극 층(80)은 제1 어레이 전극 층(83)과 상기 제1 어레이 전극 층(83)과 세라믹 바디(12)의 길이 방향의 중심부에서 대향하여 배치되는 제2 어레이 전극 층(85)을 포함할 수 있다.
상기 제1 어레이 전극 층(83)은 상기 제1 외부 전극(42)에서 세라믹 바디(12)의 길이 방향의 내측으로 연장되는 제1 전극 패턴(832)이 유전체 층(834)을 사이에 두고 두께 방향으로 적층될 수 있다.
또한, 제2 어레이 전극 층(85)은 상기 제2 외부 전극(44)에서 세라믹 바디(12)의 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴(832)과 대향하는 제2 전극 패턴(852)이 유전체 층(854)을 사이에 두고 두께 방향으로 적층될 수 있다.
도 13의 실시예에 따른 부가 전극 층(80)은 상기 제1 외부 전극(42)에서 길이 방향 내측으로 연장되어 제2 외부 전극(44)과 대향하며, 두께 방향으로 적층되어 형성될 수 있다.
역으로, 제2 외부 전극(44)에서 길이 방향 내측으로 연장되어 제1 외부 전극(42)과 대향하며, 두께 방향으로 적층되어 형성될 수 있다.
도 14의 실시예에 따른 부가 전극 층(80)은 상기 제1 외부 전극(42)과 제2 외부 전극(44)과 대향하며 두께 방향으로 적층된 다수의 플로팅 전극 층(92, 94)으로 구현될 수 있다. 상기 플로팅 전극 층을 이루며 상기 제1 외부 전극(42)과 제2 외부 전극(44)과 대향하는 내부 전극 패턴 922와 942는 상기 세라믹 바디(12)의 길이 방향의 내측으로 대향할 수 있다.
또한, 도 15의 실시예에 따른 부가 전극 층(80)은 제1 어레이 전극 층(96), 제2 어레이 전극 층(98) 및 플로팅 전극 층(97)을 포함할 수 있다.
상기 제1 어레이 전극 층(96)은 상기 제1 외부 전극(42)에서 길이 방향의 내측으로 연장되는 제1 전극 패턴(962)이 유전체 층(964)을 사이에 두고 두께 방향으로 적층되어 형성될 수 있다.
상기 제2 어레이 전극 층(98)은 상기 제2 외부 전극(44)에서 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴(962)과 대향하는 제 2 전극 패턴(982)이 유전체 층(984)를 사이에 두고 두께 방향으로 적층되어 형성될 수 있다.
그리고 상기 플로팅 전극 층(97)은 상기 제1 어레이 전극 층(96)과 제2 어레이 전극 층(98) 사이에 형성되며, 상기 제1 어레이 전극 층(96)과 제2 어레이 전극 층(98)과 대향하는 전극 패턴(972)이 유전체 층(974)을 사이에 두고 두께 방향으로 적층되어 형성될 수 있다.
도 16의 실시예에 따른 부가 전극 층(80)은 상기 제1 외부 전극(42)과 제2 외부 전극(44)으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제1 전극 패턴(172)과 제2 전극 패턴(173) 및 상기 제1 전극 패턴(172)과 제2 전극 패턴(173)과 유전체 층(174)을 사이에 두고 배치되는 플로팅 전극 패턴(175)를 포함할 수 있다.
즉, 본 실시예의 부가 전극 층(80)은 상기 제1 전극 패턴(172) 및 제2 전극 패턴(173)이 형성된 유전체 층(174)과 플로팅 전극 패턴(175)이 형성되는 유전체 층(176)이 두께 방향으로 적층되어 형성될 수 있다.
도 17의 실시예에 따른 부가 전극 층(80)은 도 16의 부가 전극 층(80)과 마찬가지로, 상기 제1 전극 패턴(172) 및 제2 전극 패턴(173)이 형성된 유전체 층(174)과 플로팅 전극 패턴(175)이 형성되는 유전체 층(176)이 두께 방향으로 적층되어 형성될 수 있다.
여기서, 상기 제1 전극 패턴(172)과 제2 전극 패턴(173)이 대향하여 형성되는 길이 방향의 갭(G, G', G")이 적층 방향으로 증가할 수 있다.
또한, 이와 달리 상기 길이 방향의 갭(G, G', G")이 적층 방향으로 감소할 수 있다.
도 18의 실시예에 따른 부가 전극 층(80)은 제1 전극 패턴(182)과 제2 전극 패턴(184) 및 제3 전극 패턴(186)과 제4 전극 패턴(188)을 포함할 수 있다.
상기 제1 전극 패턴(182)과 제2 전극 패턴(184)은 각각 상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향할 수 있다.
또한, 상기 제3 전극 패턴(186)과 제4 전극 패턴(188)은 상기 제1 전극 패턴(182)과 제2 전극 패턴(184)과 유전체 층(185)을 사이에 두고 배치되며, 각각 상기 제1 외부 전극(42)과 제2 외부 전극(44)으로부터 길이 방향의 내측으로 연장되어 상호 대향할 수 있다.
여기서, 상기 제1 전극 패턴(182)과 제2 전극 패턴(184)이 대향하여 형성되는 길이 방향의 갭(G)과 제 3 전극 패턴(186)과 제4 전극 패턴(188)이 대향하여 형성되는 길이 방향의 갭(G, G')은 적층 방향으로 오프셋될 수 있다.
10: 적층 칩 커패시터 42, 44: 제1 및 제2 외부 전극
20: 내부 전극 50: 유전체 층
53: 상부 커버 층 55: 하부 커버 층
80: 부가 전극 층

Claims (24)

  1. 내부 전극과 유전체 층을 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 양 단부를 덮도록 형성되는 제1 및 제2 외부 전극;
    상기 유전체 층을 사이에 두고 상기 내부 전극이 대향하여 배치되어 용량이 형성되는 엑티브 층;
    상기 엑티브 층의 두께 방향 상부 또는 하부에 형성되며, 두께 방향 하부가 두께 방향 상부보다 더 큰 두께를 가지는 상부 및 하부 커버 층; 및
    상기 하부 커버 층 내에서 용량 형성과 무관하게 배치되는 부가 전극 층;을 포함하며,
    상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로, 상기 상부 커버 층의 두께를 D로 규정할 때,
    상기 상부 커버 층의 두께, D는 D≥4㎛의 범위를 만족하고,
    상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하는 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 상부 커버 층의 두께(D)와 하부 커버 층의 두께(B)의 비율, D/B는 0.018≤D/B≤0.372의 범위를 만족하는 적층 칩 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 바디의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.215≤B/A≤1.553의 범위를 만족하는 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 하부 커버층의 두께(B)에 대한 상기 엑티브 층의 두께의 1/2(C)의 비율, C/B는 0.135≤C/B≤3.897의 범위를 만족하는 적층 칩 전자부품.
  5. 제1항에 있어서,
    상기 세라믹 바디의 상면 및 저면 중 적어도 하나에는 상부 및 하부를 구분하기 위한 마킹이 형성되는 적층 칩 전자부품.
  6. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극에서 길이 방향의 내측으로 연장되는 제1 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제1 어레이 전극 층; 및
    상기 제2 외부 전극에서 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴과 대향하는 제2 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제2 어레이 전극 층;을 포함하는 적층 칩 전자부품.
  7. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극과 제2 외부 전극과 대향하며, 두께 방향으로 적층된 플로팅 전극 층을 포함하는 적층 칩 전자부품.
  8. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극 또는 제2 외부 전극에서 길이 방향 내측으로 연장되어 다른 극성의 상기 제2 외부 전극 또는 제1 외부 전극과 대향하며 두께 방향으로 적층되는 적층 칩 전자부품.
  9. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극과 제2 외부 전극과 대향하며 두께 방향으로 적층된 다수의 플로팅 전극 층으로 상기 다수의 플로팅 전극 층은 길이 방향 내측으로 대향하는 적층 칩 전자부품.
  10. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극에서 길이 방향의 내측으로 연장되는 제1 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제1 어레이 전극 층;
    상기 제2 외부 전극에서 길이 방향의 내측으로 연장되어 상기 제1 전극 패턴과 대향하는 제2 전극 패턴이 유전체 층을 사이에 두고 두께 방향으로 적층된 제2 어레이 전극 층; 및
    상기 제1 어레이 전극 층과 제2 어레이 전극 층 사이에 형성되어, 상기 제1 어레이 전극 층과 제2 어레이 전극 층과 대향하는 플로팅 전극 층;을 포함하는 적층 칩 전자부품.
  11. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제1 전극 패턴과 제2 전극 패턴; 및
    상기 제1 전극 패턴과 제2 전극 패턴과 유전체 층을 사이에 두고 배치되는 플로팅 전극 패턴;을 포함하는 적층 칩 전자부품.
  12. 제11항에 있어서,
    상기 제1 전극 패턴과 제2 전극 패턴이 대향하여 형성되는 길이 방향의 갭이 적층 방향으로 감소 또는 증가하는 방향성을 가지는 적층 칩 전자부품.
  13. 제1항에 있어서,
    상기 부가 전극 층은
    상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제1 전극 패턴과 제2 전극 패턴; 및
    상기 제1 전극 패턴과 제2 전극 패턴과 유전체 층을 사이에 두고 배치되며, 상기 제1 외부 전극과 제2 외부 전극으로부터 길이 방향의 내측으로 연장되어 상호 대향하는 제3 전극 패턴과 제4 전극 패턴;을 포함하며,
    상기 제1 전극 패턴과 제2 전극 패턴이 대향하여 형성되는 길이 방향의 갭과 제 3 전극 패턴과 제4 전극 패턴이 대향하여 형성되는 길이 방향의 갭은 적층 방향으로 오프셋되는 적층 칩 전자부품.
  14. 육면체 형상의 세라믹 바디의 길이 방향 양 단부에 형성되는 외부 전극;
    상기 세라믹 바디 내에서 형성되며, 용량을 형성하도록 유전체 층을 사이에 두고 대향하여 배치되는 다수의 내부 전극들로 이루어진 엑티브 층;
    상기 엑티브 층의 최상부 내부 전극의 상부에 형성되는 상부 커버 층;
    상기 엑티브 층의 최하부 내부 전극의 하부에 형성되며, 상기 상부 커버 층의 두께보다 더 큰 두께를 가지는 하부 커버 층; 및
    상기 하부 커버 층 내에서 용량 형성과 무관하게 배치되는 부가 전극 층;을 포함하며,
    상기 세라믹 바디의 전체 두께의 1/2을 A로, 상기 하부 커버 층의 두께를 B로, 상기 엑티브 층의 전체 두께의 1/2을 C로 규정할 때,
    상기 엑티브 층의 중심부가 상기 세라믹 바디의 중심부로부터 벗어난 비율, (B+C)/A는 1.069≤(B+C)/A≤1.763의 범위를 만족하는 적층 칩 전자부품.
  15. 삭제
  16. 삭제
  17. 제1항 또는 제14항의 적층 칩 전자부품;
    상기 외부 전극과 솔더링으로 연결되는 전극 패드; 및
    상기 전극 패드가 형성되며, 상기 내부 전극이 수평하고 상기 하부 커버 층이 상기 상부 커버 층보다 두께 방향의 하측에 배치되도록 상기 적층 칩 전자부품이 상기 전극 패드에 실장되는 인쇄 회로 기판;을 포함하는 적층 칩 전자부품의 실장 기판.
  18. 제17항에 있어서,
    전압이 인가되어 상기 엑티브 층의 중심부에서 발생하는 변형율과 상기 하부 커버 층에서의 발생하는 변형율의 차이에 의해 상기 세라믹 바디의 길이 방향 양단부에 형성되는 변곡점이 상기 솔더링의 높이 이하에서 형성되는 적층 칩 전자부품의 실장 기판.
  19. 제1항 또는 제14항의 적층 칩 전자부품; 및
    상기 적층 칩 전자부품이 수납되는 수납부가 형성되는 포장시트;을 포함하며,
    상기 수납부의 저면을 기준으로 상기 내부 전극이 수평하게 배치되어 정렬되는 적층 칩 전자부품의 포장체.
  20. 제19항에 있어서,
    상기 포장시트에 결합되며, 상기 적층 칩 전자부품을 덮는 포장막;을 더 포함하는 적층 칩 전자부품의 포장체.
  21. 제19항에 있어서,
    상기 적층 칩 전자부품이 수납된 포장시트는 릴 타입으로 권선되어 형성되는 적층 칩 전자부품의 포장체.
  22. 제19항에 있어서,
    상기 수납부 내에 수납되는 상기 적층 칩 전자부품 각각은 상기 하부 커버 층이 상기 수납부의 저면을 향하도록 배치되는 적층 칩 전자부품의 포장체.
  23. 제22항에 있어서,
    상기 세라믹 바디의 상면에는 상부 및 하부를 구분하기 위한 마킹이 형성되는 적층 칩 전자부품의 포장체.
  24. 제19항에 있어서,
    상기 수납부 내에 수납되는 상기 적층 칩 전자부품 각각은 상기 상부 커버 층 및 상기 하부 커버 층 중 어느 하나가 상기 수납부의 저면을 향하도록 방향성을 가지며, 상기 상부 커버 층 및 상기 하부 커버 층 중 어느 하나가 수납부의 저면을 향하는 방향성을 외부에서 인식하기 위해 상기 세라믹 바디에 마킹이 형성되는 적층 칩 전자부품의 포장체.
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