JP5303884B2 - 積層セラミックコンデンサ - Google Patents

Description

この発明は、積層セラミックコンデンサに関するもので、特に、積層セラミックコンデンサの、基板上への実装状態での電界印加時における「鳴き」を抑制するための改良に関するものである。

積層セラミックコンデンサにおいて、外部電極間に電圧を印加したとき、内部電極の隣り合うものが互いに対向している部分に誘電分極が発生する。この誘電分極によってもたらされた静電容量は、外部電極を通して取り出すことができる。

上述のような内部電極の対向による静電容量の形成に寄与する、コンデンサ本体の活性部に存在する誘電体セラミック層によって与えられる誘電体は、印加される電圧に応じて、電界誘起歪みを起こす。積層セラミックコンデンサが基板上に表面実装されている場合、この電界誘起歪みにより、積層セラミックコンデンサが基板を変形させ、この変形の周波数によっては「鳴き」と呼ばれる音を生じさせる。そして、この「鳴き」が大きくなると、騒音の問題を引き起こす。

上述の「鳴き」の抑制を意図したものではないが、この発明にとって興味ある積層セラミックコンデンサがたとえば特開２０００−２４３６５７号公報（特許文献１）に記載されている。図６には、特許文献１に記載された積層セラミックコンデンサ１が基板２上に実装された状態で示されている。

積層セラミックコンデンサ１は、複数の誘電体セラミック層３および４と誘電体セラミック層３および４間の複数の界面に沿ってそれぞれ形成された複数の内部電極５および６とからなる積層構造を有する、コンデンサ本体７を備えている。コンデンサ本体７は、誘電体セラミック層３および４の延びる方向に延びる第１および第２の主面８および９と、主面８および９に直交する方向にそれぞれ延びる、第１および第２の端面１０および１１と、第１および第２の側面（図６の紙面に平行な面であるが、図６では図示されない。）とによって規定される直方体形状をなしている。

積層セラミックコンデンサ１は、また、誘電体セラミック層３または４を介しての内部電極５および６の対向によって形成される静電容量を取り出すように内部電極５および６にそれぞれ接続される、第１および第２の外部電極１２および１３を備えている。第１および第２の外部電極１２および１３は、コンデンサ本体７の第１および第２の端面１０および１１上にそれぞれ形成されている。このような積層セラミックコンデンサ１は、コンデンサ本体７の第２の主面９が基板２に対向した状態で、外部電極１２および１３がはんだまたは導電性接着剤のような導電性接合材１４によって接合されることによって基板２上に実装される。

コンデンサ本体７は、基板２側とは反対側の上領域１５と基板２側の下領域１６とに区分され、上領域１５では比較的大きい容量が取り出されるようにされ、下領域１６では比較的小さい容量が取り出されるようにされる。

より詳細には、上領域１５においては、誘電体セラミック層３を構成する誘電体セラミックとして誘電率の比較的高いものが用いられるとともに、内部電極５および６の積層数が比較的多くされ、かつ内部電極５および６間の間隔が比較的小さくされる。他方、下領域６においては、誘電体セラミック層４を構成する誘電体セラミックとして誘電率の比較的低いものが用いられるとともに、内部電極５および６の積層数が比較的少なくされ、かつ内部電極５および６間の間隔が比較的大きくされる。

このようにして、図６に示した積層セラミックコンデンサ１によれば、取得静電容量の比較的大きい上領域１５と比較的小さい下領域１６とを有しているので、比較的広い周波数範囲にわたって良好な伝達特性を得ることができる。

また、特許文献１には記載されていないが、下領域１６において取得静電容量が比較的小さくされることによって、前述した電界誘起歪みが小さくなり、このことから、基板２上への実装状態での電界印加時における「鳴き」の低減が期待される。

しかしながら、図６に示したような構造の積層セラミックコンデンサ１では、電界誘起歪みの低減効果が十分ではなく、それゆえ、「鳴き」を低減する効果について、より改善されるべき余地がある。
特開２０００−２４３６５７号公報

そこで、この発明の目的は、上述した課題を解決し得る積層セラミックコンデンサを提供しようとすることである。

この発明に係る積層セラミックコンデンサは、コンデンサ本体と第１および第２の外部電極とを備えている。

コンデンサ本体は、複数の誘電体セラミック層と誘電体セラミック層間の複数の界面に沿ってそれぞれ形成された複数の内部電極とからなる積層構造を有し、誘電体セラミック層の延びる方向に延びる第１および第２の主面と、主面に直交する方向にそれぞれ延びる、第１および第２の端面と、第１および第２の側面とによって規定される実質的に直方体形状をなしている。

第１および第２の外部電極は、誘電体セラミック層を介しての内部電極の対向によって形成される静電容量を取り出すように内部電極の特定のものに接続されながら、コンデンサ本体の第１および第２の端面上にそれぞれ形成される。

また、この積層セラミックコンデンサは、コンデンサ本体の第２の主面が基板に対向した状態で、外部電極が導電性接合材によって接合されることによって基板上に実装される。

このような構成の積層セラミックコンデンサにおいて、前述した技術的課題を解決するため、この発明では、次のような構成を備えることを特徴としている。

コンデンサ本体における内部電極の対向による静電容量形成に寄与する活性部は、積層方向に沿って分布する少なくとも第１領域と第２領域とを含む複数の領域に区分され、第１領域より第２の主面側には第２領域が位置される。

そして、第２領域における誘電体セラミック層の誘電率は、第１領域における誘電体セラミック層の誘電率より低くされるとともに、第２領域における誘電体セラミック層の体積に対する内部電極の体積の比率は、第１領域における誘電体セラミック層の体積に対する内部電極の体積の比率の１．２倍以上とされることを特徴としている。

この発明において、第２領域における誘電体セラミック層の誘電率は、第１領域における誘電体セラミック層の誘電率の０．６３倍以下であることが好ましい。

より好ましくは、第２領域における誘電体セラミック層の誘電率は、第１領域における誘電体セラミック層の誘電率の０．０２〜０．４３倍であるとともに、第２領域における誘電体セラミック層の体積に対する内部電極の体積の比率は、第１領域における誘電体セラミック層の体積に対する内部電極の体積の比率の１．５倍以上であり、さらに、第２領域の厚みは、第１領域の厚みの０．２０〜０．９６倍である。

この発明に係る積層セラミックコンデンサにおいて、活性部は２つの第２領域を含み、２つの第２領域は、第１領域を積層方向に挟むように分布していてもよい。

あるいは、活性部はさらに第３領域を含み、この第３領域は第１領域より第１の主面側に位置されていてもよい。この場合、第３領域における誘電体セラミック層の誘電率は、第１領域における誘電体セラミック層の誘電率より高くされたり、第３領域における誘電体セラミック層の体積に対する内部電極の体積の比率は、第１領域における誘電体セラミック層の体積に対する内部電極の体積の比率より高くされたりすることができる。

基板の「鳴き」を低減するには、積層セラミックコンデンサにおける、特に基板側の変位量を低減することが効果的である。この発明によれば、コンデンサ本体における基板側の第２領域において、比較的低い誘電率の誘電体セラミック層を採用するとともに、内部電極の体積割合を、第１領域での内部電極の体積割合の１．２倍以上と高くすることにより、変位量を効果的に低減することができる。すなわち、低誘電率の誘電体を用いたことによって電界誘起歪みが低減され、また、この電界誘起歪みの低減に加えて、内部電極による物理的な歪み抑制が相乗的に作用し、予想外に大きな変位抑制を実現することができる。

なお、第２領域における誘電体セラミック層の誘電率を比較的低くすることによって容量が低下するといった懸念については、内部電極の体積割合の増加を、内部電極の枚数を多くすることによって達成するようにすれば、内部電極の重なり面積が増加するとともに、内部電極間の誘電体セラミック層の厚みも小さくなるため、容量低下を有利に補償することができる。このことから、「鳴き」を低減できるだけでなく、これと静電容量との両立も図ることができる。

この発明において、第２領域における誘電体セラミック層の誘電率が、第１領域における誘電体セラミック層の誘電率の０．６３倍以下であるとき、変位抑制効果をより高めることができる。

また、より限定的に、第２領域における誘電体セラミック層の誘電率が、第１領域における誘電体セラミック層の誘電率の０．０２〜０．４３倍であり、第２領域における誘電体セラミック層の体積に対する内部電極の体積の比率が、第１領域における誘電体セラミック層の体積に対する内部電極の比率の１．５倍以上であり、第２領域の厚みが、第１領域の厚みの０．２０〜０．９６倍であるとき上述した変位抑制効果をより一層高めることができる。

この発明に係る積層セラミックコンデンサにおいて、活性部が２つの第２領域を含み、これら２つの第２領域が、第１領域を積層方向に挟むように分布していると、積層セラミックコンデンサの積層方向での方向性をなくすことができ、積層セラミックコンデンサを上下対称の構造とすることができる。したがって、基板への実装時において、積層セラミックコンデンサの上下方向を管理する必要がなく、実装工程において煩雑さを招かないようにすることができるとともに、実装ミスを生じにくくすることができる。

この発明に係る積層セラミックコンデンサにおいて、活性部が前述したような第３領域を含んでいると、基板変位を小さく保ちながら、積層セラミックコンデンサの容量等の特性を容易に調整することができる。

図１は、この発明の第１の実施形態による積層セラミックコンデンサ２１を基板２２上に実装された状態で示す断面図である。

積層セラミックコンデンサ２１は、複数の誘電体セラミック層２３〜２６と誘電体セラミック層２３〜２６間の複数の界面に沿ってそれぞれ形成された複数の内部電極２７および２８からなる積層構造を有する、コンデンサ本体２９を備えている。コンデンサ本体２９は、誘電体セラミック層２３〜２６の延びる方向に延びる第１および第２の主面３０および３１と、主面３０および３１に直交する方向にそれぞれ延びる、第１および第２の端面３２および３３と、第１および第２の側面（図１の紙面に平行な面であるが、図１では図示されない。）とによって規定される実質的に直方体形状をなしている。

積層セラミックコンデンサ２１は、また、誘電体セラミック層２３〜２６を介しての内部電極２７および２８の対向によって形成される静電容量を取り出すように内部電極２７および２８にそれぞれ接続される、第１および第２の外部電極３４および３５を備えている。第１および第２の外部電極３４および３５は、それぞれコンデンサ本体２９の第１および第２の端面３２および３３上に形成されている。

このような積層セラミックコンデンサ２１は、コンデンサ本体２９の第２の主面３１が基板２２に対向した状態で、外部電極３４および３５がはんだまたは導電性接着剤のような導電性接合材３６によって接合されることによって基板２２上に実装される。

以上説明した構成は、図６に示した積層セラミックコンデンサ１の場合と共通している。以下に、図１に示した積層セラミックコンデンサ２１の特徴的構成について説明する。

コンデンサ本体２９は、内部電極２７および２８の対向による静電容量形成に寄与する活性部３７と静電容量形成に寄与しない外層部３８および３９とに区分されるが、活性部３７は、さらに、積層方向に沿って分布する第１領域４０と第２領域４１とに区分される。このとき、第１領域４０より第２の主面３１側には、第２領域４１が位置するようにされる。

第２領域４１における誘電体セラミック層２５の誘電率は、第１領域４０における誘電体セラミック層２４の誘電率より低くされる。好ましくは、前者は後者の０．６３倍以下とされ、より好ましくは、前者は後者の０．０２〜０．４３倍とされる。

なお、外層部３８および３９における誘電体セラミック層２３および２６については、その誘電率を任意に選ぶことができるが、好ましくは、誘電体セラミック層２３は、これに隣接する誘電体セラミック層２４と同じ誘電体セラミックから構成され、誘電体セラミック層２６は、これに隣接する誘電体セラミック層２５と同じ誘電体セラミックから構成される。

また、第２領域４１における誘電体セラミック層２５の体積に対する内部電極２７および２８の体積の比率は、第１領域４０における誘電体セラミック層２４の体積に対する内部電極２７および２８の体積の比率の１．２倍以上と高くされる。好ましくは、前者は後者の１．５倍以上とされる。

上記のように内部電極２７および２８の体積比率を高めるため、たとえば内部電極２７および２８の各々の厚みを大きくすることがまず考えられるが、好ましくは次のような構成が採用される。すなわち、図１に示した第１領域４０での内部電極２７および２８の形成態様と第２領域４１での内部電極２７および２８の形成態様とを比較すればわかるように、第２領域４１での内部電極２７および２８の隣り合う間隔は、第１領域４０における内部電極２７および２８のそれより狭くされる。その結果、第２領域４１での誘電体セラミック層２５の厚みは、第１領域４０での誘電体セラミック層２４の厚みより小さくなる。これらのことから、第２領域４１における誘電体セラミック層２５の誘電率が低くされても、容量低下をそれほど招かないようにすることができる。

このように、積層セラミックコンデンサ２１によれば、基板２２側の第２領域４１において、誘電体セラミック層２５の誘電率を低くすることにより、電界誘起歪みを低減することができるとともに、これに加え、内部電極２７および２８による物理的な歪み抑制作用を営ませることができるため、実装状態において、電界印加時の基板２２の変位を抑制することができ、そのため、「鳴き」を抑制することができる。

なお、第２領域４１の厚みは、第１領域４０の厚みの０．２０〜０．９６倍であることが好ましい。０．２０倍未満であると、基板２２の変位抑制効果が不十分な場合がある。他方、０．９６倍を超える場合、基板２２の変位抑制効果が、０．９６倍以下の場合とほぼ同等となる。したがって、０．９６倍を超えても、基板２２の変位抑制効果がほぼ飽和し、変位抑制効果向上の点であまり意味がない。また、０．９６倍を超えて第２領域４１の厚みが厚くなればなるほど、内部電極２７および２８の枚数または厚みが増すので、コスト高につながる。

なお、第１および第２領域４０および４１の境界付近において、セラミック成分の相互拡散層が若干生成することがあるが、特に問題とはならない。

図２は、この発明の第２の実施形態による積層セラミックコンデンサ５１を示す図１に対応する図である。図２において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図２に示した積層セラミックコンデンサ５１は、コンデンサ本体２９に形成される活性部３７において、２つの第２領域４１を備え、これら２つの第２領域４１が、第１領域４０を積層方向に挟むように分布していることを特徴としている。

このような積層セラミックコンデンサ５１によれば、上下対称の構造となるので、図２に示したように、コンデンサ本体２９の第２の主面３１を基板２２側に向けた状態で実装されても、逆に第１の主面３０を基板２２側に向けた状態で実装されても、第２領域４１による基板２２の変位抑制効果を発揮させることができる。

図３は、この発明の第３の実施形態による積層セラミックコンデンサ６１を示す図１に対応するものである。図３において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図３に示した積層セラミックコンデンサ６１は、コンデンサ本体２９に形成される活性部３７において、さらに第３領域６２を備えることを特徴としている。第３領域６２は第１領域４０より第１の主面３０側に位置される。第３領域６２における誘電体セラミック層６３の誘電率は、第１領域４０における誘電体セラミック層２４の誘電率より高くされる。

上述した積層セラミックコンデンサ６１によれば、第２領域４１による基板２２の変位抑制効果を維持しながら、積層セラミックコンデンサ６１全体での容量等の特性を容易に調整することができる。

なお、図３において、第３領域６２における内部電極２７および２８が占める体積比率は、第１領域４０における内部電極２７および２８が占める体積比率と同等であるように図示されたが、第３領域６２における内部電極２７および２８の体積比率については任意に選ぶことができる。

図４は、この発明の第４の実施形態による積層セラミックコンデンサ７１を示す図１に対応する図である。図４において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図４に示した積層セラミックコンデンサ７１は、コンデンサ本体２９に形成される活性部３７がさらに第３領域７２を備えることを特徴としている。第３領域７２は第１領域４０より第１の主面３０側に位置される。なお、第３領域７２は、図３に示した第３領域６２とは次のような点で異なっている。すなわち、第３領域７２における誘電体セラミック層７３の体積に対する内部電極２７および２８の体積の比率は、第１領域４０における誘電体セラミック層２４の体積に対する内部電極２７および２８の比率より高くされる。この実施形態では、第３領域７２での内部電極２７および２８の体積比率を高めるため、第２領域４１の場合と同様、内部電極２７および２８の積層枚数が多くされ、かつ誘電体セラミック層７３の厚みも小さくされる。

上述した積層セラミックコンデンサ７１によれば、図３に示した積層セラミックコンデンサ６１の場合と同様、第２領域４１による基板２２の変位抑制効果を維持しながら、積層セラミックコンデンサ７１全体での容量等の特性を容易に調整することができる。

なお、積層セラミックコンデンサ７１において、第３領域７２における誘電体セラミック層７３の誘電率は、たとえば第１領域４０における誘電体セラミック層２４の誘電率と同等に選ばれるが、これに限定されるものではなく、任意に選ばれることができる。

次に、この発明による効果を確認するために実施した実験例について説明する。

（実験例１）
実験例１では、図１に示した積層セラミックコンデンサ２１と同様の構造を有する積層セラミックコンデンサを試料として作製した。ここで、各試料に係る積層セラミックコンデンサ全体の静電容量を１０μＦに固定し、表１に示すように、各種パラメータを変動させ、基板変位を評価した。なお、試料１は、活性部を第１領域のみで構成した比較例である。

表１に示した各種パラメータは次のとおりである。

ε１：第１領域における誘電体セラミック層の誘電率
ε２：第２領域における誘電体セラミック層の誘電率
ｄ１：第１領域における誘電体セラミック層の厚み
ｄ２：第２領域における誘電体セラミック層の厚み
ｍ１：第１領域における内部電極の厚み
ｍ２：第２領域における内部電極の厚み
ｎ１：第１領域における内部電極の枚数
ｎ１：第２領域における内部電極の枚数
Ｔ１：第１領域の厚み
Ｔ２：第２領域の厚み
ＴＧ：上側外層部と下側外層との合計厚み（ただし、上側外層部の厚みと下側外層部の厚みとは互いに同じである。）
なお、表１に示した（ｍ２／ｄ２）／（ｍ１／ｄ１）は、第１領域における誘電体セラミック層の厚みに対する内部電極の厚みの比率を分母とし、第２領域における誘電体セラミック層の厚みに対する内部電極の厚みの比率を分子とした比率であり、この比率が１を超える場合は、第２領域における誘電体セラミック層の体積に対する内部電極の体積の比率が、第１領域における誘電体セラミック層の体積に対する内部電極体積の比率より高いことを示している。

また、表１に示した基板変位は、次のように評価したものである。図５には、基板変位の評価方法が示されていて、（ａ）は平面図であり、（ｂ）は正面図である。

図５に示すように、長さ１００ｍｍ×幅４０ｍｍ×厚さ１ｍｍのガラスエポキシ樹脂からなる基板４６を用意し、基板４６の中央に各試料となる積層セラミックコンデンサ４７を実装した。ここで、実装のための導電性接合材としてはんだを用い、積層セラミックコンデンサ４７の長さ方向が基板４６の長さ方向と平行になるようにした。そして、ＡＣ１ｋＨｚであってＶ_０−Ｐ＝３Ｖの正弦波を積層セラミックコンデンサ４７に印加したときに生じる基板４６の変位量４８を、基板４６の長辺の端から３ｍｍ内側の測定位置４９においてレーザードップラー変位計を用いて測定した。すなわち、電圧が印加されると、積層セラミックコンデンサ４７は積層方向に伸び、長さ方向および幅方向では縮むように歪み、応じて、基板４６の端は持ち上がるように変位するので、この変位量４８を上述のようにして測定した。表１に示した基板変位において、μｍを単位として示した数値は、上記のように持ち上がった量に相当する変位量であり、％を単位とする数値は、試料１の変位量を１００％としたときの比率を示している。

また、各試料に係る積層セラミックコンデンサおよびその作製条件の詳細は次のとおりである。

誘電体セラミック層を構成する誘電体セラミックとしては、誘電率が３５００、２８００、２２００、１５００、８００、３００および８０の７種類のものを用意した。

ここで、誘電率が３５００、２８００、２２００、１５００および８００の５種類の誘電体セラミックについては、それぞれ焼結体粒径が０．５μｍ、０．４μｍ、０．３μｍ、０．２μｍおよび０．１μｍに対応しており、主成分がＢａＴｉＯ_３であり、副成分が共通してＤｙ_２Ｏ_３、ＭｇＯ、ＭｎＯおよびＳｉＯ_２であり、粒径制御は、副成分の含有量を変えることによって制御した。焼成にあたっては１２００℃の温度を適用した。

誘電率が３００の誘電体セラミックについては、主成分がＢａＴｉＯ_３であり、副成分がＢａＺｒＯ_３、Ｇｄ_２Ｏ_３、ＭｇＯ、ＭｎＯおよびＳｉＯ_２であり、焼結体粒径が約０．４μｍであった。また、焼成にあたっては１２５０℃の温度を適用した。

誘電率が８０である誘電体セラミックについては、主成分がＣａ（Ｔｉ，Ｚｒ）Ｏ_３であり、副成分がＭｎＯおよびＳｉＯ_２であり、焼結体粒径が約０．６μｍであった。焼成にあたっては１２００℃の温度を適用した。

内部電極の主成分はＮｉであり、誘電体セラミック層と共焼結させた。焼成時の酸素分圧は、１０^−９．５ＭＰａ前後に設定した。

各試料に係る積層セラミックコンデンサに備えるコンデンサ本体は、長さ方向寸法が３．２ｍｍ、幅方向寸法が１．６ｍｍとした。なお、コンデンサ本体の厚み方向寸法については、第１領域および第２領域の設計に応じて変えた。

また、誘電体セラミック層を介して互いに対向する内部電極の１対あたりの重なり面積は、３．３ｍｍ^２とした。

なお、それぞれの領域の誘電率は、片側の外部電極を除去し、内部電極の露出端にプローブを当てて静電容量を測定することにより、確認することが可能である。

表１に示した基板変位に関して、試料１の基板変位を１００％としたとき、８０％以下のものが好ましく、６５％以下のものがより好ましいと評価できる。

試料２〜８は、第２領域における誘電体セラミック層の誘電率ε２が１５００と比較的低く、第１領域に対する第２領域の内部電極の比率（ｍ２／ｄ２）／（ｍ１／ｄ１）が１．４と比較的高い。その結果、試料２〜８によれば、基板変位が比較的小さくなっている。

特に、試料３〜６では、第２領域での第１領域に対する厚みの比率Ｔ２／Ｔ１が０．２０〜０．９６であるので、基板変位を６５％以下に抑制することができ、より好ましい結果が得られている。特に、試料２では、基板変位を５５％まで下げることができている。

試料９〜１５では、第２領域における誘電体セラミック層として、誘電率ε２が３５００、２８００、２２００、１５００、８００、３００および８０のものがそれぞれ用いられている。すなわち、ε２／ε１の欄からわかるように試料９では、第２領域における誘電体セラミック層の誘電率ε２は、第１領域における誘電体セラミック層の誘電率ε１と同じであり、試料１０〜１５では、第２領域における誘電体セラミック層の誘電率のε２は、第１領域における誘電体セラミック層の誘電率ε１より低い。

そのため、試料１０〜１５では、試料１に比べて基板変位を小さくすることができる。特に、試料１１〜１５では、ε２／ε１が０．６３以下であるので、基板変位を７１％以下に抑制することができ、さらに、試料１２〜１５では、ε２／ε１が０．０２〜０．４３の範囲にあるため、基板変位を５６％以下に抑制することができる。

試料１６〜２３では、第２領域における誘電体セラミック層の厚みｄ２または内部電極の厚みｍ２を変化させることにより、第１領域に対する第２領域の内部電極体積比率（ｍ２／ｄ２）／（ｍ１／ｄ１）を変化させている。試料１７〜２０、２２および２３のように、第２領域における誘電体セラミック層の体積に対する内部電極の体積の比率を、第１領域における誘電体セラミック層の体積に対する内部電極の体積の比率より高くすることにより、特に、（ｍ２／ｄ２）／（ｍ１／ｄ１）を１．２以上とすることにより、基板変位を７３％以下に抑制することができ、さらに、試料１８〜２０、２２および２３のように（ｍ２／ｄ２）／（ｍ１／ｄ１）を１．５以上とすることにより、基板変位を５８％以下に抑制することができる。

試料２４および２５は、それぞれ、外層部の厚みＴＧを３０μｍおよび２５０μｍとしたものである。これら試料２４および２５のように、外層部の厚みＴＧが１００μｍである他の試料に比べて極端に薄いか厚い場合であっても、第２領域を設けることにより、他の試料の場合と同様、基板変位を小さくすることができる。

（実験例２）
実験例２では、図１に示した積層セラミックコンデンサ２１と同様の構造を有する積層セラミックコンデンサを試料２７として作製し、活性部を第１領域のみで構成した比較例となる積層セラミックコンデンサを試料２６として作製した。ここで、各試料に係る積層セラミックコンデンサ全体の静電容量を４７μＦに固定し、表２に示すように、各種パラメータを設定し、実験例１の場合と同様に基板変位を評価した。

実験例２において、誘電率３５００の誘電体セラミックについては、実験例に１おける誘電率３５００の誘電体セラミックと同じ材料を用い、他方、誘電率１６０００の誘電体セラミックについては、主成分がＢａ（Ｔｉ，Ｚｒ）Ｏ_３であり、副成分がＧｄ_２Ｏ_３、ＭｇＯ、ＭｎＯおよびＳｉＯ_２であり、焼結体粒径が約１．５μｍのものを用いた。

その他の条件は実験例１の場合と同様とした。

試料２７によれば、第２領域を設けていない試料２６に比べて、基板変位を小さくすることができる。そして、この試料２７から、第２領域における誘電体セラミック層の誘電率のε２が３５００と比較的高くても、第１領域における誘電体セラミック層の誘電率ε１に対する比が小さければ、基板変位を効果的に抑制できることがわかる。

（実験例３）
実験例３では、図１に示した積層セラミックコンデンサ２１と同様の構造を有する積層セラミックコンデンサを試料２９として作製するとともに、活性部を第１領域のみで構成した比較例としての積層セラミックコンデンサを試料２８として作製した。ここで、各試料に係る積層セラミックコンデンサ全体の静電容量を４．７μＦに固定し、表３に示すように、各種パラメータを設定し、実験例１および２の場合と同様に基板変位を評価した。

実験例３において用いた誘電体セラミックの誘電率は１５００および３００であるが、これらの誘電体セラミックとしては実験例１で用いたものと同じ材料を用いた。

その他の条件については実験例１と同様とした。

試料２９によれば、第２領域を設けない試料２８に比べて、基板変位を小さくすることができる。また、試料２９から、第１領域における誘電体セラミック層の誘電率が１５００と比較的低くても、第２領域における誘電体セラミックの誘電率の比がさらに小さければ、基板変位を効果的に抑制できることがわかる。

（実験例４）
実験例４では、図３に示した積層セラミックコンデンサ６１と同様の構造を有する積層セラミックコンデンサを試料３０として作製した。ここで、試料３０に係る積層セラミックコンデンサ全体の静電容量を１５μＦとし、表２に示すように、各種パラメータを設定し、実験例１の場合と同様に基板変位を評価した。なお、実験例４における基板変位において、％を単位とする数値は、表１に示した試料１の基板変位を１００％としたときの比率を示している。

表４に示した各種パラメータであって、表１に示されていないものは次のとおりである。

ε３：第３領域における誘電体セラミック層の誘電率
ｄ３：第３領域における誘電体セラミック層の厚み
ｍ３：第３領域における内部電極の厚み
ｎ３：第３領域における内部電極の枚数
Ｔ３：第３領域の厚み
実験例４では、第１領域において、誘電率ε１が３５００の誘電体セラミックを用いたが、これは実験例１で用いたものと同じである。また、第２領域において、誘電率ε２が８００の誘電体セラミックを用いたが、これは、実験例１において用いたものと同じである。また、第３領域において、誘電率ε３が１６０００の誘電体セラミックを用いたが、これは実験例２で用いたものと同じである。

その他の条件については実験例１と同様とした。

試料３０から、第１領域および第２領域について、この発明を規定する条件を満たしていれば、第３領域が設けられても、基板変位を小さく維持することができ、さらに、第３領域を設けることにより、容量等の特性を変え得ることがわかる。

（実験例５）
実験例５では、図４に示した積層セラミックコンデンサ７１と同様の構造を有する積層セラミックコンデンサを試料３１として作製した。ここで、試料３１に係る積層セラミックコンデンサ全体の静電容量を１５μＦとし、表５に示すように、各種パラメータを設定し、実験例１の場合と同様に基板変位を評価した。表５に示した各種パラメータは、表４に示した各種パラメータと同様である。また、表５に示した基板変位において、％を単位とする数値は、表１に示した試料１の基板変位を１００％としたときの比率を示している。

実験例５において、第１領域で用いた誘電率ε１および第３領域で用いた誘電率ε３が３５００である誘電体セラミックとしては、実験例１で用いたものと同じものを用い、第２領域で用いた誘電率ε２が８００の誘電体セラミックについても、実験例１において用いたものと同じものを用いた。

その他の条件については実験例１と同様とした。

試料３１から、第１領域および第２領域の関係がこの発明において規定される条件を満たしていれば、第３領域が設けられても、基板変位を小さく維持することができ、また、第３領域が設けられることにより、容量等の特性を容易に変え得ることがわかる。

この発明の第１の実施形態による積層セラミックコンデンサ２１を基板２２上に実装された状態で示す断面図である。 この発明の第２の実施形態による積層セラミックコンデンサ５１を基板２２上に実装された状態で示す断面図である。 この発明の第３の実施形態による積層セラミックコンデンサ６１を基板２２上に実装された状態で示す断面図である。 この発明の第４の実施形態による積層セラミックコンデンサ７１を基板２２上に実装された状態で示す断面図である。 この発明による効果を確認するために実施した実験例において評価した基板変位の測定方法を説明するための図である。 この発明にとって興味ある従来の積層セラミックコンデンサ１を基板２上に実装された状態で示す断面図である。

符号の説明

２１，５１，６１，７１ 積層セラミックコンデンサ
２２ 基板
２３〜２６，６３，７３ 誘電体セラミック層
２７，２８ 内部電極
２９ コンデンサ本体
３０ 第１の主面
３１ 第２の主面
３２ 第１の端面
３３ 第２の端面
３４ 第１の外部電極
３５ 第２の外部電極
３６ 導電性接合材
３７ 活性部
４０ 第１領域
４１ 第２領域
６２，７２ 第３領域

Claims (6)

1. 複数の誘電体セラミック層と前記誘電体セラミック層間の複数の界面に沿ってそれぞれ形成された複数の内部電極とからなる積層構造を有し、前記誘電体セラミック層の延びる方向に延びる第１および第２の主面と、前記主面に直交する方向にそれぞれ延びる、第１および第２の端面と、第１および第２の側面とによって規定される実質的に直方体形状をなす、コンデンサ本体と、
   前記誘電体セラミック層を介しての前記内部電極の対向によって形成される静電容量を取り出すように前記内部電極の特定のものに接続されながら、前記コンデンサ本体の前記第１および第２の端面上にそれぞれ形成される、第１および第２の外部電極と
   を備え、
   前記コンデンサ本体の前記第２の主面が基板に対向した状態で、前記外部電極が導電性接合材によって接合されることによって基板上に実装される、積層セラミックコンデンサであって、
   前記コンデンサ本体における前記内部電極の対向による静電容量形成に寄与する活性部は、積層方向に沿って分布する少なくとも第１領域と第２領域とを含む複数の領域に区分され、前記第１領域より前記第２の主面側には、前記第２領域が位置され、
   前記第２領域における前記誘電体セラミック層の誘電率は、前記第１領域における前記誘電体セラミック層の誘電率より低く、
   前記第２領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率は、前記第１領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率の１．２倍以上である、
   積層セラミックコンデンサ。
2. 前記第２領域における前記誘電体セラミック層の誘電率は、前記第１領域における前記誘電体セラミック層の誘電率の０．６３倍以下である、請求項１に記載の積層セラミックコンデンサ。
3. 前記第２領域における前記誘電体セラミック層の誘電率は、前記第１領域における前記誘電体セラミック層の誘電率の０．０２〜０．４３倍であり、前記第２領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率は、前記第１領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率の１．５倍以上であり、前記第２領域の厚みは、前記第１領域の厚みの０．２０〜０．９６倍である、請求項２に記載の積層セラミックコンデンサ。
4. 前記活性部は２つの前記第２領域を含み、前記２つの第２領域は、前記第１領域を積層方向に挟むように分布する、請求項１ないし３のいずれかに記載の積層セラミックコンデンサ。
5. 前記活性部はさらに第３領域を含み、前記第３領域は前記第１領域より前記第１の主面側に位置され、前記第３領域における前記誘電体セラミック層の誘電率は、前記第１領域における前記誘電体セラミック層の誘電率より高い、請求項１ないし３のいずれかに記載の積層セラミックコンデンサ。
6. 前記活性部はさらに第３領域を含み、前記第３領域は前記第１領域より前記第１の主面側に位置され、前記第３領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率は、前記第１領域における前記誘電体セラミック層の体積に対する前記内部電極の体積の比率より高い、請求項１ないし３のいずれかに記載の積層セラミックコンデンサ。

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