KR101548773B1 - 적층 세라믹 커패시터의 회로 기판 실장 구조 - Google Patents

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Abstract

본 발명은 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
본 발명의 적층 세라믹 커패시터의 회로 기판 실장 구조는 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속되는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판 실장 구조에 있어서,
상기 적층 세라믹 커패시터의 내부 전극과 회로 기판이 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드가 도전재에 의해 접합되며, 상기 기판과 커패시터의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터의 하부측 커버층 두께(Tc)의 합보다 상기 도전재의 접합 높이(ts)가 낮게 형성됨으로써, 진동 소음을 현저히 감소시킬 수 있는 작용효과가 발휘될 수 있다.

Description

적층 세라믹 커패시터의 회로 기판 실장 구조{MOUNTING STRUCTURE OF CIRUIT BOARD HAVING THEREON MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터의 회로기판 실장 구조에 관한 것으로서, 보다 자세하게는 회로 기판 상에 적층 세라믹 커패시터를 수평 실장함에 있어 솔더의 도포높이가 커버층의 높이보다 작게 하여 적층 세라믹 커패시터의 진동 소음을 감소시킬 수 있도록 한 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
일반적으로, 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로서, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층형태를 취하고 있다.
또한, 적층형 세라믹 커패시터는 복수의 유전체층 사이에 다른 극성의 내부 전극이 교대로 적층된 구조를 갖는다.
이러한 적층형 세라믹 커패시터는 소형화가 가능하면서도 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용되고 있다.
적층형 세라믹 커패시터의 적층체를 형성하는 세라믹 재료로서 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 이용되고 있는데, 이러한 강유전체 재료는 압전성 및 전왜성을 갖기 때문에, 이러한 강유전체 재료에 전계가 가해질 때에 응력 및 기계적 변형이 진동으로 나타나고, 적층 세라믹 커패시터의 단자 전극으로부터 기판측에 이러한 진동이 전달된다.
즉, 적층 세라믹 커패시터에 교류 전압이 가해진 경우에는, 적층 세라믹 커패시터의 소자 본체에 X, Y, Z의 각 방향을 따라 응력(Fx, Ft, Fz)이 발생하고, 그것에 의해 진동이 발생하게 된다. 이 진동이 단자 전극으로부터 기판에 전달되어 이 기판 전체가 음향 방사면이 되고, 잡음이 되는 진동음을 발생시키게 된다.
이러한 진동음은 대개는 가청 진동수(20~20000Hz)의 진동음에 해당하는 것이고, 이러한 진동음은 사람에게 불쾌한 음역인 경우도 있는 바, 이에 대한 해결책이 필요하게 되었다.
최근, 상기와 같은 진동음으로 인한 문제점을 해결하기 위하여 적층 세라믹 커패시터의 외부 단자의 탄성적 변형에 의하여 진동을 방지하는 기술, 압전 및 전왜에 의해 발생하는 진동의 전파를 억제하여 잡음의 발생을 저감토록 하는 별도의 부품을 도입하는 기술, 기판의 진동을 억제하기 위하여 실장된 적층형 세라믹 커패시터의 주변에 기판홀을 형성하는 기술 등 다양한 기술들이 개시된 바 있으나, 별도의 공정이 필요하고, 공정의 복잡성에 비하여 충분한 진동 방지 효과가 얻어지지 않고 있는 실정이다.
한편, 적층 세라믹 커패시터에는 폭과 두께가 실질적으로 동일한 적층 세라믹 커패시터가 있으며, 폭과 두께가 실질적으로 동일한 적층 세라믹 커패시터의 경우, 인쇄 회로 기판에 적층 세라믹 커패시터를 실장할 때, 상기 적층 세라믹 커패시터의 외관으로부터 적층 세라믹 커패시터 내부 도체들의 방향성을 인식할 수 없기 때문에, 인쇄 회로 기판에 상기 적층 세라믹 커패시터들이 내부 도체들의 방향성과 무관하게 실장된다.
인쇄회로기판에 실장되는 상기 적층 세라믹 커패시터의 내부 도체들의 방향에 따라 적층 세라믹 커패시터의 특성의 차이가 발생하며, 특히 적층 세라믹 커패시터의 압전성에 의한 진동소음특성에 큰 차이를 보이게 된다.
특히, 최근 실험결과에 의하면, 상기 적층 세라믹 커패시터의 실장방향과 적층 세라믹 커패시터의 외부전극단자와 랜드를 연결하는 도전재의 양이 상호상관관계를 가지면서 상기 진동소음특성에 큰 영향을 미치는 것으로 밝혀졌다.
특히, 상기 적층 세라믹 커패시터의 내부 전극면이 인쇄 회로 기판면과 수평하도록 실장하고 상기 적층 세라믹 커패시터의 외부 전극 단자와 랜드를 연결하는 도전재와 외부 전극 단자의 접합높이 비율에 의해 적층 세라믹 커패시터의 진동소음을 현저히 감소시킬 수 있는 바, 이를 구현하기 위한 실장 구조가 필요한 실정이다.
따라서, 본 발명은 종래 적층 세라믹 커패시터의 실장 구조에서 제기되고 있는 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 회로 기판 상에 적층 세라믹 커패시터를 수평 실장시 압전 현상에 의한 진동에 의해서 발생되는 소음을 적층 세라믹 커패시터의 외부 단자 전극에 접합되는 도전재(solder)의 도포 높이를 조절하여 감소시킬 수 있도록 한 적층 세라믹 커패시터의 회로기판 실장 구조가 제공됨에 발명의 목적이 있다.
본 발명의 상기 목적은, 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속되는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판 실장 구조에 있어서, 상기 적층 세라믹 커패시터의 내부 전극과 회로 기판이 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드가 도전재에 의해 접합되며, 상기 기판과 커패시터의 하면 사이의 간격(Ta)과 커패시터의 커버층 두께(Tc)의 합보다 상기 도전재의 접합 높이(Ts)가 낮게 형성된 적층 세라믹 커패시터의 회로 기판 실장 구조가 제공됨에 의해서 달성된다.
여기서, 상기 적층 세라믹 커패시터는 릴(real)과 같은 포장체에 포장될 때 적층 세라믹 커패시터의 내부 전극이 회로 기판에 수평 방향으로 실장될 수 있도록 일방향으로 정렬하는 테이핑(taping)을 실시한 것으로, 폭(W)과 두께(T)가 동일, 유사한 것일 수 있다.
여기에서, 적층 세라믹 커패시터의 폭과 두께의 동일이라 함은 물리적 동일이 아닌, 사회통념상 동일을 의미하며, 유사라고 함은 0.75 ≤ T / W ≤ 1.25 범위 내일 수 있다. 즉, 양단부에 외부 전극 단자가 형성된 직육면체 형태로 구성될 수 있다.
한편, 적층 세라믹 커패시터의 내부전극 사이의 유전체의 층수가 많거나 그 유전체에 인가되는 전계가 클수록, 적층 세라믹 커패시터의 압전성에 의한 응력 및 기계적 변형이 커지게 되며, 특히 유전체 층수가 200층 이상 또는 유전체 두께가 3㎛ 이하에서 진동소음이 현저히 발생하게 된다.
따라서, 여기에서 상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상일 수 있고, 유전체층의 유전체 두께는 3㎛이하일 수 있으며, 여기에서 상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이면서 동시에 유전체 두께는 3㎛이하일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 적층 세라믹 커패시터의 회로 기판 실장 구조는 적층 세라믹 커패시터를 회로 기판에 도전재를 이용하여 접합 고정할 때 적층 세라믹 커패시터의 외부 단자 전극과 회로 기판의 랜드 패턴를 접합하는 도전재의 접합 높이(Ts)를 회로 기판의 상면과 적층 세라믹 커패시터의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터의 내부 전극이 형성된 유전체 시트의 상, 하부에 적층되는 커버층의 두께(Tc)의 합보다 낮은 접합 높이를 갖도록 함에 의해서 적층 세라믹 커패시터에서 발생한 진동이 기판으로 전달되는 것을 억제함으로써 소음 발생이 현저히 저감되는 효과가 있다.
도 1은 본 발명에 의해 적층 세라믹 커패시터가 회로기판에 실장된 형태의 단면도.
도 2는 도 1의 'A' 부분의 확대도.
도 3은 폭과 두께가 동일, 유사한 적층 세라믹 커패시터(a) 및 폭이 두께보다 큰 적층 세라믹 커패시터(b)를 나타낸 사시도.
본 발명에 따른 적층 세라믹 커패시터의 회로기판 실장 구조의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명을 통해 충분히 이해될 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예의 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명에 의해 적층 세라믹 커패시터가 회로기판에 실장된 형태의 단면도이고, 도 2는 도 1의 'A' 부분의 확대도이다.
도시된 바와 같이 본 발명의 적층 세라믹 커패시터의 회로기판 실장 구조는 내부 전극(111)이 형성된 유전체 시트(110)가 다수 적층되고, 상기 내부 전극(111)과 병렬 접속되는 외부 단자 전극(120)이 양단부에 형성된 적층 세라믹 커패시터(100)가 구비될 수 있다.
이와 같이 구성된 적층 세라믹 커패시터(100)는 회로 기판에 실장됨에 있어, 상기 회로 기판(200) 표면에 적층 세라믹 커패시터(100)가 실장되는 랜드(210)를 형성하고, 상기 적층 세라믹 커패시터(100)의 내부 전극(111)과 상기 회로 기판(200)이 수평 방향이 되도록 배치한 후, 상기 외부 단자 전극(120)과 랜드(210)를 도전재(130)를 이용하여 도전 접속하여 회로 기판(200) 상에 적층 세라믹 커패시터(100)가 전기적으로 연결되며 고정될 수 있도록 할 수 있다.
여기서, 도 2에 도시된 바와 같이 회로 기판(200)의 상면과 적층 세라믹 커패시터(100)의 하면 사이의 간격은 Ta로 정의하고, 적층 세라믹 커패시터(100)의 내부 전극(111)이 형성된 유전체 시트(110)의 상, 하부에 적층되는 커버층(112)의 두께를 Tc라 정의하며, 회로 기판(200)의 랜드(210) 상에 안착된 외부 단자 전극(120)의 외측에 언더-필 형상으로 도포된 도전재(130)의 접합 높이는 Ts로 정의한다.
이때, 상기 커버층(112)은 적층 세라믹 커패시터의 제작시 내부 전극(111)이 형성된 유전체 시트(110)의 상, 하부에 내부 전극이 형성되지 않은 유전체 시트를 다수 적층하여 형성된 부분을 지칭한다.
이와 더불어, 본 발명의 적층 세라믹 커패시터(100)는 회로 기판(200)의 랜드(210) 상에 적층 세라믹 커패시터(100)의 양단부에 형성된 외부 단자 전극(120)이 안착되어 도전재(130)에 의해 접합 고정될 때, 도전재의 접합 높이(Ts)를 회로 기판의 상면과 적층 세라믹 커패시터의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터의 내부 전극이 형성된 유전체 시트의 상, 하부에 적층되는 커버층의 두께(Tc)의 합보다 낮은 접합 높이를 갖도록 함으로써, 적층 세라믹 커패시터에서 발생한 진동이 기판으로 전달되는 것을 억제하여 소음 발생이 감소되도록 할 수 있다.
아래 도시된 도 1과 도 2를 통해 본 발명에 채용되는 적층 세라믹 커패시터의 구조 및 적층 세라믹 커패시터가 회로 기판에 실장되는 구조를 좀 더 자세하게 설명한다.
도 1에 도시된 바와 같이, 적층 세라믹 커패시터(100)는, 유전체층(110)과 내부 전극(111)을 교대로 적층하여 이루어지는 소체(115)와, 소체(115)의 양 단부에서 내부 전극을 교대로 병렬로 접속하고 있는 한 쌍의 외부 전극(120)으로 구성될 수 있다.
또한, 상기 내부 전극(111)이 교대로 적층된 소체(115)의 상부와 하부에는 내부 전극이 형성되지 않은 유전체층으로 이루어진 커버층(112)이 더 형성될 수 있다.
상기 유전체층(110)은, 티탄산 바륨 등을 주성분으로 하는 강유전체 재료로 형성되어 있으며 티탄산 바륨 외에도 모든 강유전체 재료를 포함한다.
상기 내부 전극(111)은 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대 Ni, Pd, Ag-Pd, Cu와 같은 금속 재료를 주성분으로 하는 것이 사용되고 있다.
상기 외부 전극(120)도 Cu, Ni 등과 같은 금속 재료에 의하여 형성되며, 표면에는 땜납 습윤성을 좋게 하기 위하여 땜납 도금이 실시되어 있다.
상기 회로 기판(200)의 표면에는 적층 세라믹 커패시터를 실장하기 위한 랜드(210)가 형성되고, 여기에서 상기 랜드(210)는 회로 기판(200)의 내부의 솔더레지스트가 노출되고 노출된 솔더레지스트 상면에 도전재(130)가 코팅되어 적층 세라믹 커패시터(100)를 접합하여 랜드(210) 상에 실장하기 위한 부위이다. 여기에서 회로 기판(200)은 다층 회로 기판, 단층 양면 프린트 기판 등이 사용될 수 있으며, 회로 기판(200)을 한정할 수 있는 특별한 종류의 제한은 없다.
또한, 상기 적층 세라믹 커패시터(100)는 도 3에 도시된 바와 같이, 폭(W)과 두께(T)가 동일하거나 거의 비슷한 경우(도 3a)와 폭이 두께보다 큰 경우(도 3b)로 제작될 수 있는데, 후자의 경우 의도하지 않더라도 폭에 비해 두께가 얇아 육안으로 구별하여 수평 실장이 가능하지만, 전자의 경우에는 폭과 두께의 크기만으로는 육안으로 구별하기가 어려워 수평실장과 수직 실장이 무작위로 이루어지게 되는 바, 특히 상기 적층 세라믹 커패시터가 릴과 같은 포장체에 포장될 때 적층 세라믹 커패시터의 내부 전극이 회로 기판에 수평 수평방향으로 실장될 수 있도록 일방향으로 정렬하는 테이핑(taping)을 실시하고 폭(W)과 두께(T)가 동일, 유사한 적층 세라믹 커패시터의 경우, 수평실장시 진동에 의한 소음 저감 효과를 더욱 높일 수 있다. 여기에서 상기 적층 세라믹 커패시터의 폭, 두께의 동일, 유사라고 함은 0.75 ≤ T / W ≤ 1.25 범위 내일 수 있다.
상기 도전재(130)는 적층 세라믹 커패시터(100)와 회로 기판(200)을 고정시키기 위한 접합 수단인 동시에 적층 세라믹 커패시터(100)와 회로 기판(200) 사이의 진동 매개체로서의 역할을 하게 되는 데, 도전재(130)의 접합 높이 및 접합 면적이 작을수록 진동 매개체의 역할이 작아지게 되어 기판으로의 진동 전달이 저하될 수 있다.
특히, 적층 세라믹 커패시터의 수평 실장시에는 적층 세라믹 커패시터(100)의 압전성에 의해 가장자리 부분의 진동 중에 도전재(130)의 상면 진동의 전달이 도전재(130)의 접합 높이의 감소와 함께 급속히 저하되기 때문에, 수평방향으로 실장하는 경우에는 도전재(130)의 접합 높이에 따른 진동 소음의 감소폭이 매우 커진다.
반면 수직방향으로 실장하는 경우에는 상기의 효과가 발생하지 않으므로 도전재(130)의 접합 면적에 따른 진동 소음의 감소폭이 크지 않다.
따라서, 적층 세라믹 커패시터에 의한 소음을 저감하기 위해서는 적층 세라믹 커패시터(100)는 내부 전극(111)을 기준으로 회로 기판(200)과 수평방향이 되도록 실장하고, 외부 전극 단자(120)의 면적에 대한 도전재(130)의 접합 높이를 줄여 진동 전달을 감소시키는 것이 바람직하다.
도 3의 적층 세라믹 커패시터의 폭(W)과 길이(L)에 따라 적층 세라믹 커패시터의 크기에는 0603(L×W = 0.6mm × 0.3mm), 1005, 1608, 2012, 3216, 3225 등이 있으며, 3216 이상의 크기가 큰 적층 세라믹 커패시터의 경우, 적층 세라믹 커패시터의 외부 전극 단자(120)의 측면에 접합되는 도전재(130)의 접합 높이가 다소 낮아지더라도 랜드(210) 상에 도포되는 도전재(130)의 접합 면적이 충분하기 때문에 회로 기판(200)과 적층 세라믹 커패시터(100)의 고정력이 충분히 유지될 수 있다.
이때, 적층 세라믹 커패시터(100)의 진동 소음 감소 효과를 크게 하기 위해서는 도전재(130)의 접합 높이(Ts)를 회로 기판(200)의 상면과 적층 세라믹 커패시터(100)의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터(100)의 내부 전극이 형성된 유전체 시트(110)의 상, 하부에 적층되는 커버층(112)의 두께(Tc)의 합보다 낮은 접합 높이를 갖도록 하는 것이 바람직하다.(Ts < Ta + Tc)
한편, 적층 세라믹 커패시터의 회로 기판(200) 실장 시 업계에서는 통상적으로 30dB 미만으로 진동 소음을 제한하고 있으며, 최근 전자제품의 박형화와 소형화 추세에 따라 25dB 까지의 진동 소음을 허용치로 규제하고 있다.
이에 대하여, 아래의 표 1에서와 같이 적층 세라믹 커패시터의 회로 기판 실장 구조에 있어서, 상기 적층 세라믹 커패시터(100)의 외부 단자 전극(120)과 회로 기판(200)의 랜드(210)와 접속된 부분에 도포되는 도전재(130)의 접합 높이(Ts)가 회로 기판의 상면과 적층 세라믹 커패시터의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터의 내부 전극이 형성된 유전체 시트의 상, 하부에 적층되는 커버층 두께(Tc)를 합한 높이(Ta + Tc) 이하로 구성될 때, 25dB 이하로 적층 세라믹 커패시터의 진동 소음이 관리될 수 있다.
Figure 112011064910028-pat00001
이때, 앞에서도 언급한 바와 같이 적층 세라믹 커패시터와 랜드를 접합하는 도전재의 접합 높이를 최소화할수록 진동 소음이 감소하는 것을 알 수 있으나, 외부 전극 단자(120) 측면의 도전재(130)의 접합 높이(Ts)가 회로 기판(200) 상면과 적층 세라믹 커패시터(100)의 하면 사이의 간격(Ta)과 같거나 낮게 형성될 경우에는 적층 세라믹 커패시터의 외부 단자 전극과 회로 기판의 랜드 간 접합력이 현저히 감소됨에 따라 접합 신뢰성이 저하될 수 있다.
따라서, 상기 도전재의 접합 높이(Ts)는 상기 회로 기판 상면과 상기 적층 세라믹 커패시터의 하면 사이의 간격(Ta)보다 높게 형성됨이 바람직하다.(Ts > Ta)
상기 도전재(130)는 회로 기판(200)과 적층 세라믹 커패시터 간 전기적 접속을 위하여 전기가 도통되는 재료로서, 특별히 제한이 없으나, 땜납(solder)을 사용하는 것이 일반적이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재되는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100. 적층 세라믹 커패시터 110. 유전체층
111. 내부 전극 112. 커버층
120. 외부 단자 전극 130. 도전재
200. 회로 기판 210. 랜드

Claims (6)

  1. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속되는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판 실장 구조에 있어서,
    상기 적층 세라믹 커패시터의 내부 전극과 회로 기판이 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드가 도전재에 의해 접합되며, 상기 기판과 커패시터의 하면 사이의 간격(Ta)과 적층 세라믹 커패시터의 하부측 커버층 두께(Tc)의 합보다 상기 도전재의 접합 높이(Ts)가 낮게 형성되고,
    상기 도전재의 접합 높이(Ts)는 상기 회로 기판 상면과 상기 적층 세라믹 커패시터의 하면 사이의 간격(Ta)보다 높게 형성된 적층 세라믹 커패시터의 회로 기판 실장 구조.
    Ts < Ta + Tc, Ts > Ta
  2. 제1항에 있어서,
    상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 테이핑(taping)된 것으로 폭(W), 두께(T)가 동일, 유사한 것인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
  4. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 커패시터의 유전체층의 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
  5. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이고, 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
  6. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190076334A (ko) 2017-12-22 2019-07-02 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5884653B2 (ja) * 2011-09-01 2016-03-15 株式会社村田製作所 実装構造
KR101452054B1 (ko) * 2012-12-03 2014-10-22 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR102064008B1 (ko) * 2013-01-15 2020-02-17 삼성전기주식회사 적층 커패시터, 적층 커패시터가 실장된 기판
US9287049B2 (en) 2013-02-01 2016-03-15 Apple Inc. Low acoustic noise capacitors
JP5689143B2 (ja) 2013-03-19 2015-03-25 太陽誘電株式会社 低背型積層セラミックコンデンサ
JP2014187322A (ja) * 2013-03-25 2014-10-02 Murata Mfg Co Ltd 電子部品
JP2014216643A (ja) 2013-04-22 2014-11-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
KR101496816B1 (ko) * 2013-04-26 2015-02-27 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101862422B1 (ko) * 2013-06-14 2018-05-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101477405B1 (ko) * 2013-07-05 2014-12-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101508539B1 (ko) * 2013-07-09 2015-04-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101434107B1 (ko) * 2013-07-17 2014-08-25 삼성전기주식회사 기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법
JP5897661B2 (ja) 2013-08-30 2016-03-30 太陽誘電株式会社 積層セラミックコンデンサ
WO2015087546A1 (ja) * 2013-12-13 2015-06-18 三菱重工オートモーティブサーマルシステムズ株式会社 電子部品の固定構造
US10204737B2 (en) 2014-06-11 2019-02-12 Avx Corporation Low noise capacitors
US20150364253A1 (en) * 2014-06-12 2015-12-17 Apple Inc. Heel fillet capacitor with noise reduction
KR102052768B1 (ko) * 2014-12-15 2019-12-09 삼성전기주식회사 칩 전자 부품 및 칩 전자 부품의 실장 기판
KR102029529B1 (ko) * 2016-12-19 2019-10-07 삼성전기주식회사 적층 세라믹 커패시터
KR20190116185A (ko) * 2019-09-20 2019-10-14 삼성전기주식회사 전자 부품
KR20190116186A (ko) 2019-09-23 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품
KR20220084603A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182888A (ja) 1998-12-16 2000-06-30 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
JP2009071106A (ja) * 2007-09-14 2009-04-02 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2010050263A (ja) 2008-08-21 2010-03-04 Murata Mfg Co Ltd 積層セラミック電子部品
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6352770U (ko) * 1986-09-25 1988-04-09
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JPH09129478A (ja) * 1995-10-31 1997-05-16 Kyocera Corp セラミックス電子部品の実装構造
JPH1022161A (ja) * 1996-07-04 1998-01-23 Murata Mfg Co Ltd 積層セラミック電子部品
JP3376970B2 (ja) * 1999-09-08 2003-02-17 株式会社村田製作所 セラミック電子部品
JP4827157B2 (ja) * 2002-10-08 2011-11-30 Ｔｄｋ株式会社 電子部品
KR101108958B1 (ko) * 2003-02-25 2012-01-31 쿄세라 코포레이션 적층 세라믹 콘덴서 및 그 제조방법
JP4093188B2 (ja) * 2003-05-27 2008-06-04 株式会社村田製作所 積層セラミック電子部品とその実装構造および実装方法
JP2005108966A (ja) * 2003-09-29 2005-04-21 Tdk Corp 電子部品の実装方法
CN1993783B (zh) * 2004-12-24 2010-09-01 株式会社村田制作所 多层电容器及其安装结构
JP3861927B1 (ja) * 2005-07-07 2006-12-27 株式会社村田製作所 電子部品、電子部品の実装構造および電子部品の製造方法
KR20070016383A (ko) * 2005-08-03 2007-02-08 삼성전자주식회사 칩형 전기 소자 및 이를 포함하는 액정 표시 모듈
JP2007059470A (ja) * 2005-08-22 2007-03-08 Sony Corp 半導体装置およびその製造方法
DE112007000130B4 (de) * 2006-01-13 2016-06-09 Murata Mfg. Co., Ltd. Mehrschichtkondensator
JP5188390B2 (ja) * 2006-03-15 2013-04-24 株式会社村田製作所 積層型電子部品およびその製造方法
JP2009295602A (ja) * 2006-08-22 2009-12-17 Murata Mfg Co Ltd 積層型電子部品、および積層型電子部品の製造方法。
JP2009059888A (ja) * 2007-08-31 2009-03-19 Murata Mfg Co Ltd 積層セラミックコンデンサ
CN101868838B (zh) * 2007-11-22 2011-11-09 株式会社村田制作所 层叠陶瓷电子元件
JP2009164446A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 積層セラミックコンデンサおよびその製造方法
JP2010021524A (ja) * 2008-06-11 2010-01-28 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP4905498B2 (ja) * 2009-04-22 2012-03-28 株式会社村田製作所 積層型セラミック電子部品
JP5293506B2 (ja) * 2009-08-31 2013-09-18 Ｔｄｋ株式会社 セラミック電子部品及びセラミック電子部品の製造方法
KR101070151B1 (ko) * 2009-12-15 2011-10-05 삼성전기주식회사 적층 세라믹 커패시터
KR101079382B1 (ko) * 2009-12-22 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP4941585B2 (ja) * 2010-10-19 2012-05-30 Ｔｄｋ株式会社 セラミック電子部品、セラミック電子部品の製造方法、及びセラミック電子部品の梱包方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182888A (ja) 1998-12-16 2000-06-30 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
JP2009071106A (ja) * 2007-09-14 2009-04-02 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2010050263A (ja) 2008-08-21 2010-03-04 Murata Mfg Co Ltd 積層セラミック電子部品
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190076334A (ko) 2017-12-22 2019-07-02 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
US10553361B2 (en) 2017-12-22 2020-02-04 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor, method of manufacturing the same, and board having the same

Also Published As

Publication number Publication date
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