KR101508539B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층을 폭 방향으로 적층하여 형성된 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 상면을 통해 노출되는 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상면에 형성되며, 상기 리드부와 각각 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 단면과 대향하는 수직부 및 상하면과 각각 대향하는 한 쌍의 수평부를 포함하는 제1 및 제2 단자 프레임; 을 포함하며, 상기 제1 및 제2 단자 프레임은 상기 상면 수평부가 상기 제1 및 제2 외부 전극과 각각 접속되며, 상기 상면 수평부와 상기 제1 및 제2 외부 전극 사이에는 접착층이 각각 구비되는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT BOARD THEREOF}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 연구가 필요한 실정이다.
이러한 어쿠스틱 노이즈를 저감시키는 방안으로, 금속으로 된 프레임을 이용하여 인쇄회로기판에서 적층 세라믹 커패시터를 일정 간격 이격하여 실장하는 방법이 개시되어 있다.
그러나, 상기 금속 프레임을 이용하여 어쿠스틱 노이즈를 일정 수준으로 저감시키기 위해서는 금속 프레임의 높이를 일정 규격 이상으로 높일 필요가 있었다.
또한, 이러한 금속 프레임의 높이 증가는 적층 세라믹 커패시터가 실장된 부품의 높이 치수를 증가시키는 원인이 되므로, 높이 제한이 있는 세트에는 사용할 수 없는 문제점이 있었다.
하기 특허문헌 1은 금속 단자를 이용하여 적층 세라믹 커패시터에서 인쇄회로기판으로 전달되는 어쿠스틱 노이즈를 저감시키는 사항에 대해 개시하고 있으나, 부품의 크기를 줄일 수 있는 방안에 대해서는 개시하지 않는다.
한국공개특허 제2010-0087622호
당 기술 분야에서는, 적층 세라믹 커패시터가 실장된 제품의 높이를 증가시키지 않으면서도, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 폭 방향으로 적층하여 형성된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 상면을 통해 노출되는 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상면에 형성되며, 상기 리드부와 각각 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 단면과 대향하는 수직부 및 상하면과 각각 대향하는 한 쌍의 수평부를 포함하는 제1 및 제2 단자 프레임; 을 포함하며, 상기 제1 및 제2 단자 프레임은 상기 상면 수평부가 상기 제1 및 제2 외부 전극과 각각 접속되며, 상기 상면 수평부와 상기 제1 및 제2 외부 전극 사이에는 접착층이 각각 구비되는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 접착층은 상기 상면 수평부가 국부적으로 접촉되도록 점 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 프레임은, 상기 상면 수평부에 상기 제1 및 제2 외부 전극과 각각 국부적으로 접촉되도록 형성된 하향 돌기; 및 상기 하면 수평부에 상기 세라믹 본체의 하면과 각각 국부적으로 접촉되도록 형성된 상향 돌기; 를 포함하며, 상기 세라믹 본체와 상기 제1 및 제2 단자 프레임 사이에 갭이 각각 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극 상에는 제1 및 제2 도금층이 더 형성될 수 있다.
이때, 상기 제1 및 제2 도금층은, 상기 제1 및 제2 외부 전극 상에 형성된 니켈(Ni) 도금층; 및 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 프레임은 상기 수직부와 상기 수평부를 연결하는 부분에 개방부가 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 프레임은 상기 수직부가 상기 수평부의 폭 보다 좁은 폭을 갖도록 형성될 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층을 폭 방향으로 적층하여 형성된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 상면을 통해 노출되는 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상면에 형성되며, 상기 리드부와 각각 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 단면과 대향하는 수직부 및 상하면과 각각 대향하는 한 쌍의 수평부를 포함하는 제1 및 제2 단자 프레임; 을 포함하며, 상기 제1 및 제2 단자 프레임은 상기 상면 수평부가 상기 제1 및 제2 외부 전극과 각각 접속되며, 상기 상면 수평부와 상기 제1 및 제2 외부 전극 사이에는 접착층이 각각 구비되며, 상기 하면 수평부와 상기 제1 및 제2 전극 패드는 솔더로 연결되는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극을 실장 면의 반대 면에 형성하고, 단자 프레임을 'ㄷ'자 형상으로 형성하되 실장 면에서 외부 전극하고만 접착되도록 함으로써, 단자 프레임의 높이를 일정 규격 이상으로 증가시킬 필요가 없어 적층 세라믹 커패시터가 실장된 제품의 높이 치수를 줄일 수 있으며, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 상기 단자 프레임의 탄성력에 의해 흡수되어 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1에 적용되는 내부 전극의 구조를 나타낸 분해 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 단자 프레임을 분리시킨 분해사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 정면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 정면도이다.
도 6 내지 도 8은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 단자 프레임의 다양한 예를 각각 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1에 적용되는 내부 전극의 구조를 나타낸 분해 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 단자 프레임을 분리시킨 분해사시도이다.
본 발명의 실시 예들을 명확하게 설명하기 위한 방향을 정의하면, 도면들에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향으로 나타낸다.
여기서, 폭 방향은 유전체층이 적층된 적층 방향을 동일한 개념으로 사용될 수 있다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)과, 제1 및 제2 단자 프레임(141, 142)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 2를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(100)의 상기 제1 주면을 통해 노출되는 리드부(121a, 122a)를 각각 가진다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 상기 제1 주면을 통해 노출되는 리드부(121a, 122a)가 길이 방향을 따라 양측으로 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 제1 및 제2 외부 전극(131, 132)은 상기 제1 주면을 통해 노출된 복수의 제1 및 제2 리드부(121a, 122a)를 각각 덮어 전기적으로 접속되도록 세라믹 본체(110)의 상기 제1 주면에서 상기 제1 및 제2 측면에 까지 연장되어 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 제1 및 제2 단자 프레임(141, 142)은 세라믹 본체(110)의 상기 제1 및 제2 단면과 각각 대향하는 수직부(141a, 142a), 세라믹 본체(110)의 상기 제1 주먼과 각각 대향하는 상면 수평부(141b, 142b) 및 상기 제2 주면과 각각 대향하는 하면 수평부(141c, 142c)를 각각 포함한다.
즉, 제1 및 제2 단자 프레임(141, 142)은 대체로 'ㄷ'자 형상으로 구성될 수 있다. 이때, 상면 수평부(141b, 142b)는 제1 및 제2 외부 전극(131, 132)과 각각 접촉되어 전기적으로 접속된다.
또한, 각각의 상면 수평부(141b, 142b)와 제1 및 제2 외부 전극(131, 132) 사이에는 각각의 상면 수평부(141b, 142b)와 제1 및 제2 외부 전극(131, 132)을 서로 접착시키기 위한 접착층(133, 134)이 각각 구비된다.
이때, 접착층(133, 134)은 각각의 상면 수평부(141b, 142b)가 제1 및 제2 외부 전극(131, 132)과 국부적으로 접촉되도록 점 형상으로 형성될 수 있으며, 이에 제1 및 제2 단자 프레임(141, 142)으로 전달되는 진동이 최소화된다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 정면도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.
여기서, 적층 세라믹 커패시터(100)는 제1 및 제 2 외부 전극(131, 132)이 형성된 반대 면, 즉 세라믹 본체(110)의 제2 주면이 인쇄회로기판(210)과 마주보도록 실장되며, 제1 및 제2 단자 프레임(141, 142)의 하면 수평부(141c, 142c)가 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결되도록 설치될 수 있다.
이렇게 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 반복하여 진동을 발생시킨다.
이때, 제1 및 제2 단자 프레임(141, 142)은 'ㄷ'자 형상으로 형성하여 제1 및 제2 외부 전극(131, 132)하고만 접착되도록 한다.
따라서, 단자 프레임의 높이를 일정 규격 이상으로 높일 필요가 없어 적층 세라믹 커패시터(100)가 실장된 제품의 높이 치수를 줄일 수 있으며, 적층 세라믹 커패시터(100)에서 압전 현상에 의해 발생된 진동이 제1 및 제2 단자 프레임(141, 142)의 탄성력에 의해 흡수되어 인쇄회로기판(210)으로 전달되어 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
변형 예
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 정면도이다.
여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 단자 프레임(150, 160)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 5를 참조하면, 제1 및 제2 단자 프레임(150, 160)은, 상면 수평부(152, 162)에 제1 및 제2 외부 전극(131, 132)과 각각 국부적으로 접촉되도록 상면 수평부(152, 162)에 하향 돌기(152a. 162a)가 형성되고, 하면 수평부(153, 163)에는 세라믹 본체(110)의 제2 주면과 각각 국부적으로 접촉되어 세라믹 본체(110)를 지지하도록 상향 돌기(153a. 153b)가 형성되며, 이와 같이 제1 및 제2 단자 프레임(150, 160)이 세라믹 본체(110)에 국부적으로 접촉되면 제1 및 제2 단자 프레임(150, 160)으로 진동이 전달되는 것이 최소화될 수 있다.
도 6 내지 도 8은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 단자 프레임의 다양한 예를 각각 나타낸 사시도이다.
도 6을 참조하면, 제1 및 제2 단자 프레임(170)은 수직부(171)와 상면 수평부(172)를 연결하는 부분에 개방부(174)가 마련되고, 이 개방부(174)에 의해 상면 수평부(172)는 2개로 분리될 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 경우에 따라 개방부(174)의 개수는 2개 이상, 상면 수평부(172)의 개수는 3개 이상이 되도록 구성할 수 있다.
도 7을 참조하면, 제1 및 제2 단자 프레임(180)은 수직부(181)가 상면 및 하면 수평부(182, 183)의 폭 보다 좁은 폭을 갖도록 형성될 수 있다.
도 8을 참조하면, 제1 및 제2 단자 프레임(190)은 수직부(191)와 상하면 수평부(192, 193)를 연결하는 부분에 천공된 형태로 개방부(194)가 마련될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 133, 134 ; 도전성 접착층
141, 142, 150, 160, 170, 180, 190 ; 제1 및 제2 단자 프레임

Claims (12)

  1. 복수의 유전체층을 폭 방향으로 적층하여 형성된 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 상면을 통해 노출되는 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체의 상면에 형성되며, 상기 리드부와 각각 연결되는 제1 및 제2 외부 전극; 및
    상기 세라믹 본체의 단면과 대향하는 수직부 및 상하면과 각각 대향하는 한 쌍의 수평부를 포함하는 제1 및 제2 단자 프레임; 을 포함하며,
    상기 제1 및 제2 단자 프레임은 상기 상면 수평부가 상기 제1 및 제2 외부 전극과 각각 접속되며,
    상기 상면 수평부와 상기 제1 및 제2 외부 전극 사이에는 접착층이 각각 구비되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 접착층은 상기 상면 수평부가 국부적으로 접촉되도록 점 형상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 단자 프레임은,
    상기 상면 수평부에 상기 제1 및 제2 외부 전극과 각각 국부적으로 접촉되도록 형성된 하향 돌기; 및
    상기 하면 수평부에 상기 세라믹 본체의 하면과 각각 국부적으로 접촉되도록 형성된 상향 돌기; 를 포함하며,
    상기 세라믹 본체와 상기 제1 및 제2 단자 프레임 사이에 갭이 각각 마련된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부 전극 상에 형성된 제1 및 제2 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 도금층은,
    상기 제1 및 제2 외부 전극 상에 형성된 니켈(Ni) 도금층; 및
    상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 단자 프레임은
    상기 수직부와 상기 수평부를 연결하는 부분에 개방부가 마련된 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 단자 프레임은
    상기 수직부가 상기 수평부의 폭 보다 좁은 폭을 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층을 폭 방향으로 적층하여 형성된 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 상면을 통해 노출되는 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 상면에 형성되며, 상기 리드부와 각각 연결되는 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 단면과 대향하는 수직부 및 상하면과 각각 대향하는 한 쌍의 수평부를 포함하는 제1 및 제2 단자 프레임; 을 포함하며, 상기 제1 및 제2 단자 프레임은 상기 상면 수평부가 상기 제1 및 제2 외부 전극과 각각 접속되며, 상기 상면 수평부와 상기 제1 및 제2 외부 전극 사이에는 접착층이 각각 구비되며, 상기 하면 수평부와 상기 제1 및 제2 전극 패드는 솔더로 연결되는 적층 세라믹 커패시터의 실장 기판.
  9. 제8항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 접착층이 상기 상면 수평부와 국부적으로 접촉되도록 점 형상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  10. 제8항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 단자 프레임은, 상기 상면 수평부에 상기 제1 및 제2 외부 전극과 각각 국부적으로 접촉되도록 형성된 하향 돌기; 및 상기 하면 수평부에 상기 세라믹 본체의 하면과 각각 국부적으로 접촉되도록 형성된 상향 돌기; 를 포함하며,
    상기 세라믹 본체와 상기 제1 및 제2 단자 프레임 사이에 갭이 각각 마련된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  11. 제8항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 외부 전극 상에 형성된 제1 및 제2 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  12. 제11항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 도금층은, 상기 제1 및 제2 외부 전극 상에 형성된 니켈 도금층; 및 상기 니켈 도금층 상에 형성된 주석 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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