KR102471341B1 - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고, 상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보게 배치되는 제1 수직부; 상기 제1 수직부의 하단에서 상기 커패시터 바디의 제4 면을 향하는 방향으로 연장되는 제1 수평부; 및 상기 제1 수직부와 상기 제1 수평부를 연결하는 부분에 형성되는 제1 절개부; 를 포함하고, 상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보게 배치되는 제2 수직부; 상기 제2 수직부의 하단에서 상기 커패시터 바디의 제3 면을 향하는 방향으로 연장되는 제2 수평부; 및 상기 제2 수직부와 상기 제2 수평부를 연결하는 부분에 형성되는 제2 절개부; 를 포함하는 적층형 전자 부품 및 그 실장 기판을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품 중 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이에 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. 또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
한편, 커패시터의 외부 전극과 기판은 솔더로 연결되고, 이때 솔더는 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
일본공개특허 제2010-186884호 국내공개특허 제10-2010-0087622호 일본공개특허 제2004-266110호
본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고, 상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보게 배치되는 제1 수직부; 상기 제1 수직부의 하단에서 상기 커패시터 바디의 제4 면을 향하는 방향으로 연장되는 제1 수평부; 및 상기 제1 수직부와 상기 제1 수평부를 연결하는 부분에 형성되는 제1 절개부; 를 포함하고, 상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보게 배치되는 제2 수직부; 상기 제2 수직부의 하단에서 상기 커패시터 바디의 제3 면을 향하는 방향으로 연장되는 제2 수평부; 및 상기 제2 수직부와 상기 제2 수평부를 연결하는 부분에 형성되는 제2 절개부; 를 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 절개부는, 상기 제1 수직부의 하단에 형성되는 제1 스트레스 억제부; 및 상기 제1 스트레스 억제부와 연통되고 상기 제1 수평부의 일단에 형성되는 제1 솔더 포켓; 을 포함하고, 상기 제2 절개부는, 상기 제2 수직부의 하단에 형성되는 제2 스트레스 억제부; 및 상기 제2 스트레스 억제부와 연통되고 상기 제2 수평부의 일단에 형성되는 제2 솔더 포켓; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 접속 단자의 중앙에 위치하고, 상기 제2 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 접속 단자의 중앙에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 접속 단자의 적어도 한 쪽 엣지(edge)에 형성되고, 상기 제2 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 접속 단자의 적어도 한 쪽 엣지에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 수직부는 상기 제1 및 제2 외부 전극 전체를 커버하도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 수직부 사이에 각각 배치되는 도전성 접착층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 바디부; 및 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하고, 상기 제1 및 제2 수직부와 상기 제1 및 제2 바디부가 각각 서로 이격되게 배치되며, 상기 제1 접속 단자는, 상기 제1 수직부의 상단에서 상기 제1 밴드부와 접속되도록 연장되는 제3 수평부를 더 포함하고, 상기 제2 접속 단자는, 상기 제2 수직부의 상단에서 상기 제2 밴드부와 접속되도록 연장되는 제4 수평부를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 접속 단자는, 상기 제1 수직부와 상기 제3 수평부를 연결하는 부분에 형성되는 제3 절개부; 를 더 포함하고, 상기 제2 접속 단자는, 상기 제2 수직부와 상기 제4 수평부를 연결하는 부분에 형성되는 제4 절개부; 를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 절개부는, 상기 제1 수직부의 상단에 형성되는 제3 스트레스 억제부; 및 상기 제3 스트레스 억제부와 연통되고 상기 제3 수평부의 일단에 형성되는 제3 솔더 포켓; 을 포함하고, 상기 제4 절개부는, 상기 제2 수직부의 상단에 형성되는 제4 스트레스 억제부; 및 상기 제4 스트레스 억제부와 연통되고 상기 제4 수평부의 일단에 형성되는 제4 솔더 포켓; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로, 상기 제1 접속 단자의 중앙에 위치하고, 상기 제4 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로, 상기 제2 접속 단자의 중앙에 위치할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 접속 단자의 적어도 한 쪽 엣지(edge)에 형성되고, 상기 제4 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 접속 단자의 적어도 한 쪽 엣지에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 수평부와 상기 제1 및 제2 밴드부 사이에 각각 배치되는 도전성 접착층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 노출된 채로 상기 커패시터 바디, 상기 제1 및 제2 외부 전극 및 상기 제1 및 제2 접속 단자의 상부 중 적어도 일부를 커버하도록 형성되고, 절연체로 이루어지는 캡슐부를 더 포함할 수 있다.
또한, 상기 캡슐부는 상기 커패시터 바디와 상기 제1 및 제2 외부 전극의 전체를 커버할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자의 제1 및 제2 수평부가 각각 접속되도록 실장되는 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 20kHz 이하 가청주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1에 캡슐부가 형성된 것을 도시한 사시도이다.
도 5는 도 4에서 캡슐부가 다른 실시 예로 된 것을 도시한 사시도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 7은 도 6의 제1 접속 단자를 도시한 측면도이다.
도 8은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 9는 도 8의 II-II'선 단면도이다.
도 10은 도 8에 제3 및 제4 절개부가 형성된 것을 도시한 사시도이다.
도 11은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
도 12는 본 발명의 제2 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 형태에 따른 적층형 전자 부품(10)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 외부 전극(131, 132)과 각각 접속되는 제1 및 제2 접속 단자(40, 50)를 포함한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
그리고, 커패시터 바디(110)의 Z방향으로 양측에는 필요시 소정 두께의 커버(112, 113)가 형성될 수 있다.
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 바디부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 바디부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 바디부(131a)에서 커패시터 바디(110)의 실장 면인 제2 면(2)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제1 면(1)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 바디부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 바디부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 바디부(132a)에서 커패시터 바디(110)의 실장 면인 제2 면(2)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제1 면(1)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제1 접속 단자(40)는, 도전체로 이루어지며, 제1 수직부(41) 및 제1 수평부(43)를 포함한다.
제1 수직부(41)는 제1 외부 전극(131)의 제1 바디부(131a)와 마주보게 배치되고, 제1 수평부(43)는 제1 수직부(41)의 하단에서 커패시터 바디(110)의 제4 면(4)을 향해 X방향으로 연장되는 부분이다. 이때, 제1 수직부(41)는 제1 외부 전극(131)의 제1 바디부(131a) 전체를 커버하도록 형성될 수 있다.
그리고, 제1 수직부(41)와 제1 수평부(43)를 연결하는 부분에 제1 절개부(44)가 형성된다.
제1 절개부(44)는, 제1 수직부(41)의 하단에 형성되는 제1 스트레스 억제부(44a)와 제1 스트레스 억제부(44a)와 연통되고 제1 수평부(43)의 일단에 형성되는 제1 솔더 포켓(44b)를 포함한다.
제2 접속 단자(50)는, 도전체로 이루어지며, 제2 수직부(51) 및 제2 수평부(53)를 포함한다.
제2 수직부(51)는 제2 외부 전극(132)의 제1 바디부(132a)와 마주보게 배치되고, 제2 수평부(53)는 제2 수직부(51)의 하단에서 커패시터 바디(110)의 제4 면(3)을 향해 X방향으로 연장되는 부분이다. 이때, 제2 수직부(51)는 제2 외부 전극(132)의 제2 바디부(132a) 전체를 커버하도록 형성될 수 있다.
그리고, 제2 수직부(51)와 제2 수평부(53)를 연결하는 부분에 제2 절개부(54)가 형성된다.
제2 절개부(54)는, 제2 수직부(51)의 하단에 형성되는 제2 스트레스 억제부(54a)와 제2 스트레스 억제부(54a)와 연통되고 제2 수평부(53)의 일단에 형성되는 제2 솔더 포켓(54b)를 포함한다.
제1 및 제2 스트레스 억제부(44a, 54a)는 커패시터 바디(110)로부터 전달되는 압전 진동에 의한 응력을 분산시켜 스트레스를 억제하는 역할을 하고, 이에 진동 전달을 저감시켜 어쿠스틱 노이즈를 감소시킬 수 있다.
또한, 제1 및 제2 스트레스 억제부(44a, 54a)는 적층형 전자 부품(100)을 기판에 실장할 때 셋(Set) 기판으로부터 커패시터 바디(110)로 전달되는 외부 충격 또는 응력을 분산시켜 적층형 전자 부품(100)이 받는 충격을 감소시키고, 이에 제품의 신뢰성을 향상시킬 수 있다.
제1 및 제2 솔더 포켓(44b, 54b)은 적층형 전자 부품(100)을 기판에 실장하고 솔더를 형성할 때 솔더 필렛의 형성 높이를 제한하여 커패시터 바디(110)의 압전 진동이 전달되는 경로를 효율적으로 차단하여 어쿠스틱 노이즈를 저감시킬 수 있다.
이때, 제1 절개부(44)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제1 접속 단자(40)의 중앙에 위치할 수 있고, 제2 절개부(54)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제2 접속 단자(50)의 중앙에 위치할 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 바디부(131a, 132a)와 제1 및 제2 수직부(41, 51) 사이에 도전성 접착층이 각각 배치될 수 있다.
도 4는 도 1에 캡슐부가 형성된 것을 도시한 사시도이고, 도 5는 도 4에서 캡슐부가 다른 실시 예로 된 것을 도시한 사시도이다.
도 4를 참조하면, 본 실시 형태의 적층형 전자 부품은 캡슐부(170)를 더 포함할 수 있다.
캡슐부(170)는 절연체로 이루어지며, 제1 및 제2 절개부(44, 54)가 노출된 채로 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 및 제2 접속 단자(40, 50)의 상부 중 적어도 일부를 커버하도록 형성될 수 있다.
이때, 도 5에 도시된 바와 같이, 캡슐부(170')는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)의 전체를 커버하도록 형성될 수 있다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 7은 도 6의 제1 접속 단자를 도시한 측면도이다.
도 6 및 도 7을 참조하면, 제1 접속 단자(40')의 제1 절개부(45, 46)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제1 접속 단자(40')의 엣지(edge)에 형성되고, 제2 절개부(55, 56)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제2 접속 단자(50')의 엣지에 형성될 수 있다.
제1 절개부(45, 46)는 제1 수직부(41')의 하단에 형성되는 제1 스트레스 억제부와 제1 수평부(43')의 일단에 형성되는 제1 솔더 포켓으로 이루어진다.
그리고, 제2 절개부(55, 56)는 제2 수직부(51')의 하단에 형성되는 제2 스트레스 억제부와 제2 수평부(53')의 일단에 형성되는 제2 솔더 포켓으로 이루어진다.
이때, 도면에서는 제1 및 제2 절개부가 제1 및 제2 접속 단자의 Y방향으로 양쪽 엣지 각각 형성된 것으로 도시하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요시 한 쪽 엣지에만 형성될 수 있다.
도 8은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 9는 도 8의 II-II'선 단면도이다.
제3 실시 형태의 적층형 전자 부품(100)에서, 커패시터 바디(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 가지는 제1 및 제2 접속 단자(140, 150)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 8 및 도 9를 참조하면, 제1 접속 단자(140)는 제1 수직부(41)의 상단에서 커패시터 바디(110)의 제2 면(2)에 형성되는 제1 밴드부(131b)와 접속되도록 연장되는 제3 수평부(42)를 더 포함하고, 제2 접속 단자(150)는 제2 수직부(51)의 상단에서 커패시터 바디(110)의 제2 면(2)에 형성되는 제2 밴드부(132b)와 접속되도록 연장되는 제4 수평부(52)를 더 포함할 수 있다.
이때, 제1 및 제2 수직부(41, 51)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 바디부(131a, 132a)와 각각 서로 이격되게 배치된다.
그리고, 제3 및 제4 수평부(42, 52)와 제1 및 제2 밴드부(131b, 132b) 사이에는 도전성 접착층(161, 162)이 각각 배치될 수 있다.
도 10을 참조하면, 제1 접속 단자는 제1 수직부(41)와 제3 수평부(42)를 연결하는 부분에 형성되는 제3 절개부(45)를 더 포함하고, 제2 접속 단자는 제2 수직부(51)와 제4 수평부(52)를 연결하는 부분에 형성되는 제4 절개부(55)를 더 포함할 수 있다.
제3 절개부(45)는, 제1 수직부(41)의 상단에 형성되는 제3 스트레스 억제부(45a)와 제3 스트레스 억제부(45a)와 연통되고 제3 수평부(42)의 일단에 형성되는 제3 솔더 포켓(45b)를 포함한다.
제4 절개부(55)는, 제2 수직부(51)의 상단에 형성되는 제4 스트레스 억제부(55a)와 제4 스트레스 억제부(55a)와 연통되고 제4 수평부(52)의 일단에 형성되는 제4 솔더 포켓(55b)를 포함한다.
이때, 제3 절개부(45)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제1 접속 단자(40)의 중앙에 위치하고, 제4 절개부(55)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 연결하는 방향인 Y방향으로 제2 접속 단자(50)의 중앙에 위치한다.
한편, 제3 절개부는 커패시터 바디의 제5 및 제6 면을 연결하는 방향인 Y방향으로 제1 접속 단자의 적어도 한 쪽 엣지(edge)에 형성될 수 있고, 제4 절개부는 커패시터 바디의 제5 및 제6 면을 연결하는 방향인 Y방향으로 제2 접속 단자의 적어도 한 쪽 엣지에 형성될 수 있다.
적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 11은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
도 11을 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(40, 50)가 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 전자 부품을 포함한다.
이때, 본 실시 형태에서는, 적층형 전자 부품은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 형태에 따르면, 제1 및 제2 접속 단자(40, 50)의 제1 및 제2 절개부(44, 54)가 커패시터 바디(110)의 제1 면 측에 솔더(231, 232)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.
이에, 적층형 전자 부품(100)을 기판(210)에 실장할 때 제1 및 제2 솔더 포켓(44, 54)에 솔더(231, 232)가 효과적으로 가두어지면서, 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)에 솔더 필렛(Solder Fillet)이 형성되는 것을 억제할 수 있다.
따라서, 적층형 전자 부품의 압전 진동이 전달되는 경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜 적층형 전자 부품의 어쿠스틱 노이즈 저감 효과를 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
도 12는 본 발명의 제2 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
도 12를 참조하면, 커패시터 바디(110)로부터 접속 단자로 진동이 전달되는 위치가 커패시터 바디(110)의 상면으로서 솔러 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 최대한 이격시켜 적층형 전자 부품의 어쿠스틱 노이즈 저감 효과를 제1 실시 형태 보다 더 높일 수 있다.
또한, 제1 및 제2 접속 단자(40, 50)의 탄성에 의해 진동이 전달되는 과정에서 감소하게 되어 어쿠스틱 노이즈를 더욱 저감시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10, 100: 전자 부품
40, 40': 제1 접속 단자
41, 51: 제1 및 제2 수직부
42, 52: 제3 및 제4 수평부
43, 53: 제1 및 제2 수평부
44, 54: 제1 및 제2 절개부
45, 55: 제3 및 제4 절개부
50, 50’: 제2 접속 단자
61, 62, 161, 162: 도전성 수지층
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 바디부
131b, 132b: 제1 및 제2 밴드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (15)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고,
    상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보게 배치되고 상기 제1 외부 전극과 접합되는 제1 수직부; 상기 제1 수직부의 하단에서 상기 커패시터 바디의 제4 면을 향하는 방향으로 연장되고, 상기 제1 외부 전극과 소정 거리 이격되게 배치되는 제1 수평부; 및 상기 제1 외부 전극의 하단과 상기 제1 수평부 사이에서 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 중앙에 마련되는 제1 절개부; 를 포함하고,
    상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보게 배치되고, 상기 제2 외부 전극과 접합되는 제2 수직부; 상기 제2 수직부의 하단에서 상기 커패시터 바디의 제3 면을 향하는 방향으로 연장되고, 상기 제2 외부 전극과 소정 거리 이격되게 배치되는 제2 수평부; 및 상기 제2 외부 전극의 하단과 상기 제2 수평부 사이에서 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 중앙에 마련되는 제2 절개부; 를 포함하는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 절개부는, 상기 제1 수직부의 하단에 형성되는 제1 스트레스 억제부; 및 상기 제1 스트레스 억제부와 연통되고 상기 제1 수평부의 일단에 형성되는 제1 솔더 포켓; 을 포함하고,
    상기 제2 절개부는, 상기 제2 수직부의 하단에 형성되는 제2 스트레스 억제부; 및 상기 제2 스트레스 억제부와 연통되고 상기 제2 수평부의 일단에 형성되는 제2 솔더 포켓; 을 포함하는 적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 절개부가 상기 제1 수직부의 하단에 형성되고,
    상기 제2 절개부가 상기 제2 수직부의 하단에 형성되는 적층형 전자 부품.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 수직부가 상기 제1 및 제2 외부 전극 전체를 커버하도록 형성되는 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극과 상기 제1 및 제2 수직부 사이에 각각 배치되는 도전성 접착층을 더 포함하는 적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 바디부; 및 상기 제1 및 제2 바디부에서 상기 커패시터 바디의 제2 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하고,
    상기 제1 및 제2 수직부와 상기 제1 및 제2 바디부가 각각 서로 이격되게 배치되며,
    상기 제1 접속 단자는, 상기 제1 수직부의 상단에서 상기 제1 밴드부와 접속되도록 연장되는 제3 수평부를 더 포함하고,
    상기 제2 접속 단자는, 상기 제2 수직부의 상단에서 상기 제2 밴드부와 접속되도록 연장되는 제4 수평부를 더 포함하는 적층형 전자 부품.
  8. 제7항에 있어서,
    상기 제1 접속 단자는, 상기 제1 수직부와 상기 제3 수평부를 연결하는 부분에 형성되는 제3 절개부; 를 더 포함하고,
    상기 제2 접속 단자는, 상기 제2 수직부와 상기 제4 수평부를 연결하는 부분에 형성되는 제4 절개부; 를 더 포함하는 적층형 전자 부품.
  9. 제8항에 있어서,
    상기 제3 절개부는, 상기 제1 수직부의 상단에 형성되는 제3 스트레스 억제부; 및 상기 제3 스트레스 억제부와 연통되고 상기 제3 수평부의 일단에 형성되는 제3 솔더 포켓; 을 포함하고,
    상기 제4 절개부는, 상기 제2 수직부의 상단에 형성되는 제4 스트레스 억제부; 및 상기 제4 스트레스 억제부와 연통되고 상기 제4 수평부의 일단에 형성되는 제4 솔더 포켓; 을 포함하는 적층형 전자 부품.
  10. 제8항에 있어서,
    상기 제3 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 접속 단자의 중앙에 위치하고,
    상기 제4 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 접속 단자의 중앙에 위치하는 적층형 전자 부품.
  11. 제8항에 있어서,
    상기 제3 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제1 접속 단자의 적어도 한 쪽 엣지(edge)에 형성되고,
    상기 제4 절개부는 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 상기 제2 접속 단자의 적어도 한 쪽 엣지에 형성되는 적층형 전자 부품.
  12. 제8항에 있어서,
    상기 제3 및 제4 수평부와 상기 제1 및 제2 밴드부 사이에 각각 배치되는 도전성 접착층을 더 포함하는 적층형 전자 부품.
  13. 제1항에 있어서,
    상기 제1 및 제2 절개부가 노출된 채로 상기 커패시터 바디, 상기 제1 및 제2 외부 전극 및 상기 제1 및 제2 접속 단자의 상부 중 적어도 일부를 커버하도록 형성되고, 절연체로 이루어지는 캡슐부를 더 포함하는 적층형 전자 부품.
  14. 제13항에 있어서,
    상기 캡슐부가 상기 커패시터 바디와 상기 제1 및 제2 외부 전극의 전체를 커버하는 적층형 전자 부품.
  15. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자의 제1 및 제2 수평부가 각각 접속되도록 실장되는 제1항 내지 제3항, 제5항 내지 제14항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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