KR102449362B1 - 적층형 전자 부품 및 그 실장 기판 - Google Patents

적층형 전자 부품 및 그 실장 기판 Download PDF

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KR102449362B1
KR102449362B1 KR1020190025268A KR20190025268A KR102449362B1 KR 102449362 B1 KR102449362 B1 KR 102449362B1 KR 1020190025268 A KR1020190025268 A KR 1020190025268A KR 20190025268 A KR20190025268 A KR 20190025268A KR 102449362 B1 KR102449362 B1 KR 102449362B1
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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자; 및 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 를 포함하는 적층형 전자 부품 및 그 실장 기판을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품 중 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이에 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. 또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
한편, 커패시터의 외부 전극과 기판은 솔더로 연결되고, 이때 솔더는 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
일본등록특허 제3847265호 국내공개특허 제10-2010-0087622호 국내공개특허 제10-2015-0127965호 국내공개특허 제10-2015-0118386호
본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자; 및 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 를 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 범프 단자로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자의 표면 중 적어도 일부에 형성되는 제1 및 제2 도전성 수지층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 50㎛ 이상의 두께를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 상기 제1 및 제2 접속부로부터 각각 이격되게 배치되고, 상기 제1 솔더 수용부는 상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부이고, 상기 제2 솔더 수용부는 상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 상기 제1 및 제2 밴드부의 일부를 덮도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고, 상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극에서, 상기 제1 또는 제2 밴드부의 폭을 BW로 하고, 제1 또는 제2 솔더 수용부의 길이를 G로 규정하면, BW/4≤G≤3BW/4를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 또는 제2 접속 단자의 폭을 BG로 하고, 상기 커패시터 바디의 폭을 W로 규정하면, W/2≤BG≤W를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 접속 단자는 상기 제1 솔더 수용부가 마련되도록 제1 절개부를 가지며, 상기 제2 접속 단자는 상기 제2 솔더 수용부가 마련되도록 제2 절개부를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 곡면을 가지도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 복수의 절곡된 면을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 접속 단자는 상기 제1 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고, 상기 제2 접속 단자는 상기 제2 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고, 상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치되며, 상기 제3 접속 단자는 상기 제3 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고, 상기 제4 접속 단자는 상기 제4 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자의 저면이 평평하게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 실장 방향을 향해 볼록하게 형성될 수 있다.
본 발명의 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부가 마련되도록, 상기 제1 밴드부 상에 상기 제1 접속부로부터 이격되게 배치되는 제1 접속 단자; 및 상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부가 마련되도록, 상기 제2 밴드부 상에 상기 제2 접속부로부터 이격되게 배치되는 제2 접속 단자; 를 포함하고, 상기 제1 및 제2 스페이스부가 제1 및 제2 솔더 수용부가 되는 적층형 전자 부품을 제공한다.
본 발명의 또 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 제1 밴드부 상에 배치되고, 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 절개부를 가지는 제1 접속 단자; 및 상기 제2 밴드부 상에 배치되고, 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 절개부를 가지는 제2 접속 단자; 를 포함하고, 상기 제1 및 제2 절개부가 제1 및 제2 솔더 수용부가 되는 적층형 전자 부품을 제공한다.
본 발명의 또 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 상기 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I'선 단면도이다.
도 5는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 7은 도 6에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이다.
도 8은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
도 9는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 10은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 11 및 도 12는 도 10에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
도 13은 도 10에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 14는 본 발명의 제3 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
도 15는 도 14에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
도 16은 도 14에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 17은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 4는 도 1의 I-I'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 커패시터 바디의 실장 면 측에 제1 및 제2 솔더 수용부가 마련되도록 제1 및 제2 외부 전극(131, 132) 상에 각각 배치되는 제1 및 제2 접속 단자(141, 151)를 포함한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
그리고, 커패시터 바디(110)의 Z방향으로 양측에는 필요시 소정 두께의 커버(112, 113)가 형성될 수 있다.
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극 (121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 접속 단자(141)가 접속되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제2 접속 단자(151)가 접속되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제1 접속 단자(141)는 도체로 이루어지고, 커패시터 바디(110)의 제1 면(1) 측에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 제1 접속 면, 상기 제1 접속 면과 Z방향으로 대향하는 면인 제2 접속면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함한다.
또한, 제1 접속 단자(141)는 제1 밴드부(131b)의 일부를 덮도록 형성되고, 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b)의 하측에 제1 접속 단자(141)에 의해 커버되지 않은 부분이 솔더 포켓으로서의 제1 솔더 수용부가 되는 것이다.
또한, 제1 접속 단자(141)는 X방향으로 커패시터 바디(110)의 중심 쪽으로 편향되게 배치될 수 있다.
이때, 제1 접속 단자(141)는 X방향으로의 길이가 제1 밴드부(131b)의 길이(BW) 보다 짧을 수 있다.
이에 상기 제1 솔더 수용부가 커패시터 바디(110)의 제3 면(3)을 향해 개방되면서 솔더 포켓으로서의 공간(G)을 최대한 많이 확보할 수 있는 구조를 이루게 된다.
제2 접속 단자(151)는 도체로 이루어지고, 커패시터 바디(110)의 제1 면(1) 측에서 제2 외부 전극(132)의 제1 밴드부(132b)와 마주보는 제3 접속 면, 상기 제3 접속 면과 Z방향으로 대향하는 면인 제4 접속면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함한다.
또한, 제2 접속 단자(151)는 제2 밴드부(132b)의 일부를 덮도록 형성되고, 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제2 밴드부(132b)의 하측에 제2 접속 단자(151)에 의해 커버되지 않은 부분이 솔더 포켓으로서의 제2 솔더 수용부가 되는 것이다.
또한, 제2 접속 단자(151)는 X방향으로 커패시터 바디(110)의 중심 쪽으로 편향되게 배치될 수 있다.
이때, 제2 접속 단자(151)는 X방향으로의 길이가 제1 밴드부(132b)의 길이 보다 짧을 수 있다.
이에 상기 제2 솔더 수용부가 커패시터 바디(110)의 제4 면(3)을 향해 개방되면서 솔더 포켓으로서의 공간을 최대한 많이 확보할 수 있는 구조를 이루게 된다.
본 실시 예에서는, 제1 접속 단자(141)는 제1 밴드부(131b) 상에 제1 접속부(131a)로부터 이격되게 배치되고, 제2 접속 단자(151)는 제2 밴드부(132b) 상에 제2 접속부(132a)로부터 이격되게 배치된다.
이에, 제1 밴드부(131b) 하측에 커패시터 바디(110)의 제3 면(3), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 제1 스페이스부(161)가 마련되고, 제1 스페이스부(161)는 제1 솔더 수용부가 될 수 있다.
또한, 제2 밴드부(132b) 하측에 커패시터 바디(110)의 제4 면(4), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 제2 스페이스부(162)가 마련되고, 제2 스페이스부(162)는 제2 솔더 수용부가 될 수 있다. 이하, 실시 예에 대한 설명에서는, 스페이스부와 솔더 수용부는 동일한 도면부호를 사용하여 설명할 수 있다.
도 5는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 5를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 및 제4 접속 단자(142, 152)를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.
이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 접속 단자(142)는 제3 밴드부(131c) 상에 제1 접속 단자(141)와 Z방향으로 대향되게 배치되며, 제4 접속 단자(152)는 제4 밴드부(132c) 상에 제2 접속 단자(151)와 Z방향으로 대향되게 배치될 수 있다.
이때, 제3 및 제4 접속 단자(142, 152)는 제1 및 제2 접속 단자(141, 142)와 Z방향으로 서로 대응하는 위치에 유사한 형상으로 형성될 수 있다.
이러한 제1 및 제2 접속 단자(141, 151)는 커패시터 바디(110)의 제1 면(1)에 Y방향을 따라 일자로 형성되는 범프 단자(Bump Terminal)로 이루어질 수 있다.
또한, 제1 및 제2 접속 단자(141, 151)는 제1 및 제2 외부 전극(131, 132)과 동일한 재료로 이루어질 수 있으며, 제1 및 제2 외부 전극(131, 132)과 일체형으로 이루어질 수 있다.
또한, 제1 및 제2 접속 단자(141, 151)는 실장되는 기판과 커패시터 바디(110)를 소정 거리 이격 시켜 커패시터 바디(110)에서 발생하는 압전 진동이 기판으로 유입되는 것을 감소시킬 수 있다. 이러한 효과를 확보하기 위해, 제1 및 제2 접속 단자(141, 151)의 두께는 50㎛ 이상일 수 있다.
제1 및 제2 접속 단자(141, 151)의 두께가 일정 두께 이상 되어야 솔더를 저장할 수 있는 공간이 충분히 확보되고, 이렇게 공간 확보가 되어야 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되는 것을 억제할 수 있다. 제1 및 제2 접속 단자(141, 151)의 두께가 100㎛ 미만이면 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되고, 이 솔더 필렛이 압전 진동이 기판으로 유입되는 경로로서의 역할을 하게 되어 소음 저감 효과가 저하될 수 있다.
또한, 제1 및 제2 접속 단자(141, 151)는 필요시 도 2에서와 같이 표면에 도전성 에폭시와 같은 도전성 페이스트를 도포하여 도전성 수지층(141a, 151a)이 형성될 수 있다. 상기 도전성 에폭시는 예컨대 구리(Cu) 에폭시, 은(Ag) 에폭시 등일 수 있다.
한편, 도면에서는, 접속 단자의 표면 전체에 도전성 수지층이 형성되어 있으나, 도전성 수지층은 필요시 접속 단자 중 실장 면에만 또는 실장 면 중 일부에만 형성될 수 있다.
이러한 도전성 수지층은 압전 진동을 흡수하여 전자 부품의 어쿠스틱 노이즈를 더 저감시킬 수 있고, 셋(Set) 기판에서 커패시터 바디(110)로 전달되는 외력을 흡수하여 감소시킴으로써 적층형 전자 부품(100)의 신뢰성을 향상시킬 수 있다.
또한, 제1 및 제2 접속 단자(141, 151)는 필요시 도금층을 포함할 수 있다. 상기 도금층은 제1 및 제2 접속 단자(141, 151) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
이때, 제1 또는 제2 외부 전극(131, 132)의 제1 또는 제2 밴드부(131b, 132b)의 폭을 BW로 하고, 제1 또는 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)의 폭을 W로 하고, 제1 또는 제2 솔더 수용부(161, 162)의 X방향의 길이를 G로 할 때, BW/4≤G≤3BW/4를 만족할 수 있다.
즉, 솔더 수용부의 크기를 결정하는 G를 외부 전극의 폭인 BW의 1/4 이상으로 확보하는 경우 솔더를 저장할 수 있는 공간이 충분히 확보되어 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되는 것을 억제할 수 있다.
또한, 상기 G를 BW의 3/4 이상으로 확보하는 경우, 접속 단자에서 외부 전극을 지지하는 부분이 너무 작아지기 때문에 설치된 커패시터 바디가 쓰러지거나 또는 고착 강도가 약해 접속 단자가 외부 전극으로부터 예기치 않게 분리되는 등의 문제가 발생할 수 있다.
그리고, 본 실시 형태에 따르면, W/2≤BG≤W를 만족할 수 있다. 여기서, BG는 제1 또는 제2 접속 단자(141, 151)의 Y방향 길이이다.
이는 소형 사이즈로 된 적층형 전자 부품에서, 부품의 폭(W)이 작기 때문에, BG를 W 보다 작게 하여 실장시 적층형 전자 부품의 쓰러짐을 방지할 수 있다. 또한, BG를 W/2 이상으로 하여 솔더를 저장할 수 있는 공간을 충분히 확보함으로써, 솔더 필렛의 높이를 제한하는 작용을 하여 어쿠스틱 노이즈를 더 저감할 수 있다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 7은 도 6에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이고, 도 8은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
제2 실시 형태에 따른 적층형 전자 부품(100')에서, 커패시터 바디(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 제1 실시 형태와 상이한 구조를 가지는 제1 및 제2 접속 단자(143, 144) 및 제1 및 제2 솔더 수용부(163, 164)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 6 내지 도 8을 참조하면, 제1 접속 단자(143)는 제1 둘레 면에 제1 절개부(143a)가 형성된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b) 상에 솔더 포켓으로서의 제1 솔더 수용부(163)가 마련될 수 있다.
본 실시 형태에서, 제1 절개부(143a)는 커패시터 바디(110)의 제3 면(3)을 향해 개방되도록 형성될 수 있다. 즉, 제1 절개부(143a)는 제3 면(3)을 향하는 부분이 개방된 사각 형상으로 대체로'ㄷ'자 형상으로 형성될 수 있다.
다만, 본 발명은 이에 한정되는 것은 아니며, 제1 절개부는 'ㄷ'자 형상 이외에 복수의 절곡된 면을 포함할 수 있고, 예컨대 하나의 절곡부를 가지는 2개의 면으로 이루어지거나 또는 3개 이상의 절곡부를 가지는 4개의 면 이상을 포함하도록 구성될 수 있다.
제2 접속 단자(153)는 제2 둘레 면에 제2 절개부(153a)가 형성된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제2 밴드부(132b) 상에 솔더 포켓으로서의 제2 솔더 수용부(164)가 마련될 수 있다.
본 실시 형태에서, 제2 절개부(153a)는 커패시터 바디(110)의 제4 면(4)을 향해 개방되도록 형성될 수 있다. 즉, 제2 절개부(153a)는 제4 면(4)을 향하는 부분이 개방된 사각 형상으로 대체로'ㄷ'자 형상으로 형성될 수 있다.
다만, 본 발명은 이에 한정되는 것은 아니며, 제2 절개부는 'ㄷ'자 형상 이외에 복수의 절곡된 면을 포함할 수 있고, 예컨대 하나의 절곡부를 가지는 2개의 면으로 이루어지거나 또는 3개 이상의 절곡부를 가지는 4개의 면 이상을 포함하도록 구성될 수 있다.
또한, 제1 및 제2 접속 단자(143, 154)는 필요시 도 7에서와 같이 표면에 도전성 수지층(143b, 153b)이 형성될 수 있다.
또한, 제1 및 제2 접속 단자(143, 154)는 필요시 도금층을 포함할 수 있다. 상기 도금층은 제1 및 제2 접속 단자(143, 153) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다
한편, 도 8에 도시된 바와 같이, 제1 및 제2 접속 단자(143', 153')는 제1 및 제2 절개부(143a', 153a')가 곡면을 가지도록 형성될 수 있다.
이때, 제1 및 제2 절개부(143a', 153a')는 X방향으로 커패시터 바디(110)의 제3 및 제4 면을 향해 각각 개방되도록 형성될 수 있다.
이에, 커패시터 바디(110)의 제1 면 측으로 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부 상에는 사각 형상의 제1 및 제2 솔더 수용부가 마련될 수 있다.
다만, 절개부가 사각 형상을 가지는 적층형 전자 부품이 도 8의 절개부 보다 상대적으로 큰 볼륨(volume)의 솔더 포켓을 확보할 수 있다. 따라서, 제1 실시 혀태의 경우, 적층형 전자 부품을 기판에 실장할 때 상대적으로 많은 양의 솔더를 가둘 수 있으므로 솔더 필렛의 형성을 효과적으로 억제하여 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.
도 9는 도 6에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 9를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 및 제4 접속 단자(144, 154)를 더 포함할 수 있다.
이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 접속 단자(144)는 제3 밴드부(131c) 상에 제1 접속 단자(143)와 Z방향으로 대향되게 배치되며, 제4 접속 단자(154)는 제4 밴드부(132c) 상에 제2 접속 단자(153)와 Z방향으로 대향되게 배치될 수 있다.
도 10은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 11 및 도 12는 도 10에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
제3 실시 형태에 따른 적층형 전자 부품(100")에서, 커패시터 바디(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 제1 및 제2 실시 형태와 상이한 구조를 가지는 제1 및 접속 단자(41, 42), 제2 접속 단자(51, 52) 및 제1 및 제2 솔더 수용부(61, 62)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 10 내지 도 12를 참조하면, 제1 접속 단자(41, 42)는 제1 밴드부 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부 상에 솔더 포켓으로서의 제1 솔더 수용부(61)가 마련된다.
제2 접속 단자(51, 52)는 제1 밴드부 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다.
또한, 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)는 필요시 도전성 에폭시와 같은 도전성 페이스트를 도포하여 도전성 수지층을 형성할 수 있다.
이때, 도 11에서와 같이 도전성 수지층(71, 72, 81, 82)은 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)에서 기판과 접촉하는 저면에만 형성되거나, 또는 도 12에서와 같이 도전성 수지층(71', 72', 81', 82')은 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)의 표면 전체를 커버하도록 형성될 수 있다.
도 13은 도 10에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 13를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 접속 단자(43, 44)와 제4 접속 단자(53, 54)를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.
이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 및 제4 밴드부(131c, 132c) 상에 제1 접속 단자(41, 42)와 대향되게 제3 접속 단자(43, 44)가 배치되고 제2 접속 단자(51, 52)와 대향되게 제4 접속 단자(53, 54)가 배치된다.
제3 접속 단자(43, 44)는 제3 밴드부(131c) 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치되고, 제4 접속 단자(53, 54)는 제4 밴드부(132c) 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다.
한편, 도 10의 제1 접속 단자와 제2 접속 단자는 저면이 평평하게 형성될 수 있다. 이에, 제1 접속 단자와 제2 접속 단자는 대체로 육면체 형상으로 이루어질 수 있다.
그러나, 본 발명은 이에 한정되는 것은 아니며, 도 14에 도시된 바와 같이, 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52')의 저면은 실장 면인 제1 면(1)을 향해 볼록하게 형성될 수 있다. 즉, 제1 접속 단자(41', 42')와 제2 접속 단자(51, 52)는 곡면을 가지는 반구형으로 형성될 수 있다.
이때, 도 15에서와 같이, 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52')는 필요시 도금층(73, 74)을 포함할 수 있다. 도금층(73, 74, 83, 84)은 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52') 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
도 16은 도 14에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 16을 참조하면, 본 실시 형태의 적층형 전자 부품은 제1 접속 단자(41', 42')와 대향하는 제3 접속 단자(43', 44') 및 제2 접속 단자(51', 52')와 대향하는 제4 접속 단자(53', 54')를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.
도 17은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 17을 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 151)가 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.
이때, 본 실시 형태에서는, 적층형 전자 부품(100)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 소프트(soft)한 재질인 절연체로 이루어진 제1 및 제2 접속 단자(141, 151)의 탄성을 통해 흡수됨으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.
이때, 제1 및 제2 접속 단자(141, 151)의 제1 및 제2 절개부에 의해 각각 마련되는 제1 및 제2 솔더 수용부(161, 162)가 커패시터 바디(110)의 제1 면에 솔더(231, 232)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.
이에, 제1 및 제2 솔더 수용부(161, 162)에 솔더(231, 232)가 보다 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 형성을 억제할 수 있다.
따라서, 적층형 전자 부품(100)의 압전 진동 전달경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜, 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100', 100": 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
13c, 132c: 제3 및 제4 밴드부
141, 143, 41, 42: 제1 접속 단자
143a, 153a: 제1 및 제2 절개부
151, 153, 51, 52: 제2 접속 단자
161, 163: 제1 솔더 수용부
162, 164: 제2 솔더 수용부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (5)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
    상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부가 마련되도록, 상기 제1 밴드부 상에 상기 제1 접속부로부터 이격되게 배치되는 제1 접속 단자; 및
    상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부가 마련되도록, 상기 제2 밴드부 상에 상기 제2 접속부로부터 이격되게 배치되는 제2 접속 단자; 를 포함하고,
    상기 제1 및 제2 스페이스부가 제1 및 제2 솔더 수용부가 되고,
    상기 제1 접속 단자는 상기 제1 밴드부를 벗어나지 않도록 형성되고, 제2 접속 단자는 상기 제2 밴드부를 벗어나지 않도록 형성되고,
    상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로, 상기 제1 접속 단자의 길이는 상기 제1 밴드부의 길이 보다 작고, 상기 제2 접속 단자의 길이는 상기 제2 밴드부의 길이 보다 작은, 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고,
    상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치되는 적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 또는 제2 외부 전극에서, 상기 제1 또는 제2 밴드부의 폭을 BW로 하고, 제1 또는 제2 스페이스부의 길이를 G로 규정하면, BW/4≤G≤3BW/4를 만족하는 적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 또는 제2 접속 단자의 폭을 BG로 하고, 상기 커패시터 바디의 폭을 W로 규정하면, W/2≤BG≤W를 만족하는 적층형 전자 부품.
  5. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 제1항 내지 제4항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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