KR102029493B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되되, 상기 제1 및 제2 금속 프레임은 상기 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 역할을 한다.
적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가진다.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
국내공개특허 제2010-0087622호
본 발명의 목적은 어쿠스틱 노이즈를 감소시킨 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 태양은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되되, 상기 제1 및 제2 금속 프레임은 상기 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극의 실장 면에 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치하는 금속 프레임을 형성하여 적층 세라믹 커패시터의 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3 내지 도 5는 본 발명의 적층 세라믹 커패시터에서 금속 프레임의 다양한 실시 형태를 나타낸 단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 모습을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 금속 프레임(141, 142)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향의 서로 마주보는 면을 상하 면(1, 2)으로, 상하 면(1, 2)을 연결하는 세라믹 본체(110)의 길이 방향(L)의 면을 제1 및 제2 측면(3, 4)으로, 제1 및 제2 측면(3, 4)과 수직으로 교차하며 서로 마주보는 폭 방향(W)의 면을 폭 방향의 제3 및 제4 측면(5, 6)으로 정의하기로 한다.
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 유전체 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 유전체 커버층(113)이 형성될 수 있다.
이때, 유전체 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성된다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 각각 배치되며, 필요시 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에서 세라믹 본체(110)의 상하 면(1, 2)의 일부 또는 제3 및 제4 측면(5, 6)의 일부까지 각각 연장되게 형성될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 도전성 금속을 포함하는 도전성 페이스트를 도포하고 소성하여 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 표면을 도금 처리하여 도금층이 형성될 수 있다.
상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 상에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 두께 방향을 따라 하나씩 차례대로 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 각각의 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 도전성 금속을 포함하는 도전성 페이스트로 제1 및 제2 내부전극패턴을 인쇄한 후, 상기 제1 및 제2 내부전극패턴이 인쇄된 세라믹 그린 시트들을 상기 제1 및 제2 내부전극패턴이 각각의 유전체층(111)을 사이에 두고 두께 방향(T)을 따라 번갈아 배치되도록 적층한 후 소성하여 형성할 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 제1 및 제2 측면(3, 4)을 통해 각각 노출되며 서로 다른 극성의 전압을 인가 받는 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 구성된다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 적층 방향(T)을 따라 서로 오버랩된 면적과 비례하게 된다.
제1 및 제2 금속 프레임(141, 142)은 세라믹 본체(110)의 실장 면인 하면(1)에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치된다.
제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 커패시터(100)를 기판 등에 실장시 적층 세라믹 커패시터(100)와 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 할 뿐만 아니라, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 통해 전달되는 진동 중 일부를 직접 차단하는 기능을 통해 어쿠스틱 노이즈를 저감시킨다.
이때, 제1 및 제2 금속 프레임(141, 142)은 세라믹 본체(110)의 길이 방향(L)의 제1 및 제2 측면(3, 4)에서 내측으로 일정 간격 이격된 위치에 배치된다.
이에 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에 배치된 제1 및 제2 외부 전극(131, 132)의 몸체부와 제1 및 제2 금속 프레임(141, 142) 사이에는 제1 및 제2 스페이스부(151, 152)가 마련된다.
적층 세라믹 커패시터를 기판에 실장하면 솔더는 제1 및 제2 금속 프레임(141, 142)과 기판을 접합하는데, 이때 솔더는 제1 및 제2 스페이스부(151, 152)에 수용되어 상기 솔더가 제1 및 제2 외부 전극(121, 122)가 직접 접촉되지 않도록 한다.
이러한 제1 및 제2 금속 프레임(141, 142)은 도전성 물질로서, 예컨대 도전성을 갖는 금속, 전도성 에폭시 등의 전도성 수지 또는 금속이 코팅된 기판 등 여러 가지를 사용할 수 있으며, 본 발명에 따른 금속 프레임의 재질이 특정 물질로 한정되는 것은 아니다.
한편, 본 발명의 제1 및 제2 금속 프레임의 형상은 필요시 다양하게 변경될 수 있다. 도 1 및 2에 도시된 실시 형태에서는 제1 및 제2 금속 프레임(141, 142)이 대체로 직육면체 형상으로 이루어진다.
또한, 도 3에 도시된 바와 같이, 제1 및 제2 금속 프레임(143, 144)은 기판에 접합되는 하면이 세라믹 본체(110)의 제1 및 제2 외부 전극(131, 132)에 접합되는 상면 보다 넓은 면적을 갖도록, 좌우 측변(143a, 143b, 144a, 144b)이 하측으로 갈수록 폭이 넓어지는 테이퍼진 형상으로 형성될 수 있다.
또한, 도 4에 도시된 바와 같이, 제1 및 제2 금속 프레임(145, 146)은 세라믹 본체(110)의 제1 및 제2 외부 전극(131, 132)에 접합되는 상면이 기판에 접합되는 하면 보다 넓은 면적을 갖도록, 좌우 측변(145a, 145b, 146a, 146b)이 하측으로 갈수록 폭이 좁아지는 테이퍼진 형상으로 형성될 수 있다.
또한, 도 5에 도시된 바와 같이, 제1 및 제2 금속 프레임(147, 148)은 세라믹 본체(110)의 제1 및 제2 외부 전극(131, 132)에 접합되는 상면(147b, 148b)는 평평하게 형성되고, 기판에 접합되는 하면(147a, 148a)은 곡선으로 형성될 수 있다.
이하, 본 실시 형태에 다른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
여기서, 제1 또는 제2 외부 전극(131, 132)의 밴드부의 폭을 BW로, 제1 또는 제2 금속 프레임(141, 142)의 높이를 A로, 제1 또는 제2 금속 프레임(141, 142)의 길이를 C로, 세라믹 본체(100)의 길이 방향(L)의 제1 및 제2 측면(3, 4)과 제1 및 제2 금속 프레임(141, 142)의 간격을 B로 규정한다.
한편, 상기 B는 제1 또는 제2 금속 프레임(141, 142)의 외측 면과 제1 또는 제2 외부 전극(131, 132)의 몸체부 사이의 간격으로 규정할 수도 있다.
적층 세라믹 커패시터(100)가 기판에 실장된 상태에서 적층 세라믹 커패시터(100)의 제1 및 제2 측면(3, 4)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 제1 및 제2 측면(3, 4)은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
본 실시 형태의 제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 커패시터(100)를 기판에 실장시 적층 세라믹 커패시터(100)와 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 하며, 적층 세라믹 커패시터(100)의 진동이 제1 및 제2 외부 전극(131, 132)을 통해 기판(210)으로 전달되는 것을 일정 부분 직접 완화시킴으로써 어쿠스틱 노이즈를 감소시킬 수 있다.
이때, 제1 또는 제2 외부 전극(131, 132)의 밴드부의 면적(C×BW)에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×BW)는, 0.0602≤(A×B)/(C×BW)≤1.8484의 범위를 만족할 수 있다.
그리고, 상기 A 또는 B가 너무 작은 경우, 적층 세라믹 커패시터(100)를 기판에 실장시 솔더가 제1 또는 제2 금속 프레임(141, 142)을 타고 올라가서 적층 세라믹 커패시터(100)의 제1 또는 제2 외부 전극(131, 132)에 직접 접촉하여 어쿠스틱 노이즈를 저감시키는 효과가 저하될 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극을 형성한다.
상기 세라믹 그린 시트는 약 370 층으로 적층하여 적층체를 형성하며, 상기 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 그린 시트의 상부 및 하부에 배치한다.
이와 같이 형성된 적층체를 약 85 ℃에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 약 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ℃에서 상기 제1 및 제2 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체를 마련하였다.
소성 후 세라믹 본체의 사이즈는 길이×폭(L×ㅉW)은 약 1.64 mm × 0.88 mm(L×W, 1608 사이즈)이었다.
다음으로, 상기 세라믹 본체의 양 단부에 제1 및 제2 외부 전극을 각각 형성하는 공정을 거친다.
다음으로, 상기 세라믹 본체의 하면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임을 배치한다.
이때, 상기 제1 및 제2 금속 프레임은 상기 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치한다.
여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
샘플 A (um) B (um) C (um) BW (um) (A*B)/
(C*BW)		 Acoustic
Noise (dBA)		 실장
NG
1* 63.8 202.1 1255.1 303.8 0.0338 47.4 OK
2* 89.8 203.2 1257.7 301.2 0.0482 45.2 OK
3 116.1 201.1 1255.8 308.7 0.0602 28.7 OK
4 157.0 205.2 1256.5 303.4 0.0845 26.4 OK
5 208.5 205.5 1256.8 302.0 0.1129 26.1 OK
6 313.4 203.6 1258.4 306.9 0.1652 25.2 OK
7 523.6 206.8 1252.7 308.8 0.2799 23.2 OK
8 1048.6 199.0 1263.4 304.5 0.5424 21.3 OK
9 2151.6 201.1 1261.4 306.4 1.1195 19.4 OK
10 3458.7 208.3 1258.1 309.8 1.8484 19.3 OK
11* 4583.5 201.6 1263.1 300.2 2.4369 19.2 NG
12* 313.2 68.3 1256.1 302.5 0.0563 42.5 OK
13 317.2 110.7 1264.6 309.2 0.0898 22.7 OK
14 316.0 152.1 1259.8 304.7 0.1252 21.9 OK
15 315.3 213.5 1259.8 301.4 0.1773 20.4 OK
16 310.9 300.8 1253.2 305.6 0.2442 19.5 OK
여기서, *는 비교 예
상기 표 1의 데이터는 도 1과 같이 제작된 적층 세라믹 커패시터(100)의 외형에서 해당 부분의 치수를 각각 측정하였다.
여기서 A, B, C 및 BW는 상기에서 설명한 바와 같이, 제1 또는 제2 외부 전극(131, 132)의 밴드부의 폭을 BW로, 제1 또는 제2 금속 프레임(141, 142)의 높이를 A로, 제1 또는 제2 금속 프레임(141, 142)의 길이를 C로, 세라믹 본체(100)의 길이 방향(L)의 제1 및 제2 측면(3, 4)과 제1 및 제2 금속 프레임(141, 142)의 간격을 B로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 커패시터)을 상하 방향으로 구분하여 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다.
그리고, 상기 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1을 참조하면, 제1 또는 제2 외부 전극(131, 132)의 밴드부의 길이-폭 방향(L-W)의 면적(C×BW)에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×BW)이, 0.0602 ≤ (A×B)/(C×BW) ≤ 1.8484의 범위를 만족하는 실시 예인 샘플 3 내지 10과 샘플 13 내지 16에서 어쿠스틱 노이즈가 30 dBA 미만으로 줄어드는 것을 확인할 수 있다.
또한, 상기 (A×B)/(C×BW)가 0.0602 미만인 샘플 1, 2 및 12의 경우 어쿠스틱 노이즈가 40 dBA 이상으로 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
또한, 상기 (A×B)/(C×BW)가 1.8484를 초과하는 샘플 11의 경우 어쿠스틱 노이즈는 20 dBA 미만으로 양호하게 나타났으나, 실장 불량이 발생하였다.
상기 표 1에서, 실장 NG가 "NG"로 표시된 것은 제품이 넘어지거나 틀어져서 정해진 위치에 제대로 실장되지 않음을 의미한다.
적층 세라믹 커패시터의 실장 기판
도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 금속 프레임(141, 142)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(231, 232)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(231, 232)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
111 ; 유전체층
110 ; 세라믹 본체
112, 113 ; 유전체 커버층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
141, 143, 145, 147 ; 제1 금속 프레임
142, 144, 146, 148 ; 제2 금속 프레임
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더

Claims (14)

  1. 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되되, 상기 제1 및 제2 금속 프레임은 상기 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치하고,
    상기 제1 또는 제2 외부 전극의 밴드부의 폭을 BW로, 상기 제1 또는 제2 금속 프레임의 높이를 A로, 상기 제1 또는 제2 금속 프레임의 길이를 C로, 상기 세라믹 본체의 길이 방향의 양 측면과 상기 제1 및 제2 금속 프레임의 간격을 B로 규정할 때, 0.0602≤(A×B)/(C×BW)≤1.8484의 범위를 만족하는 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 금속 프레임이 직육면체로 형성되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 금속 프레임은 하면이 상면 보다 넓은 면적을 갖는 육면체로 형성되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 금속 프레임은 상면이 하면 보다 넓은 면적을 갖는 육면체로 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 금속 프레임은 하면이 곡선으로 형성되는 적층 세라믹 커패시터.
  7. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단부에 각각 배치된 제1 및 제2 외부 전극;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 두께 방향을 따라 번갈아 배치되며, 상기 제1 및 제2 외부 전극과 각각 접속되는 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치된 제1 및 제2 금속 프레임; 을 포함하며,
    상기 제1 및 제2 금속 프레임은 상기 세라믹 본체의 길이 방향의 양 측면에서 내측으로 이격되게 위치하고,
    상기 제1 또는 제2 외부 전극의 밴드부의 폭을 BW로, 상기 제1 또는 제2 금속 프레임의 높이를 A로, 상기 제1 또는 제2 금속 프레임의 길이를 C로, 상기 세라믹 본체의 길이 방향의 양 측면과 상기 제1 및 제2 금속 프레임의 간격을 B로 규정할 때, 0.0602≤(A×B)/(C×BW)≤1.8484의 범위를 만족하는 적층 세라믹 커패시터.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 및 제2 금속 프레임이 직육면체로 형성되는 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 제1 및 제2 금속 프레임은 하면이 상면 보다 넓은 면적을 갖는 육면체로 형성되는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 제1 및 제2 금속 프레임은 상면이 하면 보다 넓은 면적을 갖는 육면체로 형성되는 적층 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 제1 및 제2 금속 프레임은 하면이 곡선으로 형성되는 적층 세라믹 커패시터.
  13. 제7항에 있어서,
    상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 유전체 커버층이 배치되는 적층 세라믹 커패시터.
  14. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 기판 상에 배치된 제1항, 제3항 내지 제7항, 제9항 내지 제13항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6266583B2 (ja) * 2015-12-07 2018-01-24 太陽誘電株式会社 積層セラミックコンデンサ
JP6302456B2 (ja) 2015-12-07 2018-03-28 太陽誘電株式会社 積層セラミックコンデンサ
CN110024065B (zh) 2016-12-01 2021-03-19 株式会社村田制作所 芯片型电子部件
CN110249399B (zh) * 2017-01-25 2022-05-03 凯米特电子公司 自衰减mlcc阵列
US10347425B2 (en) * 2017-05-04 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and board having the same
KR102018308B1 (ko) * 2017-05-04 2019-09-05 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR102380840B1 (ko) * 2017-06-08 2022-04-01 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR102057905B1 (ko) 2017-08-31 2019-12-20 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
JP2019062042A (ja) * 2017-09-26 2019-04-18 太陽誘電株式会社 金属端子付き電子部品および電子部品実装回路基板
KR102516765B1 (ko) * 2017-09-27 2023-03-31 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR102505433B1 (ko) * 2018-04-20 2023-03-03 삼성전기주식회사 전자 부품
KR102089703B1 (ko) * 2018-08-07 2020-03-16 삼성전기주식회사 적층형 전자 부품
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
JP2022032641A (ja) * 2020-08-13 2022-02-25 株式会社村田製作所 部品内蔵基板
JP2022061638A (ja) * 2020-10-07 2022-04-19 株式会社村田製作所 積層セラミックコンデンサ
JP2022177518A (ja) * 2021-05-18 2022-12-01 株式会社村田製作所 積層セラミックコンデンサ
US20230045941A1 (en) * 2021-08-09 2023-02-16 Samsung Electro-Mechanics Co., Ltd. Electronic component and board having the same mounted thereon

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120074544A1 (en) * 2010-09-28 2012-03-29 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684687A (ja) * 1992-08-31 1994-03-25 Toshiba Corp セラミックチップ部品およびチップ部品実装構造
KR100211070B1 (ko) * 1994-08-19 1999-07-15 아끼구사 나오유끼 반도체 장치 및 그 제조방법
JP3504046B2 (ja) * 1995-12-05 2004-03-08 株式会社ルネサステクノロジ 半導体装置の製造方法
US6159660A (en) * 1997-02-03 2000-12-12 Taiwan Semiconductor Manufacturing Company Ltd. Opposite focus control to avoid keyholes inside a passivation layer
JPH10223936A (ja) * 1997-02-10 1998-08-21 Minolta Co Ltd 積層型圧電素子の製造方法
KR100269326B1 (ko) * 1998-06-08 2000-10-16 윤종용 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법
JP3805146B2 (ja) * 1998-12-09 2006-08-02 太陽誘電株式会社 積層セラミックコンデンサの回路基板実装方法及び回路基板
JP3415478B2 (ja) * 1999-04-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP5217584B2 (ja) * 2008-04-07 2013-06-19 株式会社村田製作所 積層セラミック電子部品
JP2010003800A (ja) * 2008-06-19 2010-01-07 Murata Mfg Co Ltd チップ部品及びその製造方法並びに部品内蔵モジュール及びその製造方法
JP5217677B2 (ja) * 2008-06-20 2013-06-19 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR100994172B1 (ko) * 2008-07-23 2010-11-15 삼화콘덴서공업주식회사 커패시터 모듈
KR20100043470A (ko) * 2008-10-20 2010-04-29 주식회사 하이닉스반도체 상변화 메모리 소자의 하부 전극 콘택 구조 및 그 제조 방법
JP5045649B2 (ja) * 2008-11-17 2012-10-10 株式会社村田製作所 セラミックコンデンサ及びそれを備えた電子部品
JP2010129621A (ja) * 2008-11-26 2010-06-10 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP4862900B2 (ja) 2009-01-28 2012-01-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
US8295083B2 (en) * 2009-04-08 2012-10-23 Avalanche Technology, Inc. Method and apparatus for increasing the reliability of an access transitor coupled to a magnetic tunnel junction (MTJ)
JP5351107B2 (ja) * 2010-07-23 2013-11-27 三菱電機株式会社 コンデンサの冷却構造およびインバータ装置
JP5664574B2 (ja) * 2011-03-18 2015-02-04 株式会社村田製作所 積層セラミックコンデンサ
JP5857847B2 (ja) * 2011-06-22 2016-02-10 株式会社村田製作所 セラミック電子部品
JP5700721B2 (ja) * 2012-08-30 2015-04-15 太陽誘電株式会社 端子板付き電子部品
WO2014038066A1 (ja) * 2012-09-07 2014-03-13 三菱電機株式会社 パワー半導体装置
KR101792282B1 (ko) * 2012-12-18 2017-11-01 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판
JP6032212B2 (ja) * 2013-03-19 2016-11-24 株式会社村田製作所 積層電子部品およびその実装構造体
KR101506231B1 (ko) * 2013-06-25 2015-03-26 삼화콘덴서공업주식회사 차량용 전력전자 커패시터 모듈
KR101499715B1 (ko) * 2013-07-17 2015-03-06 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR101514558B1 (ko) * 2013-10-28 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120074544A1 (en) * 2010-09-28 2012-03-29 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor

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US20160093441A1 (en) 2016-03-31
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