KR101514558B1 - 적층 세라믹 커패시터 - Google Patents

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KR101514558B1
KR101514558B1 KR1020130128631A KR20130128631A KR101514558B1 KR 101514558 B1 KR101514558 B1 KR 101514558B1 KR 1020130128631 A KR1020130128631 A KR 1020130128631A KR 20130128631 A KR20130128631 A KR 20130128631A KR 101514558 B1 KR101514558 B1 KR 101514558B1
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박민철
박흥길
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제1 단면을 통해 노출되도록 형성된 복수의 제1 더미 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제2 단면을 통해 노출되도록 형성된 복수의 제2 더미 전극; 상기 세라믹 본체의 제1 및 제2 단면에 형성된 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극 상에 형성된 제1 및 제2 도금층; 및 상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 더미 전극과 미 접촉되는 내측 외부전극층과, 상기 제1 및 제2 더미 전극과 접촉되는 외측 외부전극층을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{Multi-Layered Ceramic Capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 영상 기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자 기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자 기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
최근의 적층 세라믹 커패시터는 소형 및 고용량화에 따라 유전체층의 박층화가 현저해지고 수명보증 및 품질의 안정화가 어려워지고 있다. 특히, 전기도금 공정이 주는 품질에 대한 영향이 커서 도금액이나 수분이 도전성 글라스를 포함하는 바탕전극층의 틈새에서 유전체층이나 내부 전극의 계면으로 침투하여 절연저항이 저하되는 문제점이 발생하고 있다.
이러한 문제점을 해소하기 위해, 유전체층에 세라믹 본체의 양 단면을 통해 노출된 내부 전극과 세라믹 본체의 일 주면을 통해 노출되는 더미 전극을 형성하고, 더미 전극의 노출부에 도금막을 석출시켜 도금막을 성장시킴으로써 한쪽 면으로 한 상의 단자 전극을 형성하여 하면 실장이 가능하도록 한 구조의 적층 세라믹 커패시터가 개시되어 있다.
그러나, 이러한 구조의 적층 세라믹 커패시터는 도전성 글라스로 이루어져 내부 전극의 노출부에 연결되는 바탕전극층이 내부 전극의 노출부와 접촉되어 있는 구조로서, 더미 전극의 도금막 성장을 통한 단자 전극 형성시 더미 전극과 바탕전극층의 틈새를 통해 도금액이 침투되어 신뢰성이 저하되는 문제점이 있었다.
하기 특허문헌 1은 적층 세라믹 커패시터에 관한 것으로, 더미 전극 위에 도금막을 성장시켜 단자 전극을 형성하는 사항에 대해 개시하고 있으나, 더미 전극의 도금막 성장을 통한 단자 전극 형성시 더미 전극과 바탕전극층의 틈새를 통해 도금액이 침투되는 것을 방지하기 위한 사항에 대해서는 개시하지 않는다.
일본공개특허공보 제2013-4569호
당 기술 분야에서는, 더미 전극의 도금막 성장을 통한 단자 전극 형성시 더미 전극과 내부 전극의 노출부에 연결된 바탕전극층의 틈새를 통해 도금액이 침투되는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제1 단면을 통해 노출되도록 형성된 복수의 제1 더미 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제2 단면을 통해 노출되도록 형성된 복수의 제2 더미 전극; 상기 세라믹 본체의 제1 및 제2 단면에 형성된 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극 상에 형성된 제1 및 제2 도금층; 및 상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 더미 전극과 미 접촉되는 내측 외부전극층과, 상기 제1 및 제2 더미 전극과 접촉되는 외측 외부전극층을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제1 단면을 통해 노출되도록 형성된 복수의 제1 더미 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제2 단면을 통해 노출되도록 형성된 복수의 제2 더미 전극; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 바탕전극층; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 바탕전극층을 각각 덮으며 상기 제1 및 제2 더미 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 도전성 수지층; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 도전성 수지층을 덮도록 형성된 제1 및 제2 도금층; 및 상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 더미 전극은 상기 유전체층 상에 상기 세라믹 본체의 제2 주면 및 제1 단면을 통해 노출되도록 더 형성되며, 상기 제2 더미 전극은 상기 유전체층 상에 상기 세라믹 본체의 제2 주면 및 제2 단면을 통해 노출되도록 더 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 바탕전극층은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 제1 및 제2 측면의 일부까지 연장되게 형성될 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면을 통해 노출되도록 형성된 복수의 제1 더미 전극; 상기 유전체층 상에 상기 세라믹 본체의 제1 주면을 통해 노출되며 상기 제1 더미 전극과 길이방향으로 이격되도록 형성된 복수의 제2 더미 전극; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 바탕전극층; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 바탕전극층을 각각 덮으며 상기 제1 및 제2 더미 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 도전성 수지층; 상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 도전성 수지층을 덮도록 형성된 제1 및 제2 도금층; 및 상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 바탕전극층은 상기 세라믹 본체의 제1 및 제2 단면 전체를 각각 덮도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 본체 내부에 수용되는 제1 및 제2 용량부와, 상기 제1 및 제2 용량부의 일 단부 중앙에서 상기 세라믹 본체의 제1 및 제2 단면을 통해 각각 노출되도록 돌출 형성된 제1 및 제2 리드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 바탕전극층은 구리 및 글라스를 포함하는 도전성 페이스트로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층은 열경화성 수지와, 도전성 필러 또는 금속입자 중 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은 상기 세라믹 본체의 제1 및 제2 단면에 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 전극은 상기 제1 및 제2 더미 전극의 노출부를 도금막 성장시켜 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 제1 및 제2 바탕전극층이 제1 및 제2 더미 전극과 연결되지 않기 때문에 제1 및 제2 더미 전극의 도금막 성장을 통한 제1 및 제2 단자 전극 형성시 제1 및 제2 더미 전극과 제1 및 제2 바탕전극층의 틈새를 통해 도금액이 침투되는 것을 방지하여 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 제1 및 제2 바탕전극층을 덮도록 제1 및 제2 도전성 수지층이 형성되어 상기 제1 및 제2 더미 전극의 도금막 성장을 통한 제1 및 제2 단자 전극 형성시 제1 및 제2 더미 전극과 제1 및 제2 바탕전극층의 틈새를 통해 도금액이 침투되는 것을 더 방지하여 신뢰성을 더 높일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 내지 도 3d는 도 1의 유전체층, 제1 및 제2 내부 전극, 제1 및 제2 더미 전극을 나타낸 평면도이다.
도 4a 내지 도 4d는 도 1의 적층 세라믹 커패시터를 제조하는 과정을 나타낸 사시도이다.
도 5는 본 발명의 제2 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 6a 및 도 6b는 도 5의 유전체층, 제1 및 제2 내부 전극, 제1 및 제2 더미 전극을 나타낸 평면도이다.
도 7a 내지 도 7d는 도 1의 적층 세라믹 커패시터를 제조하는 과정을 나타낸 사시도이다.
도 8은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 나타낸 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 제1 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 복수의 제1 및 제2 더미 전극(151, 152), 제1 및 제2 외부 전극, 제1 및 제2 도금층(135, 136) 및 제1 및 제2 단자 전극(141, 142)을 포함한다.
여기서, 제1 및 제2 외부 전극은, 제1 및 제2 더미 전극(151, 152)과 미 접촉되는 내측 외부전극층과, 상기 제1 및 제2 더미 전극과 접촉되는 외측 외부전극층을 포함할 수 있다.
이하, 본 실시 예에서는 내측 외부전극층을 버퍼전극층으로, 외측 외부전극층을 도전성 수지층으로 한정하여 설명하지만, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 외부 전극은 내측 및 외측 외부전극층 둘 다를 도전성 글라스 재질로 이루어진 버퍼전극층으로 형성할 수도 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 실시 형태에서는 세라믹 본체(110)의 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 3a 및 도 3b를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(110) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110) 내부에 수용되는 제1 및 제2 용량부(121a, 122a)와, 제1 및 제2 용량부(121a, 122a)의 일 단부 중앙에서 세라믹 본체(110)의 제1 및 제2 단면을 통해 각각 노출되도록 돌출 형성된 제1 및 제2 리드부(121b, 122b)를 각각 포함할 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)이 제1 및 제2 리드부(121a, 122b)를 통해 노출됨으로써, 제1 및 제2 내부 전극(121, 122)이 노출되는 부분에 제1 및 제2 더미 전극(141, 142)과 소정 간격의 마진부를 확보하여 도금액 침투를 더 방지할 수 있게 된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 용량부(121a, 122a)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 더미 전극(151a)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 세라믹 본체(110)의 제1 주면 및 제1 단면을 통해 노출되도록 형성된다. 또한, 제1 더미 전극(151b)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 세라믹 본체(110)의 제2 주면 및 제1 단면을 통해 노출되도록 상하 대칭으로 형성될 수 있다.
제2 더미 전극(152a)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 세라믹 본체(110)의 제1 주면 및 제2 단면을 통해 노출되도록 형성된다. 또한, 제1 더미 전극(152b)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 세라믹 본체(110)의 제2 주면 및 제2 단면을 통해 노출되도록 상하 대칭으로 형성될 수 있다.
도 3c를 참조하면, 제1 및 제2 더미 전극(151, 152)은 필요시 제1 및 제2 내부 전극(121, 122)이 미형성된 유전체층(112) 상에 형성되어 세라믹 본체(110) 내에 적층될 수 있다.
한편, 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 마진부로서의 커버층으로 구성될 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
도 3d를 참조하면, 상기 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버층은 단일 유전체층(113) 또는 2 개 이상의 유전체층(113)을 상기 액티브층의 제1 및 제2 측면에 각각 폭 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 바탕전극층(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 제1 및 제 리드부(121b, 122b)와 각각 연결되되, 제1 및 제2 더미 전극(151, 152)와는 접촉되지 않도록 형성된다. 따라서, 제1 및 제2 바탕전극층(131, 132)이 제1 및 제2 더미 전극(151, 152)와는 연결되지 않아 제1 및 제2 더미 전극(151, 152)의 도금막 성장시 제1 및 제2 더미 전극(151, 152)의 노출된 부분과 제1 및 제2 바탕전극층(131, 132)의 틈으로 도금액이 침투하는 것을 효과적으로 방지할 수 있다.
이때, 제1 및 제2 바탕전극층(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에서 제1 및 제2 측면의 일부까지 연장되게 형성될 수 있다.
또한, 제1 및 제2 바탕전극층(131, 132)은 구리 및 글라스를 포함하는 도전성 페이스트를 도포하고 열처리하여 형성할 수 있다.
도 4c를 참조하면, 제1 및 제2 도전성 수지층(133, 134)은 세라믹 본체(110)의 제1 및 제2 단면에 제1 및 제2 바탕전극층(131, 132)을 각각 덮으며 제1 및 제2 더미 전극(151, 152)의 노출된 부분과 각각 연결되도록 형성된다.
또한, 제1 및 제2 도전성 수지층(133, 134)은 도전성 에폭시를 도포하고 경화시켜 형성할 수 있다. 이때, 제1 및 제2 도전성 수지층(133, 134)은 필요시 열경화성 수지와, 도전성 필러 또는 금속입자 중 하나를 포함하여 이루어질 수 있다. 따라서, 제1 및 제2 내부 전극(121, 122)이 노출된 부분이 제1 및 제2 바탕전극층(131, 132)과 제1 및 제2 도전성 수지층(133, 134)의 2층 구조에 의해 도금액 침투를 더욱 효과적으로 차단하게 되는 것이다.또한, 제1 및 제2 도전성 수지층(133, 134)은 세라믹 본체(110)의 코너부를 덮기 때문에 기계적 스트레스나 충격으로부터 세라믹 본체(110)를 보다 효과적으로 보호할 수 있게 된다.
도 4d를 참조하면, 제1 및 제2 도금층(135, 136)은 세라믹 본체(110)의 제1 및 제2 단면에 제1 및 제2 도전성 수지층(133, 134)을 덮도록 형성된다.
이때, 제1 및 제2 도금층(135, 136)은 세라믹 본체(100)의 제1 및 제2 단면에 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층되어 형성될 수 있다.
제1 및 제2 단자 전극(141, 142)은 상기 세라믹 본체(110)의 제1 또는 제2 주면에서 제1 및 제2 더미 전극(141, 142)의 노출된 부분에 제1 및 제2 도금층(135, 136)과 각각 접촉되어 연결되도록 형성된다.
이때, 제1 및 제2 단자 전극(141, 142)은 상기 제1 및 제2 더미 전극(151, 152)의 노출된 부분을 도금막 성장시켜 형성할 수 있다.
즉, 전기 도금 처리시 제1 및 제2 더미 전극(151, 152)와 제1 및 제2 도전성 수지층(133, 134)의 단부가 서로 전기적으로 접합되면서 미디어에 닿기 쉽고 저저항의 제1 및 제2 도전성 수지층(133, 134)에서 제1 및 제2 더미 전극(151, 152)으로 전류가 흘러 제1 및 제2 더미 전극(151, 152)의 도금막 석출이 보다 용이해질 수 있다.
또한, 균일한 두께의 제1 및 제2 단자 전극(141, 142)을 형성할 수 있어서 도금 처리 시간도 단축할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 6a 및 도 6b는 도 5의 유전체층, 제1 및 제2 내부 전극, 제1 및 제2 더미 전극을 나타낸 평면도이고, 도 7a 내지 도 7d는 도 1의 적층 세라믹 커패시터를 제조하는 과정을 나타낸 사시도이다.
도 5 내지 도 7d을 참조하면, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(100')는, 제1 더미 전극(153)이 유전체층(111) 상에 세라믹 본체(110)의 제1 주면을 통해서만 노출되도록 형성되고, 제2 더미 전극(154)은 유전체층(111) 상에 세라믹 본체(110)의 제1 주면을 통해서만 노출되며 제1 더미 전극(153)과 길이방향으로 이격되도록 형성된다.
또한, 제1 및 제 버퍼전극층(1310, 1320)은 세라믹 본체(110)의 제1 및 제2 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 리드부(122b)와 각각 연결되도록 형성되며, 바람직하게 세라믹 본체(110)의 제1 및 제2 단면 전체를 각각 덮도록 형성될 수 있다.
여기서, 세라믹 본체(110), 커버층(113), 제1 및 제2 내부 전극(121, 122), 제1 및 제 도전성 수지층(133, 134) 및 제1 및 제2 도금층(135, 136)의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
도 8은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 나타낸 단면도이다.
도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100, 100')가 수평하게 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100, 100')는 제1 및 제2 단자 전극(141b, 142b)가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
이때, 제1 및 제2 더미 전극(151, 152)와 도금처리로 형성된 제1 및 제2 단자 전극(141, 142)에 의해 제1 및 제2 전극 패드(221, 222)와 충분한 고착강도를 확보할 수 있어 솔더(230) 양을 줄일 수 있어서 결과적으로 적층 세라믹 커패시터(100)의 실장 면적을 줄일 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100' ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111, 112, 113 ; 유전체층 121, 122 ; 제1 내부 전극
131, 132 ; 제1 및 제2 버퍼전극층
133, 134 ; 제1 및 제2 도전성 수지층
135, 136 ; 제1 및 제2 도금층 141, 142 ; 제1 및 제2 단자 전극
151, 152 ; 제1 및 제2 더미 전극 210; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드

Claims (17)

  1. 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제1 단면을 통해 노출되도록 형성된 복수의 제1 더미 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제2 단면을 통해 노출되도록 형성된 복수의 제2 더미 전극;
    상기 세라믹 본체의 제1 및 제2 단면에 형성된 제1 및 제2 외부 전극;
    상기 제1 및 제2 외부 전극 상에 형성된 제1 및 제2 도금층; 및
    상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 더미 전극과 미 접촉되는 내측 외부전극층과, 상기 제1 및 제2 더미 전극과 접촉되는 외측 외부전극층을 포함하는 적층 세라믹 커패시터.
  2. 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제1 단면을 통해 노출되도록 형성된 복수의 제1 더미 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면 및 제2 단면을 통해 노출되도록 형성된 복수의 제2 더미 전극;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 바탕전극층;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 바탕전극층을 각각 덮으며 상기 제1 및 제2 더미 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 도전성 수지층;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 도전성 수지층을 덮도록 형성된 제1 및 제2 도금층; 및
    상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 본체 내부에 수용되는 제1 및 제2 용량부와, 상기 제1 및 제2 용량부의 일 단부 중앙에서 상기 세라믹 본체의 제1 및 제2 단면을 통해 각각 노출되도록 돌출 형성된 제1 및 제2 리드부를 각각 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 더미 전극은 상기 유전체층 상에 상기 세라믹 본체의 제2 주면 및 제1 단면을 통해 노출되도록 더 형성되며, 상기 제2 더미 전극은 상기 유전체층 상에 상기 세라믹 본체의 제2 주면 및 제2 단면을 통해 노출되도록 더 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 바탕전극층은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 제1 및 제2 측면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 바탕전극층은 구리 및 글라스를 포함하는 도전성 페이스트로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 열경화성 수지와, 도전성 필러 또는 금속입자 중 하나를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 도금층은 상기 세라믹 본체의 제1 및 제2 단면에 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층되어 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 단자 전극은 상기 제1 및 제2 더미 전극의 노출부를 도금막 성장시켜 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 복수의 유전체층이 폭 방향으로 적층되며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면을 통해 노출되도록 형성된 복수의 제1 더미 전극;
    상기 유전체층 상에 상기 세라믹 본체의 제1 주면을 통해 노출되며 상기 제1 더미 전극과 길이방향으로 이격되도록 형성된 복수의 제2 더미 전극;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 바탕전극층;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 바탕전극층을 각각 덮으며 상기 제1 및 제2 더미 전극의 노출된 부분과 각각 연결되도록 형성된 제1 및 제2 도전성 수지층;
    상기 세라믹 본체의 제1 및 제2 단면에 상기 제1 및 제2 도전성 수지층을 덮도록 형성된 제1 및 제2 도금층; 및
    상기 세라믹 본체의 제1 주면에서 상기 제1 및 제2 더미 전극의 노출된 부분에 상기 제1 및 제2 도금층과 각각 연결되도록 형성된 제1 및 제2 단자전극; 을 포함하는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 본체 내부에 수용되는 제1 및 제2 용량부와, 상기 용량부의 일 단부 중앙에서 상기 세라믹 본체의 제1 및 제2 단면을 통해 각각 노출되도록 돌출 형성된 제1 및 제2 리드부를 각각 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제10항에 있어서,
    상기 제1 및 제2 바탕전극층은 상기 세라믹 본체의 제1 및 제2 단면 전체를 각각 덮도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제10항에 있어서,
    상기 제1 및 제2 바탕전극층은 구리 및 글라스를 포함하는 도전성 페이스트로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
  14. 제10항에 있어서,
    상기 제1 및 제2 도전성 수지층은 상기 제1 및 제2 도전성 수지층은 열경화성 수지와, 도전성 필러 또는 금속입자 중 하나를 포함하는 것을 특징으로 것을 특징으로 하는 적층 세라믹 커패시터.
  15. 제10항에 있어서,
    상기 제1 및 제2 도금층은 상기 세라믹 본체의 제1 및 제2 단면에 니켈(Ni) 도금층과 주석(Sn) 도금층이 순서대로 적층되어 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  16. 제10항에 있어서,
    상기 제1 및 제2 단자전극은 상기 제1 및 제2 더미전극의 노출부를 도금막 성장시켜 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  17. 제1항 내지 제16항 중 어느 한 항의 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 제1 및 제2 단자 전극이 각각 실장된 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
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