KR20190116183A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품

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KR20190116183A
KR20190116183A KR1020190116144A KR20190116144A KR20190116183A KR 20190116183 A KR20190116183 A KR 20190116183A KR 1020190116144 A KR1020190116144 A KR 1020190116144A KR 20190116144 A KR20190116144 A KR 20190116144A KR 20190116183 A KR20190116183 A KR 20190116183A
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정은희
김민향
김동영
박채민
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삼성전기주식회사
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Abstract

본 발명의 일 실시예는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제1 면 및 제2 면 상에 각각 배치되며, 상기 제1 및 제2 내부 전극과 접속하는 제1 및 제2 바탕 전극 및 상기 제1 및 제2 바탕 전극을 덮도록 배치되는 제1 및 제2 도전층을 포함하는 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 바디의 제1면 및 제2면의 중심부의 상기 제1 및 제2 도전층의 두께를 a라 하고, 상기 용량 형성부의 끝단의 상기 제1 및 제2 도전층의 두께를 b라 할 때, b/a는 0.07 이상인 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
종래에는 통상 도전성 금속에 글라스 및 베이스 수지와 유기 용제 등을 혼합하여 외부전극 페이스트를 제조하고, 세라믹 본체의 양 단면에 상기 외부전극 페이스트를 도포한 후 상기 세라믹 본체를 소성하는 디핑(dipping) 방식으로 상기 외부 전극을 형성하였다.
그러나, 디핑 방식에 의해 외부 전극을 형성하는 경우, 최외곽의 외부 전극이 얇게 형성되어 코너 커버리지(corner coverage) 성능이 떨어지는 문제점이 있다. 또한, 수분 등 외부 물질의 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 주요한 원인이 된다.
본 발명의 일 목적은 외부 전극의 코너 커버리지(corner coverage) 성능을 향상시켜 내습 침투 경로를 차단하여 내습 신뢰성을 개선할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제1 면 및 제2 면 상에 각각 배치되며, 상기 제1 및 제2 내부 전극과 접속하는 제1 및 제2 바탕 전극 및 상기 제1 및 제2 바탕 전극을 덮도록 배치되는 제1 및 제2 도전층을 포함하는 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 바디의 제1면 및 제2면의 중심부의 상기 제1 및 제2 도전층의 두께를 a라 하고, 상기 용량 형성부의 끝단의 상기 제1 및 제2 도전층의 두께를 b라 할 때, b/a는 0.07 이상인 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 외부 전극의 코너 커버리지(corner coverage) 성능을 향상시킬 수 있는 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내습 신뢰성을 향상시킨 적층 세라믹 전자부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3는 도 1의 I-I' 단면도이다.
도 4는 도 3의 A 영역의 확대도이다.
도 5는 도 3의 B 영역의 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부, 제1 방향(X 방향)으로 대향하는 제1 및 제2 면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6 면(S5, S6)을 포함하는 세라믹 바디(110); 및 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 상에 각각 배치되며, 상기 제1 및 제2 내부 전극(121, 122)과 접속하는 제1 및 제2 바탕 전극(131a, 132a) 및 상기 제1 및 제2 바탕 전극(131a, 132a)을 덮도록 배치되는 제1 및 제2 도전층(131b, 132b)을 포함하는 제1 및 제2 외부 전극(131, 132);을 포함할 수 있다.
이 때, 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부의 상기 제1 및 제2 도전층(131b, 132b)의 두께를 a라 하고, 상기 용량 형성부의 끝단의 상기 제1 및 제2 도전층(131b, 132b)의 두께를 b라 할 때, b/a는 0.07 초과일 수 있다. 상기 제1 및 제2 도전층(131b, 132b)의 두께 a는, 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서의 상기 제1 및 제2 도전층(131b, 132b)의 제1 방향(X 방향)의 길이를 의미할 수 있다. 또한, 상기 용량 형성부의 끝단의 상기 제1 및 제2 도전층(131b, 132b)의 두께 b는, 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 용량 형성부의 끝단에서의 상기 제1 및 제2 도전층(131b, 132b)의 제1 방향(X 방향)의 길이를 의미할 수 있다.
상기 비율(b/a)이 0.07을 초과하도록 함으로써, 외부 전극의 코너 커버리지(corner coverage) 성능을 개선할 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)는 유전체층(111), 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부, 상기 용량 형성부의 제2 방향(Y 방향)의 양면에 배치되는 마진부 및 상기 용량 형성부의 제3 방향(Z 방향)의 양면에 배치되는 커버부를 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 길이 방향(X 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 두께 방향(Z 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
상기 용량 형성부는 유전체층(111) 및 내부 전극(121, 122)이 제3 방향(Z 방향)으로 교대로 적층되어 있을 수 있다. 용량 형성부를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 적층 세라믹 전자부품은 복수의 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 일 면(S1)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 일 면(S1)으로 노출되는 부분이 제1 외부 전극(131)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 타 면(S2)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 타 면(S2)으로 노출되는 부분이 제2 외부 전극(132)과 연결될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품은, 용량 형성부의 제2 방향(Y 방향)의 양면에 마진부가 배치될 수 있다. 상기 마진부는 상기 용량 형성부의 제1 및 제3 방향(X 방향 및 Z 방향)과 수직인 제2 방향(Y 방향)의 양 면에 각각 배치될 수 있다. 상기 마진부는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다. 상기 마진부를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 용량 형성부에 포함되는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하거나 또는 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 용량 형성부의 제2 방향(Y 방향)의 양 면에 부착하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커버부를 포함할 수 있다. 상기 커버부는 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치될 수 있다. 상기 커버부는 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 커버부는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)은 세라믹 바디의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면에 배치되고 상기 제1 및 제2 내부 전극(121, 122)과 각각 접속하는 제1 및 제2 바탕전극(131a, 132a) 및 상기 제1 및 제2 바탕전극(131a, 132a)을 덮도록 배치되는 제1 및 제2 도전층(131b, 132b)을 각각 포함할 수 있다.
본 발명의 일 예시에서, 제1 외부 전극(131)은, 세라믹 바디(110)의 제1면(S1)과 접하여있는 제3 내지 제6면(S3 내지 S6)에 연장되어 배치될 수 있고, 제2 외부 전극(132)은 세라믹 바디(110)의 제2면(S2)과 접하여있는 제3 내지 제6면(S3 내지 S6)에 연장되어 배치될 수 있다. 도 1 및 도 3을 참조하면, 상기 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제1면 또는 제2면(S1 또는 S2) 및 상기 세라믹 바디(110)의 제1면 또는 제2면(S1 또는 S2)과 접하여있는 제3 내지 제6면(S3 내지 S5)면에 각각 연장되어 배치될 수 있다. 상기와 같이 제1 및 제2 외부 전극(131, 132)이 세라믹 바디(110)의 각 모서리를 덮도록 배치됨으로써 외부의 수분 침투를 억제할 수 있다.
본 발명의 일 실시형태에서, 제1 바탕전극(131a) 및 제2 바탕전극(132a)은 구리(Cu)를 포함할 수 있다. 상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)은 구리(Cu)를 가장 많이 함유할 수 있으나 이에 제한되는 것은 아니며, 예를 들어 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 물질과 글라스를 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 세라믹 바디를 딥핑하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)을 전술한 도전성 페이스트로 형성함으로써 충분한 전도성을 유지하면서도, 첨가한 글라스로 인하여 외부 전극의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)에 포함되는 글라스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
하나의 예시에서, 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 두께는 3 μm 내지 13 μm의 범위 내일 수 있다. 상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 두께는 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 제1 방향(X 방향)의 길이를 의미할 수 있다. 상기 두께는 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 상의 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 임의의 지점에서 측정한 10개의 값의 평균일 수 있다. 상기 제1 바탕전극(131a) 및 제2 바탕전극(132a)의 두께가 상기 범위를 만족함으로써 우수한 전기적 특성을 가지면서도 외부 수분 등의 침투를 효과적으로 억제할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 도전층(131b, 132b)은 1 바탕전극(131a) 및 제2 바탕전극(132a)을 덮도록 배치될 수 있다. 본 명세서에서 도전층(131b, 132b)이 바탕전극(131a, 132a)을 덮도록 배치된다는 것은, 바탕전극(131a, 132a)이 외부로 노출되지 않도록 도전층(131b, 132b)이 배치된 것을 의미할 수 있다. 이와 같이 도전층이 바탕전극을 덮도록 배치되는 경우 본 발명에 따른 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에서, 제1 바탕전극(131a) 및 제2 바탕전극(132a) 상에 배치되는 제1 및 제2 도전층(131b, 132b)은 도전성 수지층일 수 있다. 상기 도전성 수지층은 도전성 금속 및 베이스 수지를 포함할 수 있다. 상기 도전성 수지층은 금속 입자와 베이스 수지를 포함하는 외부전극용 도전성 페이스트로 형성될 수 있다.
상기 도전성 수지층은 도전성 금속을 포함하며, 상기 도전성 금속은 분말의 형태일 수 있다. 상기 도전성 금속 분말의 형상은 구형 또는 플레이크형일 수 있다. 상기 도전성 수지층 내에서 상기 도전성 금속은 서로 접촉하거나 인접하게 배치되며, 상기 베이스 수지는 상기 금속입자를 둘러싸도록 배치될 수 있다.
상기 도전성 금속은 도전성이 우수한 금속의 입자라면 특별히 한정되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금을 포함할 수 있다.
상기 베이스 수지는 열경화성 수지일 수 있다. 상기 열경화성 수지는 에폭시 수지일 수 있으나, 이에 제한되는 것은 아니다.
제1 바탕전극(131a) 및 제2 바탕전극(132a) 상에 배치되는 제1 및 제2 도전층(131b, 132b)을 도전성 수지층으로 형성하여 외부의 열적, 화학적, 물리적 자극으로부터 적층 세라믹 전자부품을 보호하고 적층 세라믹 전자부품의 휨 강도를 증가시키는 기능을 수행할 수 있다.
예를 들어, 상기 도전성 수지층은 수분이 세라믹 바디 내로 침투하는 것을 막을 수 있고, 도금층 형성 시 도금액이 상기 세라믹 본체 내로 침투하는 것을 막을 수 있다. 이를 통해 본 발명에 따른 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있다.
하나의 예시에서, 제1 도전층(131b) 및 제2 도전층(132b)의 두께는 3 μm 내지 13 μm의 범위 내일 수 있다. 상기 제1 도전층(131b) 및 제2 도전층(132b)의 두께는 제1 도전층(131b) 및 제2 도전층(132b)의 제1 방향(X 방향)의 길이를 의미할 수 있다. 상기 두께는 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 상의 제1 도전층(131b) 및 제2 도전층(132b)의 임의의 지점에서 측정한 10개의 값의 평균일 수 있다. 상기 제1 도전층(131b) 및 제2 도전층(132b)의 두께가 상기 범위를 만족함으로써 우수한 전기적 특성을 가지면서도 외부 수분 등의 침투를 효과적으로 억제할 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께를 a라 하고, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께를 b라 할 때, b/a는 0.07을 초과할 수 있다. 도 3 내지 도 5를 참조하면, 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a는, 도 3 및 도 5에 나타난 바와 같이 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부의 제1 도전층(131b) 및 제2 도전층(132b)의 제1 방향(X 방향)의 길이(D2)를 의미할 수 있다. 또한, 상기 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께를 b는, 도 3 및 도 5에 나타난 바와 같이 상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부의 제1 도전층(131b) 및 제2 도전층(132b)의 제1 방향(X 방향)의 길이(D1)를 의미할 수 있다.
상기 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부는 각각 상기 세라믹 바디(110)의 제1면(S1)의 서로 대향하는 모서리를 연결한 두 선이 만나는 지점과, 제2면(S2)의 서로 대향하는 모서리를 연결한 두 선이 만나는 지점을 의미할 수 있다. 또한, 상기 용량 형성부의 끝단은 제1 및 제2 내부 전극(121, 122) 중 제3 방향(Z 방향)의 최외곽에 배치된 내부 전극의 위치를 의미할 수 있으며, 세라믹 바디(110)의 제2 방향(Y 방향)에서 내부 전극과 마진부의 경계를 의미할 수 있다. 상기 비율(b/a)이 전술한 범위를 만족하는 경우 우수한 코너 커버리지(corner coverage) 성능을 구현할 수 있으며, 내습 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품(100)의 제1 도전층(131b) 및 제2 도전층(132b) 상에 제1 단자전극(131c) 및 제2 단자전극(132c)이 각각 배치될 수 있다. 상기 제1 단자전극(131c) 및 제2 단자전극(132c)은 각각 제1 도전층(131b) 및 제2 도전층(132b)을 덮도록 배치될 수 있다. 본 명세서에서 단자전극(131c, 132c)이 도전층(131b, 132b)을 덮도록 배치된다는 것은, 도전층(131b, 132b)이 외부로 노출되지 않도록 단자전극(131c, 132c)이 배치된 것을 의미할 수 있으며, 제1 외부 전극(131) 및 제2 외부 전극(132)의 내부에 제1 도전층(131b) 및 제2 도전층(132b)이 각각 배치되어 외부에서 보았을 때 제1 단자전극(131c) 및 제2 단자전극(132c) 만이 보이는 구조를 의미할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 단자전극(131c, 132c)은 도금에 의해 형성될 수 있다. 상기 제1 및 제2 단자전극(131c, 132c)은 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 단자전극(131c, 132c)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다. 상기 제1 및 제2 단자전극(131c, 132c)을 포함하여 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및/또는 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.
하나의 예시에서, 제1 단자 전극(131c) 및 제2 단자 전극(132c)의 두께는 3 μm 내지 13 μm의 범위 내일 수 있다. 상기 제1 단자 전극(131c) 및 제2 단자 전극(132c)의 두께는 제1 단자 전극(131c) 및 제2 단자 전극(132c)의 제1 방향(X 방향)의 길이를 의미할 수 있다. 상기 두께는 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 상의 제1 단자 전극(131c) 및 제2 단자 전극(132c)의 임의의 지점에서 측정한 10개의 값의 평균일 수 있다. 상기 제1 단자 전극(131c) 및 제2 단자 전극(132c)의 두께가 상기 범위를 만족함으로써 우수한 전기적 특성을 가지면서도 외부 수분 등의 침투를 효과적으로 억제할 수 있다.
본 발명의 일 실시예에서, 제1 단자 전극(131c) 및 제2 단자 전극(132c) 상에 각각 도금층이 추가로 배치될 수 있다. 상기 도금층은 주석을 포함하는 도금층일 수 있다. 상기 제1 단자 전극(131c) 및 제2 단자 전극(132c)이 니켈을 함유하는 경우, 소성 과정에서 니켈 표면에 산화층이 형성되어, 도금층을 형성하기 어려운 문제점이 있다. 또한, 형성된 도금층이 쉽게 박리되는 등의 문제점이 있다. 본 실시예에 따른 적층 세라믹 전자부품은 니켈을 포함하는 제1 단자 전극(131c) 및 제2 단자 전극(132c) 상에 도금 특성이 우수한 주석을 포함하는 도금층을 배치함으로써 균일한 도금층을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 본 발명의 적층 세라믹 전자부품(100)은 길이가 3.2 mm 미만이고, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)은 0.2 초과 1 미만일 수 있다. 상기 비율(b/a)이 0.2 이하인 경우 내습 신뢰성이 저하될 수 있으며, 1을 초과하도록 제1 도전층(131b) 및 제2 도전층(132b)을 형성하는 것은 과도한 비용 증가에 비해 실질적으로 얻을 수 있는 이득이 적을 수 있다.
본 발명의 다른 실시예에 따르면, 본 발명의 적층 세라믹 전자부품(100)은 길이가 3.2 mm 이상이고, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)은 0.07 초과 1 미만일 수 있다. 상기 비율(b/a)이 0.07 이하인 경우 내습 신뢰성이 저하될 수 있으며, 1을 초과하도록 제1 도전층(131b) 및 제2 도전층(132b)을 형성하는 것은 과도한 비용 증가에 비해 실질적으로 얻을 수 있는 이득이 적을 수 있다.
하기 표 1은 본 발명에 따른 적층 세라믹 전자부품의 길이가 3.2 mm 미만인 경우, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)에 따른 내습신뢰성 테스트의 결과를 나타낸 것이다.
내습 신뢰성 불량은 온도 85℃ 상대 습도 85%에서, 48 시간 동안 2Vr의 전압을 인가하였을 때, 400개의 샘플 중 불량이 발생하는 적층 세라믹 전자부품의 개수를 조사하였다.
b/a 내습 신뢰성 평가 결과 비고
1608 2012
0.1미만 3/400 2/400 불량증가
0.1이상~0.2미만 1/400 0/400 불량증가
0.2이상~0.3미만 0/400 0/400 OK　
0.3이상 0/400 0/400 OK　
표 1에서 나타나듯이, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)이 0.2 미만인 경우 불량 발생 빈도가 증가하는 것을 확인할 수 있다. 따라서 상기 비율(b/a)이 0.2 이상인 경우 우수한 내습 신뢰성을 가짐을 확인할 수 있다.
하기 표 2는 본 발명에 따른 적층 세라믹 전자부품의 길이가 3.2 mm 이상인 경우, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)에 따른 내습신뢰성 테스트의 결과를 나타낸 것이다.
b/a 내습 신뢰성 평가 결과 비고
3216 3225
0.05 미만 1/400 3/400 불량증가
0.05이상~0.07미만 1/400 2/400 불량증가
0.07이상~0.1미만 0/400 0/400 OK　
0.1이상 0/400 0/400 OK　
표 2에서 나타나듯이, 세라믹 바디(110)의 제1면(S1) 및 제2면(S2)의 중심부에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 a와, 용량 형성부의 끝단에서 측정한 제1 도전층(131b) 및 제2 도전층(132b)의 두께 b의 비율 (b/a)이 0.07 미만인 경우 불량 발생 빈도가 증가하는 것을 확인할 수 있다. 따라서 상기 비율(b/a)이 0.07 이상인 경우 우수한 내습 신뢰성을 가짐을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1, 제2 바탕전극
131b, 132b: 제1, 제2 도전층
131c, 132c: 제1, 제2 단자전극

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부,
    제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 제1 면 및 제2 면 상에 각각 배치되며, 상기 제1 및 제2 내부 전극과 접속하는 제1 및 제2 바탕 전극 및 상기 제1 및 제2 바탕 전극을 덮도록 배치되는 제1 및 제2 도전층을 포함하는 제1 및 제2 외부 전극;을 포함하며,
    상기 세라믹 바디의 제1면 및 제2면의 중심부의 상기 제1 및 제2 도전층의 두께를 a라 하고, 상기 용량 형성부의 끝단의 상기 제1 및 제2 도전층의 두께를 b라 할 때, b/a는 0.07 이상인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및
    상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 추가로 포함하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 바탕 전극은 구리를 포함하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 바탕 전극의 두께는 3 μm 내지 13 μm의 범위 내인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 도전층은 도전성 금속 및 베이스 수지를 포함하는 도전성 수지층인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 도전층의 두께는 3 μm 내지 13 μm의 범위 내인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전층 상에 제1 및 제2 단자 전극이 각각 추가로 배치되는 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 제1 및 제2 단자 전극의 두께는 3 μm 내지 13 μm의 범위 내인 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 제1 및 제2 단자 전극은 니켈을 포함하는 적층 세라믹 전자부품.
  10. 제7항에 있어서,
    상기 제1 및 제2 단자 전극 상에 도금층이 추가로 배치되는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    전체 길이가 3.2 mm 미만이고 상기 b/a는 0.2 초과 1 미만인 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    전체 길이가 3.2 mm 이상이고 상기 b/a는 0.07 초과 1 미만인 적층 세라믹 전자부품.
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