KR20140090466A - 도전성 수지 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane); 및 50 내지 90 중량%의 도전성 금속 입자; 를 포함하는 도전성 수지 조성물을 제공한다.
Description
본 발명은 도전성 수지 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 세라믹 재료로 이루어진 세라믹 소체, 상기 세라믹 소체 내부에 형성된 내부 전극 및 상기 내부 전극과 전기적으로 연결되도록 상기 세라믹 소체의 표면에 설치된 외부 전극을 포함하며, 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 장점으로 인해, 상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA) 및 휴대폰 등의 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로 사용되며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가질 수 있다.
특히, 최근에는 전자 제품의 소형화에 따라 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다. 이를 위해 적층 세라믹 커패시터의 유전체층 및 내부 전극의 두께를 얇게 하고, 많은 수의 유전체층를 적층한 구조의 적층 세라믹 커패시터가 제조되고 있다.
한편, 상기 초소형 및 초고용량의 적층 세라믹 커패시터는 자동차나 의료 기기 등과 같이 고신뢰성을 요구하는 분야의 많은 기능들이 전자화되고 그 수요가 증가함에 따라 이에 부합되는 고신뢰성이 요구되고 있다.
이러한 고신뢰성에서 문제가 되는 요소로는 외부 충격에 의한 외부 전극의 크랙 발생이나, 도금 공정시 도금액이 외부 전극을 통해 세라믹 소체의 내부로 침투하는 등의 문제점을 들 수 있다.
따라서, 상기 문제점을 해결하기 위해 외부 전극과 도금층 사이에 도전성 물질을 포함하는 수지 조성물을 도포함으로써, 외부 충격을 흡수하고 도금액의 침투를 효과적으로 차단하여 신뢰성을 향상시키도록 하고 있으며, 이러한 구조의 외부 전극을 소프트-터미네이션(soft-termination)이라고 한다.
다만, 종래에는 이러한 도전성 수지 조성물의 수지 성분으로 주로 에폭시를 사용하였다. 그러나, 이렇게 도전성 수지 조성물에 에폭시를 사용하는 경우 물질의 특성상 적층 세라믹 커패시터의 외부 전극의 휨 강도를 개선하는데 일정한 한계를 가지게 되었다.
하기 특허문헌 1은 적층 세라믹 커패시터에서 도전성 수지 조성물이 실리콘 고무를 포함하고 있으나, 에폭시 수지 또한 포함하고 있는 것을 개시한다.
당 기술 분야에서는, 소프트-터미네이션 구조의 적층 세라믹 커패시터에서 제품의 우수한 내습 특성을 가지면서 휨 강도를 향상시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane); 및 50 내지 90 중량%의 도전성 금속 입자; 를 포함하는 도전성 수지 조성물을 제공한다.
본 발명의 일 실시 예에서, 상기 도전성 수지 조성물은 점도가 8,000 내지 50,000 cPs 일 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극; 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 조성물로 구성되며, 상기 제1 및 제2 외부 전극의 표면에 형성된 제1 및 제2 도전성 수지층; 및 상기 제1 및 제2 도전성 수지층의 표면에 형성된 제1 및 제2 도금층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층의 상기 세라믹 소체의 중앙 부분에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은 상기 제1 및 제2 도전성 수지층의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층을 포함할 수 있다.
본 발명의 또 다른 측면은, 복수의 세라믹 시트를 마련하는 단계; 상기 세라믹 시트의 적어도 일면에 제1 및 제2 내부 전극을 형성하는 단계; 상기 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 적층하여 적층체를 형성하는 단계; 상기 제1 및 제2 내부 전극의 일단이 상기 적층체의 양 단면을 통해 각각 교대로 노출되도록 상기 적층체를 절단하는 단계; 상기 절단된 적층체를 소성하여 복수의 제1 및 제2 내부 전극을 갖는 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 양 단면에 도전성 페이스트로 제1 및 제2 외부 전극을 형성하여 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결하는 단계; 상기 제1 및 제2 외부 전극의 표면에 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 페이스트로 제1 및 제2 도전성 수지층을 형성하는 단계; 및 상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 점도가 8,000 내지 50,000 cPs인 도전성 수지 페이스트를 사용할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 도전성 수지 페이스트의 도전성 금속 입자가 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 세라믹 소체의 양 단면에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 이 되도록 상기 제1 및 제2 도전성 수지층을 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계는, 상기 제1 및 제2 도전성 수지층의 표면에 니켈(Ni) 도금층을 형성하고, 상기 니켈 도금층의 표면에 주석(Sn) 도금층을 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 외부 전극과 도금층 사이에 형성되는 도전성 수지층을 에폭시 대신에 실리콘고무(PDMS)를 사용하여 구성함으로써, 우수한 내습 특성을 가지면서 적층 세라믹 커패시터의 외부 전극의 휨 강도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 2는 도 1의 A-A'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명은 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 예에 따른 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자 부품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1 및 도 2 를 참조하면, 본 실시 예에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성된 복수의 제1 및 제2 내부 전극(121, 122)과, 세라믹 소체(110)의 양 단면에 형성되며 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)과, 제1 및 제2 외부 전극(131, 141)의 표면에 형성된 제1 및 제2 도전성 수지층(132, 142)과, 제1 및 제2 도전성 수지층(131, 132)의 표면에 형성된 제1 및 제2 도금층(133, 134, 143, 144)을 포함한다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이러한 세라믹 소체(110)는 일반적으로 직방체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터를 구성할 수 있다. 또한, 세라믹 소체(110)의 최외곽면에는 필요시 소정 두께의 커버부 유전체층(미도시)을 더 형성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 것으로, 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 유전체층(11)의 1 층의 두께는 소성 후 0.1 내지 1.0 ㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 이러한 세라믹 분말과 함께, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 소체(110)의 내부에 형성된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 소체(110)의 양 단면을 통하여 각각 노출되며, 이렇게 세라믹 소체(110)의 양 단면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 일단은 제1 및 제2 외부 전극(131, 141)과 각각 전기적으로 연결된다.
이러한 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
따라서, 제1 및 제2 외부 전극(131, 141)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 141)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도금층(133, 134, 143, 144)은 적층 세라믹 커패시터(100)를 기판 등에 납땜 실장할 때의 접착 강도를 더 높이기 위한 것으로서, 도금 처리는 공지된 방법에 따라 행해지며 환경을 고려하여 납-프리 도금을 실시하는 것이 바람직하나 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 도금층(133, 134, 143, 144)은 제1 및 제2 도전성 수지층(132, 142)의 외표면에 각각 형성된 한 쌍의 니켈(Ni) 도금층(133, 143)과, 각각의 니켈 도금층(133, 143)의 외표면에 형성된 한 쌍의 주석(Sn) 도금층(134, 144)을 포함할 수 있다.
제1 및 제2 도전성 수지층(132, 142)은 기존의 에폭시를 사용하는 대신에 10 내지 50 중량%의 액상 또는 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 조성물로 형성될 수 있다.
이때, 실리콘 고무가 젤상이 아닌 고상인 경우는 수지 분자들이 크로스-링크(cross-link)되어 고분자화되어 있음을 의미한다. 이러한 고상 실리콘 고무는 열적 및 내화학적 성질이 안정되어 있다. 그러나, 외부 전극의 도포를 위해 용제(solvent)에 용해되지 않는 상태, 즉 수지 분자와 용제가 섞이지 못하는 상태가 되어 페이스트로서의 역할을 수행하기 어렵다.
반면에, 본 실시 형태에서와 같이, 실리콘 고무가 액상 또는 젤상인 경우는 수지 분자들이 크로스-링크되지 않은 저분자 상태이다. 이러한 액상 실리콘 고무는 분산되어 있는 자체로 저점도의 형태를 유지한다. 또한, 점도 조절을 위해 용제 첨가시 수지 분자 사이에 수지 입자가 고루 분포할 수 있다.
따라서, 위와 같은 기능적 차이에 의해 수지를 실리콘고무 단독으로 사용하는 경우 액상 또는 젤상으로 페이스트를 제작해야 한다.
또한, 상기 도전성 금속 입자의 함량이 50 중량% 미만인 경우 적층 세라믹 커패시터(100)의 용량을 제대로 구현하기 어렵고 제1 및 제2 도금층(133, 134, 143, 144)의 형성이 제대로 이루어지지 않는 문제점이 발생할 수 있다.
그리고, 상기 도전성 금속 입자의 함량이 90 중량%를 초과하게 되면 상대적으로 실리콘고무의 함량이 부족하여 페이스트로 제작하기가 어려워지며 휨 강도를 개선하는 효과 또한 저하되는 문제점이 발생할 수 있다.
상기 도전성 수지 조성물의 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함할 수 있다.
하기 표 1은 도전성 수지층을 구성하는 도전성 수지 조성물의 에폭시 사용 여부에 따른 적층 세라믹 커패시터의 휨 강도를 평가한 것이다
| 구분 | 에폭시+PDMS 입자 (비교 예) |
PDMS 경화 (실시 예) |
| 1 | 2.1 | 15.0 |
| 2 | 2.1 | 15.0 |
| 3 | 15.0 | 15.0 |
| 4 | 10.1 | 9.4 |
| 5 | 10.3 | 15.0 |
| 6 | 14.5 | 15.0 |
| 7 | 12.4 | 15.0 |
| 8 | 2.0 | 15.0 |
| 9 | 15.0 | 15.0 |
| 10 | 12.6 | 15.0 |
| 11 | 14.8 | 14.8 |
| 12 | 15.0 | 15.0 |
| 13 | 15.0 | 15.0 |
| 14 | 15.0 | 15.0 |
| 15 | 13.3 | 13.3 |
| 16 | 15.0 | 15.0 |
| 17 | 11.2 | 11.2 |
| 18 | 4.4 | 6.4 |
| 19 | 15.0 | 15.0 |
| 20 | 15.0 | 15.0 |
| 평균 값 (mm) |
11.5 | 14.0 |
| 최소 값 (mm) |
2.0 | 6.4 |
여기서, 비교 예의 경우 에폭시와 실리콘고무 입자를 혼합한 물질로 도전성 수지층(132, 142)을 형성한 20 개의 적층 세라믹 커패시터 샘플을 각각 15 mm 휨 테스트하여 그 휨 강도 값을 나타낸 것이며, 실시 예의 경우 에폭시를 사용하지 않고 실리콘고무를 경화한 물질로 도전성 수지층(132, 142)을 형성한 20 개의 적층 세라믹 커패시터 샘플을 각각 15 mm 휨 테스트하여 그 휨 강도 값을 나타낸 것이다.
상기 표 1을 참조하면, 상기 실시 예의 경우 상기 비교 예에 비해 평균 휨 강도 값 및 최소 휨 강도 값이 각각 14.0 mm 및 6.4 mm로 현저히 높음을 알 수 있다.
즉, 경화 타입의 외부 전극을 사용하는 적층 세라믹 커패시터(100)에서 도전성 수지층(132, 142)의 도전성 수지 조성물로 에폭시 대신 실리콘 고무를 사용하는 경우 휨 강도가 향상되는 것을 확인할 수 있다.
한편, 하기 표 2는 도전성 수지층(132, 142)을 구성하는 도전성 수지 조성물의 점도에 따른 적층 세라믹 커패시터(100)의 전극 흐름과 두께 균일성의 불량 여부를 평가한 것이다.
여기서, '두께 균일성'은 도전성 수지층(132, 142)에서 세라믹 소체(110)의 중앙 부분에 해당하는 두께와 세라믹 소체(110)의 코너 부분에 해당하는 두께의 비율이 1~5:1 의 범위를 만족하는 경우를 양호한 것으로 판단하며, 이러한 비율의 범위를 벗어나는 경우를 불량으로 판단한다.
또한, '전극 흐름'은 적층 세라믹 커패시터(100)의 외부 전극의 밴드 부분이 세라믹 소체(110)의 내측으로 설계에 비해 20 % 이상 확장된 상태를 불량으로 판단한다.
| 도전성 수지 조성물의 점도 (cPs) |
전극 흐름 | 두께 균일성 |
| 2,000 | X | X |
| 5,000 | X | O |
| 8,000 | O | O |
| 13,000 | O | O |
| 16,000 | O | O |
| 20,000 | O | O |
| 25,000 | O | O |
| 30,000 | O | O |
| 36,000 | O | O |
| 42,000 | O | O |
| 50,000 | O | O |
| 60,000 | O | X |
| 70,000 | O | X |
X: 불량, O: 양호
일반적으로 소성 타입의 외부 전극은 소성 과정에서 외부 전극의 두께를 제어하는 것이 가능하다. 그러나, 본 실시 예와 같은 경화 타입의 외부 전극은 도전성 수지 조성물의 도포된 형태가 최종 제품까지 변하지 않기 때문에 외부 전극의 두께가 도전성 수지 조성물의 점도에 큰 영향을 받게 된다.
상기 표 2를 참조하면, 2,000 cPs 이하 또는 60,000 cPs 이상의 점도를 갖는 도전성 수지 조성물로 도전성 수지층(132, 142)을 형성한 경우 '두께 균일성'에 불량이 나타남을 확인할 수 있다.
또한, 5,000 cPs 이하의 점도를 갖는 도전성 수지 조성물로 도전성 수지층(132, 142)을 형성한 경우 '전극 흐름(mooning)'에 불량이 나타남을 확인할 수 있다.
따라서, 본 실시 예의 도전성 수지 조성물의 바람직한 점도는 8,000 내지 50,000 인 것을 알 수 있다.
이하, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 대향되는 양 단면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 복수의 세라믹 시트 및 그 세라믹 시트에 형성된 제1 및 제2 내부 전극(121, 122)을 압착시켜 적층체를 형성한다.
다음으로, 상기 적층체를 제1 및 제2 내부 전극(121, 122)의 일단이 상기 적층체의 양 단면을 통해 각각 교대로 노출되도록 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
다음으로, 상기 절단되어 칩화된 적층체를 고온에서 소성하여 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분을 덮어 각각 전기적으로 연결될 수 있도록 구리(Cu) 등을 포함하는 도전성 페이스트로 제1 및 제2 외부 전극(131, 141)을 형성한다.
다음으로, 제1 및 제2 외부 전극(131, 141)의 표면에 도전성 수지 페이스트를 도포한 후 100 ℃의 건조로에서 약 10 분 정도 건조하여 제1 및 제2 도전성 수지층(132, 142)을 형성한다. 이후, 세라믹 소체(110)는 120 ℃의 경화로에서 약 2 시간 정도 경화시킨다.
상기 도전성 수지 페이스트는 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함할 수 있다. 이때, 상기 도전성 수지 페이스트의 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함할 수 있다.
또한, 상기 도전성 수지 페이스트의 점도는 바람직하게 8,000 내지 50,000 cPs 일 수 있다. 이러한 점도 범위 내에서, 제1 및 제2 도전성 수지층(132, 142)의 세라믹 소체(110)의 양 단면에 해당하는 부분의 두께와 세라믹 소체(110)의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 가 되어 '두께 균일성'이 양호해질 수 있다.
다음으로, 이렇게 경화된 제1 및 제2 도전성 수지층(132, 142)의 표면에 도금 처리를 한다. 이때, 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석 합금 등을 사용할 수 있으며, 필요시 니켈 도금층(133, 143)과 주석 도금층(134, 144)을 제1 및 제2 도전성 수지층(132, 142)의 표면에 순서대로 적층하여 구성할 수 잇다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 141 ; 제1 및 제2 외부 전극 132, 142 ; 제1 및 제2 도전성 수지층
133, 143 ; Sn 도금층 134, 144 ; Ni 도금층
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 141 ; 제1 및 제2 외부 전극 132, 142 ; 제1 및 제2 도전성 수지층
133, 143 ; Sn 도금층 134, 144 ; Ni 도금층
Claims (13)
10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane); 및
50 내지 90 중량%의 도전성 금속 입자; 를 포함하는 도전성 수지 조성물.
50 내지 90 중량%의 도전성 금속 입자; 를 포함하는 도전성 수지 조성물.
제1항에 있어서,
상기 도전성 수지 조성물은 점도가 8,000 내지 50,000 cPs인 것을 특징으로 하는 도전성 수지 조성물.
상기 도전성 수지 조성물은 점도가 8,000 내지 50,000 cPs인 것을 특징으로 하는 도전성 수지 조성물.
제1항에 있어서,
상기 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 도전성 수지 조성물.
상기 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 도전성 수지 조성물.
복수의 유전체층이 적층된 세라믹 소체;
상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극;
상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극;
10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 조성물로 구성되며, 상기 제1 및 제2 외부 전극의 표면에 형성된 제1 및 제2 도전성 수지층; 및
상기 제1 및 제2 도전성 수지층의 표면에 형성된 제1 및 제2 도금층; 을 포함하는 적층 세라믹 커패시터.
상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극;
상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극;
10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 조성물로 구성되며, 상기 제1 및 제2 외부 전극의 표면에 형성된 제1 및 제2 도전성 수지층; 및
상기 제1 및 제2 도전성 수지층의 표면에 형성된 제1 및 제2 도금층; 을 포함하는 적층 세라믹 커패시터.
제4항에 있어서,
상기 도전성 수지 조성물은 점도가 8,000 내지 50,000 cPs인 것을 특징으로 하는 적층 세라믹 커패시터.
상기 도전성 수지 조성물은 점도가 8,000 내지 50,000 cPs인 것을 특징으로 하는 적층 세라믹 커패시터.
제4항에 있어서,
상기 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
상기 도전성 금속 입자는 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
제4항에 있어서,
상기 제1 및 제2 도전성 수지층에서, 상기 세라믹 소체의 중앙 부분에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
상기 제1 및 제2 도전성 수지층에서, 상기 세라믹 소체의 중앙 부분에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
제4항에 있어서,
상기 제1 및 제2 도금층은 상기 제1 및 제2 도전성 수지층의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
상기 제1 및 제2 도금층은 상기 제1 및 제2 도전성 수지층의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
복수의 세라믹 시트를 마련하는 단계;
상기 세라믹 시트의 적어도 일면에 제1 및 제2 내부 전극을 형성하는 단계;
상기 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 적층하여 적층체를 형성하는 단계;
상기 제1 및 제2 내부 전극의 일단이 상기 적층체의 양 단면을 통해 각각 교대로 노출되도록 상기 적층체를 절단하는 단계;
상기 절단된 적층체를 소성하여 복수의 제1 및 제2 내부 전극을 갖는 세라믹 소체를 형성하는 단계;
상기 세라믹 소체의 양 단면에 도전성 페이스트로 제1 및 제2 외부 전극을 형성하여 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결하는 단계;
상기 제1 및 제2 외부 전극의 표면에 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 페이스트로 제1 및 제2 도전성 수지층을 형성하는 단계; 및
상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
상기 세라믹 시트의 적어도 일면에 제1 및 제2 내부 전극을 형성하는 단계;
상기 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 적층하여 적층체를 형성하는 단계;
상기 제1 및 제2 내부 전극의 일단이 상기 적층체의 양 단면을 통해 각각 교대로 노출되도록 상기 적층체를 절단하는 단계;
상기 절단된 적층체를 소성하여 복수의 제1 및 제2 내부 전극을 갖는 세라믹 소체를 형성하는 단계;
상기 세라믹 소체의 양 단면에 도전성 페이스트로 제1 및 제2 외부 전극을 형성하여 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결하는 단계;
상기 제1 및 제2 외부 전극의 표면에 10 내지 50 중량%의 젤(gel)상의 실리콘고무(PDMS: polydimethylsiloxane) 및 50 내지 90 중량%의 도전성 금속 입자를 포함하는 도전성 수지 페이스트로 제1 및 제2 도전성 수지층을 형성하는 단계; 및
상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
제9항에 있어서,
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 점도가 8,000 내지 50,000 cPs인 도전성 수지 페이스트를 사용하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 점도가 8,000 내지 50,000 cPs인 도전성 수지 페이스트를 사용하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제9항에 있어서,
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 도전성 수지 페이스트의 도전성 금속 입자가 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 도전성 수지 페이스트의 도전성 금속 입자가 구리(Cu), 은(Ag) 및 표면이 은으로 코팅된 구리 중 적어도 하나를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제9항에 있어서,
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 세라믹 소체의 양 단면에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 이 되도록 상기 제1 및 제2 도전성 수지층을 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
상기 제1 및 제2 도전성 수지층을 형성하는 단계는, 상기 세라믹 소체의 양 단면에 해당하는 부분의 두께와 상기 세라믹 소체의 코너 부분에 해당하는 부분의 두께의 비율이 1~5:1 이 되도록 상기 제1 및 제2 도전성 수지층을 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
제9항에 있어서,
상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계는, 상기 제1 및 제2 도전성 수지층의 표면에 니켈(Ni) 도금층을 형성하고, 상기 니켈 도금층의 표면에 주석(Sn) 도금층을 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
상기 제1 및 제2 도전성 수지층의 표면을 도금하는 단계는, 상기 제1 및 제2 도전성 수지층의 표면에 니켈(Ni) 도금층을 형성하고, 상기 니켈 도금층의 표면에 주석(Sn) 도금층을 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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