KR101883049B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 세라믹 바디의 실장 면에 대해 수직으로 복수의 유전체층과 제1 및 제2 내부 전극을 적층하되, 제1 및 제2 내부 전극은 세라믹 바디의 실장 면과 실장 면을 사이에 두고 서로 대향하는 양면을 통해 각각 노출되고, 세라믹 바디에는 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되도록 제1 및 제2 외부 전극이 배치되며, 세라믹 바디의 실장 면에는 제1 및 제2 내부 전극의 노출되는 부분 중 제1 및 제2 외부 전극과 미접촉되는 부분을 커버하도록 절연층이 형성되는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{Multilayered capacitor and board for mounting the same}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

LSI(large scale integrated circuit)는 스마트 폰(smartphone)의 어플리케이션 프로세서(application processor)를 대표하는 부품이다.

최근 상기 LSI의 다기능화와 고집적화에 따라 소비 전류가 증가되고, 구동 주파수의 고주파화에 의해 전원 회로에 급격한 과도 전류가 발생되면서 시스템의 동작을 보증하는 전원 전압 허용치가 감소되어 전원 노이즈에 대한 시스템의 안정성이 취약해졌다.

고기능 LSI의 시스템 안정성을 높이기 위해서는, 전원 임피던스(impedance)를 넓은 주파수 대역으로 작게 설계할 필요가 이으며, 상기 전원 임피던스는 보드(board)와 디커플링 커패시터(decoupling capacitor)의 설계에 영향을 받는다.

즉, 상기 전원 임피던스를 감소시키기 위해, 디커플링 커패시터의 ESL(등가직렬인덕턴스; Equivalent Series Inductance)을 낮추는 것이 요구되고, 이와 함께 디커플링 커패시터의 고용량화에 대한 연구도 필요하다.

국내등록특허 제10-1141457호 국내공개특허 제10-2014-0142848호

본 발명의 목적은, 전류 패스(current path)의 단면적을 감소시켜 ESL을 저감시키고 커패시터의 용량을 증가시킬 수 있도록 한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 세라믹 바디의 실장 면에 대해 수직으로 복수의 유전체층과 제1 및 제2 내부 전극을 적층하되, 제1 및 제2 내부 전극은 세라믹 바디의 실장 면과 실장 면을 사이에 두고 서로 대향하는 양면을 통해 각각 노출되고, 세라믹 바디에는 제1 및 제2 내부 전극의 노출된 부분과 각각 접속되도록 제1 및 제2 외부 전극이 배치되며, 세라믹 바디의 실장 면에는 제1 및 제2 내부 전극의 노출되는 부분 중 제1 및 제2 외부 전극과 미접촉되는 부분을 커버하도록 절연층이 형성되는 적층형 커패시터 및 그 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, 전류 패스(current path)의 단면적을 감소시켜 저ESL 특성을 극대화하고 제1 및 제2 내부 전극의 오버랩되는 면적을 증가시켜 커패시터의 용량을 증가시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1을 뒤집어 나타낸 사시도이다.
도 3은 도 2에서 외부 전극과 절연층을 제거하여 나타낸 사시도이다.
도 4는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 5는 도 1의 단면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 세라믹 바디를 뒤집어 나타낸 사시도이다.
도 8은 도 6에서 세라믹 바디에 베이스 전극이 형성된 것을 나타낸 사시도이다.
도 9는 도 8에서 절연층이 더 형성된 것을 나타낸 사시도이다.
도 10은 도 6의 단면도이다.
도 11은 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 12는 종래의 수평 타입 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 13은 도 6의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 14는 본 발명의 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이다.
도 15는 도 14의 적층형 커패시터의 전류 변화 및 전압 변동을 나타낸 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

적층형 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1을 뒤집어 나타낸 사시도이고, 도 3은 도 2에서 외부 전극과 절연층을 제거하여 나타낸 사시도이고, 도 4는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극의 적층 구조를 나타낸 분리사시도이고, 도 5는 도 1의 단면도이다.

도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 복수의 유전체층(111)이 적층되며 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110), 제1 및 제2 외부 전극(131, 132), 및 절연층(140)을 포함한다.

세라믹 바디(110)는 서로 마주보는 Z 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 X 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 Y 방향의 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.

이하, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.

이러한 세라믹 바디(110)는 복수의 유전체층(111)을 제1 면(S1)에 대해 수직이 되게 Y 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.

세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

또한, 유전체층(111)에는 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부 전극을 가지는 액티브층과, Y 방향의 마진부로서 상기 액티브층의 양측에 각각 배치되는 커버(112, 113)를 포함할 수 있다.

상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Y 방향으로 번갈아 적층하여 형성할 수 있다.

커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 최외곽에 위치한 내부 전극의 양측에 각각 적층하여 형성할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 외부 전극(131)은 세라믹 바디(110)의 X 방향의 제3 면(S3)에 형성되는 제1 베이스부(131a)와, 제1 베이스부(131a)에서 세라믹 바디(110)의 제1 면(S1)의 일부까지 연장되는 제1 밴드부(131b)를 포함한다.

이때, 제1 밴드부(131b)는 필요시 제2 면(S2)의 일부 및 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되게 형성될 수 있다.

제2 외부 전극(132)은 제1 외부 전극(131)과는 다른 극성의 전기를 인가 받는 전극으로서, 세라믹 바디(110)의 X 방향의 제4 면(S4)에 형성되는 제2 베이스부(132a)와, 제2 베이스부(132a)에서 세라믹 바디(110)의 제1 면(S1)의 일부까지 연장되는 제2 밴드부(132b)를 포함한다.

이때, 제2 밴드부(132b)는 필요시 제2 면(S2)의 일부 및 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되게 형성될 수 있다.

한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 각각 형성될 수 있다.

상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치된다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 내부 전극(121)은 세라믹 바디(110)의 제1 면(S1)과 제3 면(S3)을 통해 노출되도록 형성된다.

본 실시 형태에서, 제1 내부 전극(121)은 세라믹 바디(110)의 X-Z 방향으로 제1 면(S1)과 제3 면(S3)에 접촉되는 모서리를 통해 노출되도록 형성될 수 있다.

이때, 제1 외부 전극(131)의 제1 밴드부(131b)는 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 제1 내부 전극(121)의 일부와 접속되어 전기적으로 연결될 수 있고, 제1 외부 전극(131)의 제1 베이스부(131a)는 세라믹 바디(110)의 제3 면(S3)을 통해 노출되는 제1 내부 전극(121)의 일부와 접속되어 전기적으로 연결될 수 있다.

또한, 제1 외부 전극(131)의 제1 밴드부(131b)의 길이는 제1 내부 전극(121)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 부분의 길이 보다 짧게 형성된다.

따라서, 제1 내부 전극(121)의 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 부분 중 일부는 제1 외부 전극(131)의 제1 밴드부(131b)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 구조를 가진다.

제2 내부 전극(122)은 세라믹 바디(110)의 제1 면(S1)과 제4 면(S4)을 통해 노출되도록 형성된다.

본 실시 형태에서, 제2 내부 전극(122)은 세라믹 바디(110)의 X-Z 방향으로 제1 면(S1)과 제4 면(S4)에 접촉되는 모서리를 통해 노출되도록 형성될 수 있다.

이때, 제2 외부 전극(132)의 제2 밴드부(132b)는 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 제2 내부 전극(122)의 일부와 접속되어 전기적으로 연결될 수 있고, 제2 외부 전극(132)의 제2 베이스부(132a)는 세라믹 바디(110)의 제4 면(S4)을 통해 노출되는 제2 내부 전극(122)의 일부와 접속되어 전기적으로 연결될 수 있다.

또한, 제2 외부 전극(132)의 제2 밴드부(132b)의 길이는 제2 내부 전극(122)에서 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 부분의 길이 보다 짧게 형성된다.

따라서, 제2 내부 전극(122)의 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 부분 중 일부는 제2 외부 전극(132)의 제2 밴드부(132b)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 노출되는 구조를 가진다.

본 실시 형태에서는, 제1 및 제2 내부 전극(121, 122)이 세라믹 바디(110)의 제1 면(S1)을 통해 노출되도록 확장되므로, 세라믹 바디의 절단 마진이 작아지고 제1 및 제2 내부 전극(121, 122)이 서로 오버랩되는 면적은 증가됨으로써 적층형 커패시터의 용량을 증가시킬 수 있다.

절연층(140)은 세라믹 바디(110)의 제1 면(S1)에 형성되며, 제1 및 제2 내부 전극(121, 122) 중에서 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)에 의해 각각 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되는 부분을 커버하여 절연 처리하는 역할을 한다.

이러한 절연층(140)은 에폭시와 페놀 또는 세라믹 슬러리 중 하나로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 절연층(140)의 재료는 시각적으로 판별이 용이한 세라믹 재료 등으로 구성하여 적층체의 방향성을 작업자가 확인하기 용이하도록 형성될 수 있다.

또한, 절연층(140)은 세라믹 바디(110)의 X 방향의 제3 면(S3) 및 제4 면(S4)의 일부 및 Y 방향의 제5 면(S5) 및 제6 면(S6)의 일부까지 연장될 수 있다.

이러한 절연층(140)의 길이는 세라믹 바디(110)의 길이 보다 짧게 형성될 수 있고, 세라믹 바디(110)의 X 방향의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치될 수 있다.

또한, 절연층(140)의 두께는 10㎛ 이하일 수 있다.

또한, 제1 또는 제2 내부 전극(121, 122)과 세라믹 바디(110)의 제2 면(S2) 사이의 거리, 즉 마진의 두께는 절연층(140)의 두께 보다 클 수 있다.

한편, 본 실시 형태에서, 제1 및 제2 외부 전극(131, 132)은, 제1 및 제2 밴드부(131b, 132b)가 절연층(140)의 양 단부 중 일부를 각각 커버하여 오버랩 되도록 형성될 수 있다.

이에 절연층(140)은 내부 전극 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 효과를 더 향상시킬 수 있다.

변형 예

도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 세라믹 바디를 뒤집어 나타낸 사시도이고, 도 8은 도 6에서 세라믹 바디에 베이스 전극이 형성된 것을 나타낸 사시도이고, 도 9는 도 8에서 절연층이 더 형성된 것을 나타낸 사시도이고, 도 10은 도 6의 단면도이다.

여기서, 제1 및 제2 내부 전극(121, 122) 및 절연층(140)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 외부 전극을 도시하여 이를 토대로 구체적으로 설명하기로 한다.

본 실시 형태의 적층형 커패시터(100')의 제1 및 제2 외부 전극은, 제1 및 제2 전극층(151, 152), 제1 및 제2 도전성 수지층(161, 162) 및 제1 및 제2 도금층을 포함한다.

제1 및 제2 전극층(151, 152)은 도전성 금속과 글라스 플릿(glass frit)를 포함하며, 세라믹 바디(110)의 표면에 접촉되며, 소결 공정에 의해 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 전기적으로 접속되는 부분이다.

이때, 제1 및 제2 전극층(151, 152)에 사용되는 도전성 금속은 정전 용량 형성을 위해 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

제1 및 제2 도전성 수지층(161, 162)은 제1 및 제2 전극층(151, 152)을 각각 커버하도록 형성되며, 열경화수지와 금속을 주성분으로 한다.

이때, 제1 및 제2 도전성 수지층(161, 162)에 포함되는 금속은 제1 및 제2 전극층(151, 152)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.

상기 제1 및 제2 도금층은 제1 및 제2 도전성 수지층(161, 162)을 각각 커버하도록 형성되며, 내측에서부터 순서대로 제1 및 제2 니켈(Ni) 도금층(171, 172)과, 제1 및 제2 니켈 도금층(171, 172) 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층(181, 182)을 포함할 수 있다

적층형 커패시터의 실장 기판

도 11는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.

도 11을 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은, 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성되는 제1 및 제2 전극 패드(221, 222)를 포함한다.

이때, 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 배치된 상태에서 솔더(231, 232)에 의해 접합되어 기판(210)과 전기적으로 연결될 수 있다.

도 12는 종래의 수평 타입 적층형 커패시터가 기판에 실장된 모습을 도시한 단면도이다.

도 11 및 도 12를 참조하면, 본 실시 형태의 적층형 커패시터(100)는, 제1 및 제2 내부 전극(121, 122)이 세라믹 바디(110)의 제1 면(S1)과 서로 대향되는 제3 및 제4 면(S3, S4)을 통해 각각 노출되고, 제1 및 제2 외부 전극(131, 132)이 세라믹 바디(110)의 제1 면(S1)과 서로 대향하는 제3 및 제4 면(S3, S4)에서 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접촉되어 전기적 연결이 이루어진다.

따라서, 전류가 흐르는 기판(210)과 제1 및 제2 내부 전극(121, 122) 간의 전류 패스(Current Path: CP1)의 단면적을 줄여서 저ESL 특성을 극대화하고 고주파 노이즈 제거효과 향상되어 Q 특성 값을 높일 수 있으며, 이와 동시에 내부 구조의 결함 발생률도 줄일 수 있다.

반면에, 종래의 수평 타입 적층형 커패시터(100")는, 제1 및 제2 내부 전극(121', 122')이 세라믹 바디(110)의 제3 및 제4 면(S3, S4)을 통해 번갈아 노출되도록 형성되며, 이에 전류 패스(CP2)의 면적이 본 실시 형태의 적층형 커패시터 보다 상대적으로 증가되어 ESL이 높아지고 Q 특성 값은 낮아질 수 있으며, 이와 동시에 내부 구조의 결함 발생률도 증가될 수 있다.

한편, 도 11에서는 도 1의 적층형 커패시터를 기판에 실장한 구조를 도시하여 설명하고 있으나, 예컨대 도 12와 같이 도 6의 적층형 커패시터를 기판에 실장 하는 등, 다른 실시 형태의 적층형 커패시터도 유사한 형태로 기판 상에 실장하여 구성할 수 있다.

LSI 전원에는 전압 조정기(Voltage Regulator)로부터 LSI 사이에 여러 디커플링 커패시터(Decoupling Capacitor)가 배치되며 전원 임피던스를 규정하는 대역에서 허용치 이하로 설계를 하는데, 여러 디커플링 커패시터의 배치에 따라 커패시터 간의 반공진(anti-resonance)이 유발되고, 임피던스가 증가될 수 있다.

이러한 문제를 해소하기 위해, 종래에는 보다 많은 수의 디커플링 커패시터를 배치하고, 커패시터의 레이아웃(Layout)을 변경하여 요구하는 특성을 달성하고 있다.

그러나, 스마트폰과 같이 휴대폰 단말기가 고성능화됨에 따라 PCB 상의 디커플링 커패시터의 실장 공간도 제한되어 적은 소자수로 설계를 만족해야 하는 상황이다.

도 14는 본 발명의 적층형 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이고, 도 15는 도 14의 적층형 커패시터의 전류 변화 및 전압 변동을 나타낸 그래프이다.

도 14 및 도 15를 참조하면, 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키는 역할을 한다.

본 발명의 일 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용하는 경우, 도 15에 도시된 바와 같이, 단일 개체로도 정전 용량이 크고 ESL이 작아 상기 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동 흡수가 잘 이루어지는 것을 알 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층형 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 베이스부
131b, 132b: 제1 및 제2 밴드부
140: 절연층
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (10)

  1. 서로 마주보는 제1 및 제2 면과 상기 제1 및 제2 면을 연결하고 서로 마주보는 제3 및 제4 면과 상기 제1 및 제2 면을 연결하고 상기 제3 및 제4 면을 연결하고 서로 마주보는 제5 및 제6 면을 포함하고, 실장 면인 제1 면에 대해 수직으로 적층되는 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되며, 제1 면 및 제3 면을 통해 노출되는 제1 내부 전극과 제1 면 및 제4 면을 통해 노출되는 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 제1 면에 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분 중 상기 제1 및 제2 외부 전극과 미접촉되는 부분을 커버하는 절연층; 을 포함하고,
    상기 제1 내부 전극이 상기 세라믹 바디의 제1 면과 제3 면을 연결하는 모서리를 통해 노출되고, 상기 제2 내부 전극이 상기 세라믹 바디의 제1 면과 제4 면을 연결하는 모서리를 통해 노출되고, 상기 절연층은 상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 제1 면으로 노출되는 부분을 커버하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 또는 제2 내부 전극과 상기 세라믹 바디의 제2 면 사이의 거리가 상기 절연층의 두께 보다 큰 적층형 커패시터.
  3. 제1항에 있어서,
    상기 절연층의 두께가 10㎛ 이하인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 절연층이 상기 세라믹 바디의 제1 면에서 상기 세라믹 바디의 제3 및 제4 면의 일부 및 제5 및 제6 면의 일부까지 연장되는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 바디에 순서대로 배치되는 제1 및 제2 전극층, 제1 및 제2 도전성 수지층 및 제1 및 제2 도금층을 각각 포함하는 적층형 커패시터.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 세라믹 바디의 제1 면에서 상기 세라믹 바디의 제3 및 제4 면까지 각각 연장되고, 서로 이격되게 배치되는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 절연층이 에폭시 또는 세라믹 슬러리 중 하나로 이루어지는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 세라믹 바디는 최외곽에 위치한 내부 전극의 양측에 각각 배치되는 커버를 더 포함하는 적층형 커패시터.
  10. 상부에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되는 제1항 내지 제5항 및 제7항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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