KR101498098B1 - 고전압 성능을 가지는 고캐패시턴스 다층레이어 - Google Patents
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Abstract
적층 세라믹 캐패시터에 대한 새로운 설계물는 표면 호락을 방지하기 위하여 부품에 코팅할 필요없이 고전압 성능을 갖는 것이 기술된다. 하나의 설계물는 고전압 성능을 유지하는 동안 고캐패시턴스를 위해 높은 겹친 면적을 결합한다. 이 설계물의 변형은 겹친 면적 및 실질적인 캐패시턴스가 낮은 이러한 경우임에도 불구하고 기술분야에서 기술된 다른 것들 뿐만 아니라 이 설계물를 넘어서는 전압 능력을 향상시켰다.
Description
본 출원은 2009년 7월 1일 출원된 미국 가출원 No. 61/222,296에 대한 우선권을 주장한다.
본 발명은 단위 부피당 높은 캐패시턴스(capacitance)를 나타내는 캐패시터 (capacitor)에 관한 것이다. 더 상세하게는, 본 발명은 호락(arc-over)이 일어나지 않고 고전압 등급(high voltage rating)을 가지는 전극 중첩(electrode overlap)을 개선하여 캐패시턴스를 향상시킨 개선된 내부 전도체 설계에 관한 것이다.
종래 고전압 캐패시터 설계는, 예를 들어 500Vdc 이상에서 사용하기 위한, 전형적으로, 동일한 다층 세라믹 소자 패키지 내에서 직렬로 2개 이상의 캐패시터를 결합시킨다. 이러한 직렬 설계는 유효 전압이 그 2개 캐패시터들 사이에 분배되기 때문에 유효 전압을 증가시키는 것에 효과적이다. 또한, 직렬로 배열된 캐패시터는 표면 호락의 발생을 감소시킴에 있어서도 효과적이다. 그러나 불행히도 직렬 소자의 유효 캐패시턴스 Ceff는, 1/Ceff = ∑1/Cn(여기서 n은 직렬로 된 캐패시터의 개수이다.)이기 때문에 현저하게 저하된다.
그러므로 전문가는 직렬 캐패시터에 의해 향상시킬 수 있는 고전압 성능에 대한 요망과 직렬 캐패시터에 의해 손상되는 고캐패시턴스에 대한 요망 사이에서 균형을 맞추어야 했다.
최고 약 2,500Vdc까지의 전압에 대하여 캐패시턴스는, 표준 MLCC 설계를 이용하면서, 캐패시터들 그 자체 또는 보드 또는 조립된 소자를 코팅함으로써 최소한의 섬락(flash over)에서 증가될 수 있다. 개별적 모놀리식 적층 캐패시터들의 경우에 리드들(leads)은 부착되고 에폭시 부분은 코팅된다. 이러한 접근법에서의 가장 큰 단점은, 리드(leaded) 부분은 자동화된 표면 장착 조립 공정(automated surface mount assembly process)에서 전형적으로 사용될 수 없고 리드들과 에폭시와 관련해서 약간의 추가 비용이 있다는 것이다.
섬락과 관련된 문제를 완화하기 위한 한가지 접근법은, 낮은 K 유전체 층들이 직렬 캐패시터 설계물의 상단과 하단에 이용되는 미국특허 제6,134,098호에서 기술되어 있다. 이 접근법은 섬락을 감소시키는데 효과적이지만 이것은 여전히 직렬 캐패시터 설계물이고 유효 캐패시턴스는 위에서 상세히 설명한 대로 낮다. 게다가, 다양한 물질들의 열팽창 계수의 차이는 열이 발생하는 동안 열 응력이 생성되기 때문에 문제가 된다.
시미즈 미치히사와 이토 가즈노리, 고마쯔 도시아키에 의한 일본특허 요약 2006-066831은, 연면 방전(surface discharge)의 시동 전압(starting voltage)을 상승시키는 다층 세라믹 캐패시터 설계물를 공개한다. 이 효과를 달성하기 위해 다중 내부 전극 프린트들을 이용하는 캐패시터들의 직렬형 배열체가 요구된다.
표면 장착의 능력을 유지하면서 부분들의 코팅은 호락을 지연시킬 수 있다. 두바(Duva)의 미국특허 6,627,529 및 관련 미국특허 6,683,782 모두가 참고로 여기에서 결합된, 다층 세라믹 캐패시터들에 파라-자일릴렌 폴리머(para-xylylene polymer) 코팅을 적용하는 장점들 및 방법들을 설명하고 있다. 개별적인 부분들 또는 최종 조립체들의 코팅은 엄청나게 많은 비용이 들어가므로 이러한 접근법들은 전자장치들의 고가 제품(high value added applications)에 제한되어왔다.
캐패시턴스 C는 다음의 방정식에 의해서 정의된다; C=εrε0An/t; 여기에서, εr은 유전체의 상대 유전율이고; ε0는 자유 공간의 유전율과 동일한 상수이다; A는 액티브(active)라 불리우는 각 내부 전도성 층의 겹친 면적(overlap area)이고; n는 활성자(actives)의 수이며 t는 전극 사이의 이격 간격 또는 두께이다. 그러므로, 층(layer) 분리를 감소시키는 반면 층(layer)의 수와 겹친 면적(overlap area)을 증가시키는 것은 계속적인 요망이다. 종종 전압을 증가시키기 위한 노력은 하나 또는 그 이상의 이러한 요망들과 상반된다.
예를 들어, 본 명세서에 참조를 위하여 결합되는 불티튜드 등(Bultitude et al.)의 미국특허 제7,336,475호에 제공된 보다 최근의 접근법에서, 비-직렬 설계물에서 고 캐패시턴스를 위한 상대적으로 높은 겹친 영역을 유지하면서, 표면-호락(surface-arc-over)을 금지하여 고 전압 능력을 가능케하는 차폐(shield) 전극이 사용된다. 이 설계는 차폐층과 접촉한 단자의 호락으로부터 아래의 반대 전하를 띤 전극을 보호하는 최상 및 바닥 차폐층을 결합한다. 호락을 방지하기 위하여 활성 전극을 겹치게 하면서 반대 극성의 단자에 연결시켜 부품의 측부를 따른 각 활성 전극을 보호함으로써 유사한 방법으로 기능하는 측면 차폐층들이 또한 기술되어 있다.
불티튜드의 미국특허공개 제09/0052111호는 전체가 참고를 위하여 결합되어 있는데 전압 절연항복(breakdown)을 더 증가시키기 위하여 스핀 코팅에 의해 적용된 폴리이미드의 코팅의 사용에 대하여 기술하고 있다. 전체로서 참고를 위하여 결합된 미국특허공개 제2009/0052112호에는 단자와 반대쪽 전극 사이를 차폐할 필요가 기술되어 있다. 양 경우에, 기술된 MLCC 설계는 마주보는 단자에 연결된 측면 차폐물을 사용한다.
활성층들의 각각에서 반대편 단자에 연결된 측면 차폐물의 존재는 차폐막과 활성 전극 사이에 파괴 경로의 위험을 제공한다. 캐패시터의 회로 단락(short circuit) 및 재앙적인 파괴를 초래하는, 이 경로가 전극 프린팅 공정 동안 오염 또는 전극 "블리드 아웃" 때문에 발생할 수 있다. 게다가, 공지의 설계들은 직렬 설계보다 더 많은 오버랩을 가지고 있어서 더 높은 캐패시턴스를 가지지만, 측면 차폐물들이 캐패시턴스에 기여하지 않는 상당한 면적을 차지한다. 측면 차폐물들이 점유하는 면적은 전극 겹친에 이용될 수 없기 때문에 전체 부피의 함수로서 유효 캐패시턴스를 감소시킨다.
기술분야의 진보에도 불구하고 고전압 용도에 사용하기 위한 최소한의 섬락을 가지는 개선된 캐패시턴스를 갖는 캐패시터에 대한 오랜 요망은 여전히 존재한다. 그러한 캐패시터가 여기에서 제공된다.
본 발명의 목적은 고캐패스턴스를 유지하면서 다른 유전체들 사이의 잠재적 열적 불일치 문제를 가진 또 하나의 타입의 유전체를 필요로 하지 않고 표면 호락이라고도 불리는 섬락이 감소된 캐패서터를 제공하는 것이다.
본 발명의 또 다른 목적은 유효 전압 정격의 손실 없이 단위 부피당 향상된 캐패시턴스를 갖고 섬락이 감소된 캐패시턴스를 제공하는 것이다.
여러 발명들로 개선된 캐패시터가 실현될 것이다. 이 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단(termination)은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직이며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리 보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 이하인 영역 폭을 가진다.
또 하나의 실시예에서 개선된 캐패시터가 제공된다. 이 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번하는 층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 상기 제 2 차 영역은 상기 제 2 일정거리보다 상기 제 2 측면 연장부로부터 더 길다.
또 하나 실시예에서는 다층 세라믹 캐패시터를 형성하는 방법이 제공된다. 상기 방법은 다음과 같은 단계를 포함한다:
일련의 시트들에 전도성 소재의 프린트 영역들의 패턴을 프린트하는 단계, 여기에서 각 프린트 영역은 벌크 영역과 제 2 차 영역을 가지고 있으며, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 보다 작은 영역 폭을 가진다;
다음과 같은 단계로 적층된 조립체를 형성하는 단계:
평행 오프셋 방식(parallel offset fashion)으로 바닥 시트 위에 제 1 시트를 덮어 씌우는 단계, 여기에서 바닥 시트의 적어도 하나의 프린트 영역은, 상기 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋되어 있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트 위에 제 2 시트를 덮어 씌우는 단계, 여기에서 제 2 시트의 적어도 하나의 프린트 영역은, 바닥 시트의 프린트 영역 및 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋 되어있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트와 제 2 시트 각각과 정렬된 프린트 영역을 가지는 추가 시트들을 덮어 씌우는 단계, 상기 겹쳐지고 측면에서 오프셋되어있는 프린트 영역들 사이에는 유전체를 갖고, 바닥 시트와 정렬된 프린트 영역을 갖는 최상 시트를 덮어 씌우는 단계;
제 1 내부 전도체들을 형성하는 제 1 층의 프린트 영역들; 제 2 내부 전도체들을 형성하는 제 2 층의 프린트 영역들 및 차폐층들을 형성하는 최상 시트와 바닥 시트의 프린트 영역들을 갖는 층상구조를 분리하기 위하여 겹쳐진 시트를 압축하고(compacting) 절단하는(dicing) 단계;
유기 물질들을 제거하고 겹쳐진 시트들(overlayed sheets)을 융합시켜 소성된 모노리스(a fired monolith)로 만들기 위하여 압축되고 절단된 겹쳐진 시트들을 가열하는 단계;
제 1 내부 전도체와 전기적으로 접촉된 제 1 외부 종단을 형성하는 단계; 및
제 2 내부 전도체와 전기적으로 접촉된 제 2 외부 종단을 형성하는 단계.
도 1은 캐패시터의 개략적인 단면도이다.
도 2는 도 1의 라인 2-2에 따른 캐패시터의 개략적인 단면도이다.
도 3은 캐패시터의 개략적인 단면도이다.
도 4a-4f는 내부 전도체의 개략적 개념도이다.
도 5는 활성 전극 프린트의 개략적 개념도이다.
도 6은 최상과 바닥의 차폐층 프린트의 개략적 개념도이다
도 7은 활성 전극 프린트의 개략적 개념도이다.
도 8은 활성 전극 프린트의 개략적 개념도이다.
도 9는 활성 전극 프린트의 개략적 개념도이다.
도 10a-f는 내부 전도체의 개략적 개념도이다.
도 11은 활성 전극 프린트의 개략적 개념도이다.
도 12는 캐패시터의 개략적인 단면도이다.
도 13은 라인 13-13에 따른 도 11의 캐패시터의 개략적인 단면도이다.
도 14는 라인 14-14에 따른 도 11의 캐패시터의 개략적인 단면도이다.
도 15는 활성 전극 프린트의 개략적 개념도이다.
도 2는 도 1의 라인 2-2에 따른 캐패시터의 개략적인 단면도이다.
도 3은 캐패시터의 개략적인 단면도이다.
도 4a-4f는 내부 전도체의 개략적 개념도이다.
도 5는 활성 전극 프린트의 개략적 개념도이다.
도 6은 최상과 바닥의 차폐층 프린트의 개략적 개념도이다
도 7은 활성 전극 프린트의 개략적 개념도이다.
도 8은 활성 전극 프린트의 개략적 개념도이다.
도 9는 활성 전극 프린트의 개략적 개념도이다.
도 10a-f는 내부 전도체의 개략적 개념도이다.
도 11은 활성 전극 프린트의 개략적 개념도이다.
도 12는 캐패시터의 개략적인 단면도이다.
도 13은 라인 13-13에 따른 도 11의 캐패시터의 개략적인 단면도이다.
도 14는 라인 14-14에 따른 도 11의 캐패시터의 개략적인 단면도이다.
도 15는 활성 전극 프린트의 개략적 개념도이다.
본 발명은 개선된 캐패시터에 관한 것이다. 더 상세하게는, 본 발명은 내부 전도층의 개선된 기하학적 구조를 가진 캐패시터에 관한 것이다.
본 발명은 공개의 필수요소이지만 발명을 제한하는 것이 아닌 다양한 도면들을 참조하여 기술될 것이다. 도면 전체에 걸쳐 비슷한 요소들은 적절히 숫자가 붙여질 것이다. 단순성을 위해, 이용된 실제 수는 상당히 클 수 있지만 활성층의 최소 수가 이해를 돕기 위해 도시되었다.
본 발명의 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단(termination)은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직이며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 이하인 영역 폭을 가진다.
또 하나의 실시예에서 개선된 캐패시터가 제공된다. 이 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번하는 층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 상기 제 2 차 영역은 상기 제 2 일정거리보다 상기 제 2 측면 연장부로부터 더 길다.
또 하나 실시예에서는 다층 세라믹 캐패시터를 형성하는 방법이 제공된다. 상기 방법은 다음과 같은 단계를 포함한다:
일련의 시트들에 전도성 소재의 프린트 영역들의 패턴을 프린트하는 단계, 여기에서 각 프린트 영역은 벌크 영역과 제 2 차 영역을 가지고 있으며, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 보다 작은 영역 폭을 가진다;
다음과 같은 단계로 적층된 조립체를 형성하는 단계:
평행 오프셋 방식(parallel offset fashion)으로 바닥 시트 위에 제 1 시트를 덮어 씌우는 단계, 여기에서 바닥 시트의 적어도 하나의 프린트 영역은, 상기 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋되어 있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트 위에 제 2 시트를 덮어 씌우는 단계, 여기에서 제 2 시트의 적어도 하나의 프린트 영역은, 바닥 시트의 프린트 영역 및 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋 되어있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트와 제 2 시트 각각과 정렬된 프린트 영역을 가지는 추가 시트들을 덮어 씌우는 단계, 상기 겹쳐지고 측면에서 오프셋되어있는 프린트 영역들 사이에는 유전체를 갖고, 바닥 시트와 정렬된 프린트 영역을 갖는 최상 시트를 덮어 씌우는 단계;
제 1 내부 전도체들을 형성하는 제 1 층의 프린트 영역들; 제 2 내부 전도체들을 형성하는 제 2 층의 프린트 영역들 및 차폐층들을 형성하는 최상 시트와 바닥 시트의 프린트 영역들을 갖는 층상구조를 분리하기 위하여 겹쳐진 시트를 압축하고(compacting) 절단하는(dicing) 단계;
유기 물질들을 제거하고 겹쳐진 시트들(overlayed sheets)을 융합시켜 소성된 모노리스(a fired monolith)로 만들기 하여 압축되고 절단된 겹쳐진 시트들을 가열하는 단계;
제 1 내부 전도체와 전기적으로 접촉된 제 1 외부 종단을 형성하는 단계; 및
제 2 내부 전도체와 전기적으로 접촉된 제 2 외부 종단을 형성하는 단계.
본 발명의 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단(termination)은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직이며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 이하인 영역 폭을 가진다.
또 하나의 실시예에서 개선된 캐패시터가 제공된다. 이 캐패시터는, 제 1 내부 전도체와 제 2 내부 전도체를 교번하는 층 형태로 가지고 있으며, 여기에서 제 1 내부 전도체는 제 1 극성을 가지고 제 2 내부 전도체는 반대극성을 가진다. 제 1 외부 종단은 제 1 내부 전도체와 전기적 접촉에 있고, 여기에서 제 1 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 측면을 따라 일정거리 연장한 제 1 측면 연장부를 갖는다. 제 2 외부 종단은 제 2 내부 전도체와 전기적 접촉에 있고, 여기에서 제 2 외부 종단은 제 1 내부 전도체 및 제 2 내부 전도체와 수직으로 있으며, 캐패시터의 제 2 측면을 따라 제 2 일정거리 연장한 제 2 측면 연장부를 갖는다. 제 1 내부 전도체는 제 2 일정거리보다 작은 제 2 외부 종단으로부터의 이격 간격까지 제 2 외부 종단을 향해 연장한다. 제 1 내부 전도체는 벌크 영역과 제 2 차 영역을 포함하고, 여기에서 상기 제 2 차 영역은 상기 제 2 일정거리보다 상기 제 2 측면 연장부로부터 더 길다.
또 하나 실시예에서는 다층 세라믹 캐패시터를 형성하는 방법이 제공된다. 상기 방법은 다음과 같은 단계를 포함한다:
일련의 시트들에 전도성 소재의 프린트 영역들의 패턴을 프린트하는 단계, 여기에서 각 프린트 영역은 벌크 영역과 제 2 차 영역을 가지고 있으며, 여기에서 제 2 차 영역은 벌크 영역의 벌크 폭 보다 작은 영역 폭을 가진다;
다음과 같은 단계로 적층된 조립체를 형성하는 단계:
평행 오프셋 방식(parallel offset fashion)으로 바닥 시트 위에 제 1 시트를 덮어 씌우는 단계, 여기에서 바닥 시트의 적어도 하나의 프린트 영역은, 상기 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋되어 있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트 위에 제 2 시트를 덮어 씌우는 단계, 여기에서 제 2 시트의 적어도 하나의 프린트 영역은, 바닥 시트의 프린트 영역 및 제 1 시트의 프린트 영역과 겹쳐지고 측면에서 오프셋되어 있고, 상기 겹쳐지고 측면에서 오프셋 되어있는 프린트 영역들 사이에는 유전체를 갖는다;
제 1 시트와 제 2 시트 각각과 정렬된 프린트 영역을 가지는 추가 시트들을 덮어 씌우는 단계, 상기 겹쳐지고 측면에서 오프셋되어있는 프린트 영역들 사이에는 유전체를 갖고, 바닥 시트와 정렬된 프린트 영역을 갖는 최상 시트를 덮어 씌우는 단계;
제 1 내부 전도체들을 형성하는 제 1 층의 프린트 영역들; 제 2 내부 전도체들을 형성하는 제 2 층의 프린트 영역들 및 차폐층들을 형성하는 최상 시트와 바닥 시트의 프린트 영역들을 갖는 층상구조를 분리하기 위하여 겹쳐진 시트를 압축하고(compacting) 절단하는(dicing) 단계;
유기 물질들을 제거하고 겹쳐진 시트들(overlayed sheets)을 융합시켜 소성된 모노리스(a fired monolith)로 만들기 하여 압축되고 절단된 겹쳐진 시트들을 가열하는 단계;
제 1 내부 전도체와 전기적으로 접촉된 제 1 외부 종단을 형성하는 단계; 및
제 2 내부 전도체와 전기적으로 접촉된 제 2 외부 종단을 형성하는 단계.
본 발명의 다층 세라믹 캐패시터의 단면의 개략적인 단면도는 도 1에서 개략적으로 도시되었다. 도 1에서 캐패시터(10)는 교차 극성의 다층의 내부 전도체들(11, 12)과 그 사이에 분산된 유전체 세라믹층들(15)을 포함한다. 교차(alternating) 내부 전도체들은 서로 반대편 외부 단자들(13, 14)에서 종결한다. 절연층(16)이 적용될 수 있다.
선 2-2에 따른 도 1의 캐패시터의 개략적인 단면도가 도 2에서 제공된다. 도 2에서 아크 포인트는 외부 단자(14)의 측면 연장부(17)와 내부 전도체(11)의 가장 가까운 연장부(18) 사이의 가장 가까운 포인트로서 존재한다.
본 발명의 구현예는 내부 전도체들에 평행하도록 취해진 개략적인 단면도로써 도 3에서 도시되었다. 도 3에서, 제 1 내부 전도체(111)는 공통 극성의 외부 종단(113)과 전기적으로 접촉해 있다. 제 2 내부 전도체(112)도 또한 공통극성의 외부 종단(114)과 전기적으로 접촉해 있으며, 제 1 및 제 2 내부 전도체들은 알 수 있듯이 반대 극성을 나타낸다. 유전체(115)는 전도성 전극들의 사이 및 주위에 있다. 절연성 층(116)이 적용될 수 있다.
설명하기 위하여 제 1 내부 전도체 및 제 2 내부 전도체는 동일한 형상과 크기를 가진다. 다양한 형상들과 크기들은 생산 목적을 위하여 기능을 가지지만, 이하보다 자세하게 설명되듯이 섬락을 방지해야하는 구속 이내에서 각각 가능한한 크게 설계되기 때문에 생산 목적을 위하여 내부 전도체들은 동일한 것은 매우 바람직하다. 설명에서 내부 전도체는 하나의 층 또는 양쪽의 층을 의미한다.
내부 전도성 층은 가장 바람직하게는 직사각형인 벌크영역(120)과 제 2 차 영역(121)을 가지는 것으로 정의된다. 벌크 영역 및 제 2 차 영역은 기하학적 목적으로 정의된 것이고 바람직하게는 층의 두께 또는 조성에서 차이가 없는 이음매 없는(semaless) 내부 전도성 층을 형성하도록 취해진다. 제 2 차 영역의 적어도 하나의 부분은, 외부 종단 측면 연장부(117)이 측면을 따라 연장된 거리(D2)보다 반대 극성의 외부 종단(117)에 더 가까운 거리(D1)에 있다.
벌크 영역(120)은 반대 극성의 내부 전도성 층과 가장 많은 겹침을 제공하기 위하여 가능한 큰 것이 바람직하다. 제 2 차 영역(121)은 벌크 영역의 폭보다 좁은 폭을 가지고 있는 영역으로 이루어진다. 제 2 차 영역의 좁혀진 영역은 외부 종단 측면 연장부(117)와 제 2 차 영역의 좁혀진 부분(118) 사이의 최단 거리가 내부 전도체과 반대 극성의 외부 종단 사이의 최단분리거리(D1)만큼 적어도 크도록 보장한다. 벌크 영역의 높이(H)는 바람직하게는 공통 극성의 외부 종단과의 접점으로부터 측정된 내부 전도층의 최장 길이의 적어도 66%이다. 25%만큼 낮은 벌크 영역 높이가 성공적으로 도시되었다.
대표적인 내부 전도체들은 도 4A-4F에 간략하게 보여주고 있다. 여기에서 직사각형 벌크 영역(120) 및 제 2 차 영역(121)을 갖는 각각의 내부 전도체(111)이 예시되어 있다.
도 4a에서 제 2 차 영역은 반구형의 형상을 포함한다. 반구형 형상은 전체 영역에 걸쳐서 동일한 반경을 가짐으로써 반원을 형성할 수 있다. 변형예로서, 반경은 달라져서 반타원 또는 반장형 형상(semi-obroundshape)을 형성할 수 있다. 여기에서 장방형은 두 개의 반원의 끝점에 접선을 평행하게 연결된 두 반원들로 이루어진다.
도 4b에서, 제 2 차 영역은 부분적으로 둥글게 된 직사각형 형상을 포함한다. 둥글게 된 부분들은 전체 둥근 영역에 걸쳐 동일 반경을 가져 반원을 형성할 수 있거나 반경이 변하게, 반 타원형 모양 또는 반-장박형(semi-obround) 형상을 형성할 수 있다.
도 4c에서, 제 2 차 영역은 바람직하게는 사다리꼴 형상이며 더 짧은 평행한 면이 벌크영역 맞은편에 있다.
도 4d에서, 제 2 차 영역은 직사각형이며 길이 L은 벌크 영역의 폭 W 보다 작다.
도 4e에서, 제 2 차 영역은 오목한 사다리꼴이며, 사다리꼴의 비-평행면들은 오목하다. 오목한 형상은 바람직하게는 둥글게 되어 전 둥근 영역에 걸쳐 같은 반경을 가져 반원을 형성할 수 있거나 반경이 변하게, 도 4A에 대해 기술된 바와 같이 반-타원형 모양 또는 반-장박형 모양을 형성할 수 있다.
도 4f에서, 제 2 차 영역은 사다리꼴인 첫번째 2 차 영역과 반원형인 두번째 2차 영역의 조합이다.
제 2 차 영역에서, 외부 종단 측면 연장부의 가장 가까운 부분과 내부 전도체 사이의 간격이 제 2 차 부분과 반대 극성의 외부 종단 사이의 간격보다 더 크도록 어떤 둥근 부분의 반경도 크다.
유전체 세라믹 층들은 바람직하게는 유전체 세라믹 조성물을 포함한다. 세라믹 경우 주요 조성물질은 예를 들어 BaTiO3, BaCaTiZrO3, BaCaZrO3, BaZrO3, CaZrO3 및/또는 CaTiO3 로 만들어질 수 있으나 본 발명은 사용된 세라믹 유전체 물질 및 본 분야에 알려진 다른 유전체 물질, 절연체, 자기 재료 및 반도체 재료, 또는 이들의 조합의 유형에 특별히 제한되지 않는다. 유전체 세라믹 조성물은 귀금속 또는 비금속(base metal) 내부 전도체들과 결합하여 사용될 수 있다. 값싼 비금속 전극들이 가장 바람직하며, 이들은 전도체에 손상을 입히지 않고 니켈과 같은 보통 비금속의 융점 아래의 환원 분위기에서 소결될 수 있는 비-환원성 세라믹을 필요로 하며, 고 전극 연속성 및 우수한 전기 성질을 갖는 캐패시터를 생산한다.
내부 전도체들은 귀금속 또는 비금속을 포함한다. 보통 비금속들(Common base metals)은 환원 분위기에서 가열될 수 있는 니켈, 텅스텐, 몰리브덴, 알루미늄, 크롬, 구리 또는 이들의 합금을 포함한다. 보통 귀금속은 은, 팔라듐, 백금, 금 또는 이들의 합금이다. 가장 바람직하게는 비금속은 니켈이다.
외부 종단들 및 측면 연장부들의 조성물은 본 명세서에서 특별히 제한되지 않으며, 기술분야에서 전형적으로 이용되는 어떠한 조성물도 충분하다. 은, 팔라듐, 구리, 니켈 또는 다양한 유리 프릿(frits)과 혼합된 내부 전도체들과 상존할 수 있는 이들 금속의 합금은 특히 적절하다. 도금 층(plating layer) 또는 다중 도금 층들이 외부 말단 종단 상에 형성될 수 있다.
내부 전도체들에서 비금속을 사용하기 때문에, 본 발명의 캐패시터는 바람직하게는 환원 분위기에서 가열된다. 환원 전체 분위기 평균 PO2는 10-3 내지 10-18 atm 이고, 한편 일체형(monolith) 캐패시터 안의 국부 영역들에서의 PO2는 ~ 10-28atm 과 같이 낮은 것으로 추정되었다(C.A. Randall, et al., "A Structure-Property-Processing Approcach Targeted to the Challenges in Capacitive Ceramic Devices," CARTS USA 2006 Proceedings, at 3-12, April 3-6, 2006).
본 발명의 장점은 일반적으로 사용된 동일한 재료들 및 당업자에게 친숙한 종래 테이프 캐스팅 공정(a tape casting process)을 이용하여 할 수 있다는 것이다. 이 공정에서, 상당량의 티탄산 바륨을 포함하는 X7R 유전체와 호환가능한 바람직한 비금속 등의 세라믹 분말이 유기 매체에 분산되고 이어서 테이프로 캐스트된다.
유기 매체 내의 니켈의 페이스트의 경우, 그 테이프의 일부가 전극 패턴으로 프린트된다.
단지, 본 발명의 제조 공정의 한 예로서, 선택된 세라믹 화합물들을 물 또는 예를 들어 에탄올, 이소프로판올, 톨루엔, 에틸 아세테이트, 프로필 아세테이트, 부틸 아세테이트 또는 이들의 블렌드 등의 유기 용매 중의 분산제와 블렌딩하고 분쇄하여 세라믹 슬러리를 제조한다. 분쇄 후, 결합제 및 점도를 조절하기 위한 가소제를 첨가하여 테이프-캐스팅용으로 세라믹 슬립(slip)을 제조한다.
상기 슬립은 이어서 테이프-캐스팅에 의해 얇은 시트로 가공된다. 시트를 건조시킨 후에, 다중의 전극들이 예를 들어 스크린 프린팅 방법을 사용하여 시트에 패턴화되어 프린트된 세라믹 시트를 형성한다.
라미네이트 그린보디(green body)는 폴리카보네이트, 폴리에스테르 등의 물체 위에: 1) 바닥 커버를 나타내는 일정 수의 비프린트된 세라믹 시트, 이어서 2) 양 단부에서 끝나는 교번 전도체들을 생성하기 위하여 교번 방향들의 프린트된 세라믹 시트, 및 3) 최상 커버를 나타내는 일정 수의 비프린트된 세라믹 시트를 적층하거나 유사한 방법으로 제조된다. 프린트된 및 비프린트된 시트들의 적층 순서에서의 변이체가 본 발명의 유전 물질과 함께 사용될 수 있다. 이 적층체(stack)을 이어서 20℃ 내지 120℃에서 압착하여 모든 적층된 층들의 접착을 증진시킨다. 적층된 그린보디를 이어서 개개의 그린 칩들로 절단한다.
귀금속 내부 전도체들로 만들어진 캐패시터는 1400℃를 초과하지 않는 온도까지 공기 중에서 소결될 수 있다. 비금속들의 경우, 세라믹을 이어서 대략 1500℃를 초과하지 않는 온도에서 10-3 내지 10-18 atm의 부분 산소 분압을 갖는 환원 분위기에서 소결한다.
소결된 캐패시터는 바람직하게는 본 분야에 알려진 배럴 또는 샌드 블라스트에 의한 엔드 표면 그라인딩(end surface grinding)을 거치고, 내부 전도체에 종단을 형성하기 위하여 외부 전극 페이스트를 가한다. 이어서 추가의 가열이 종단의 형성을 완성시키기 위하여 행해진다. 귀금속 전극 경우, 상기 가열(firing)은 전형적으로 약 500℃ 내지 900℃의 온도의 공기 중에서 행해진다. 비금속 경우, 이 가열은 전형적으로 약 600℃ 내지 1000℃의 온도에서 약 0.1 내지 1 시간 동안 행해진다.
그리고 나서 외부 전도체들의 납땜성을 향상시키고 산화를 방지하기 위하여 외부 전도체 상에 니켈 및 주석의 층들을 도금될 수 있다.
본 발명의 특히 바람직한 실시형태가 도 10a 내지 10f에 예시된다. 여기에서, 각 전도체는 도 4a 내지 4f에 예시되고, 도면들에 대해 기술된 바와 같이 벌크 영역(120) 및 제 2 영역(121)을 갖는다. 도 10a-10f에서 바람직하게는 형상과 크기에서 제2 영역과 동일한 제 3 영역(121')이 제공된다. 제 2 영역 및 제 3 영역은 형상 및 크기에서 다를 수 있으나, 이는, 뒤따른 설명으로부터 보다 잘 이해될 것으로서 제조 복잡성이 증가하기 때문에 매우 바람직하지 않다.
도 10a-10f와 관련하여 기술된 바와 같이, 대칭 전도체의 장점이 도 11을 참조하여 설명될 것이다. 도 11에서, 편의를 위해 직사각형 벌크 영역 및 대칭적으로 배치된 사다리꼴 2차 및 3차 영역을 갖는 전도성 영역이 예시된다. 시트(700)은 그위에 다수의 동일한 프린트 영역(701)과 함께 형성된다. 각 프린트 영역은 좁아진 단부들 사이에서 측정할때, 인접한 프린트 영역으로부터 거리, S 만큼 분리되는 것이 바람직하다. 실제로, 거리 S는 추후의 프린트 영역들 사이의 어떤 단락 또는 아킹(arcing)을 피할 정도로 클 필요가 있다. 적어도 0.20 mm(0.08 인치)의 간격이 만족스럽다. 상기 설계물의 장점은 최상 및 바닥 차폐층들 및 양 극성을 갖는 전극들이 통상의 프린트로부터 만들어질 수 있다. 이는 다중 프린트 패턴들에 대한 필요성을 제거하고, 제조능력을 크게 개선한다. 예를 들어, 시트는 라인(702 및 702')을 따라 절단될 수 있고, 여기에서, 예시된 프린트 영역의 각 반이 도 12-14 및 그의 설명을 참고하여 보다 분명히 실현되는 바와 같이, 마무리 제품에서 차폐층으로서 기능을 할 것이다. 유사하게, 시트는 라인(703 및 703')을 따라 절단될 수 있고, 이 선은 절단 라인에서 외부 종단에 부착되어 제 1 극성의 활성 층을 형성하기 위하여 프린트 영역을 바로 분리하고자 하는 의도이다. 유사하게, 시트는 라인(704 및 704')을 따라 절단될 수 있어, 2차 극성의 활성 층을 형성할 수 있다. 바람직하게는 절단 라인 (702 및 702')은 프린트 영역내에 중심을 갖고, 반면에, 절단 라인(703, 703'; 및 704, 704')은 바람직하게는 프린트 영역의 바로 안쪽에 있어, 결과적인 외부 종단과의 적정한 접촉을 보장한다. 층들은 라인 (705 및 705')을 따라 절단되어 개개의 용량성 유니트들을 절연시킨다.
도 11의 대칭 전도체를 이용하여 형성된 캐패시터가 도 12에서 측단면도로 예시된다. 도 13은 라인 13-13을 따라 취해진 도 12의 캐패시터의 횡단면도이고, 도 14는 라인 14-14를 따라 취해진 도 12의 캐패시터의 횡단면도이다. 도 12-14에서, 활성 전도체들(1111, 1112)은 반대 극성을 가지며 교차하는 활성 전도체들은 마주보는 외부 종단(1113, 1114)와 전기적 접촉을 한다. 탭(1019)은 도 15에서 예시된 절단 패턴들로부터 실현된 바와 같은 절단 패턴의 스크랩이다. 탭들은 특히 바람직하지 않으나, 절단 작업의 가공품이다. 차폐층들(1011, 1012, 1013, 및 1014)은 활성 전도체들에 평행하게 각 면 상에 배치된다. 차폐층들(1012, 1013)은 최근접 외부 종단에의 아크 형성(arcing)으로부터 인접한 활성 전도체를 보호하는 기능성 차폐물이다. 차폐층(1011, 1014)은 당 업계에서 이해되듯이 제조의 편리를 위하여 제공된 임의 전도체들이다. 임의 절연층(1116)도 상술한 바와 같다. 차폐층들은 도 11과 관련하여 기술된 것처럼 프린트 영역들의 간격에 해당하는 거리, S만큼 분리된다.
도 11-14와 관련한 설명으로부터 알 수 있듯이 대칭적 전극 패턴은 단일 패턴이 평행한 배치에서 인접한 시트들을 단지 이동시킴으로써 차폐층들 및 양 활성 전도체들로 사용될 수 있게 한다. 이것은 캐패시터 제조 동안 시트 설치를 매우 간편하게 하고, 어떠한 시트도 캐패시터 내의 어떠한 층으로 기능할 수 있어서, 제조되어야 하는 여러 부품들의 수를 최소화 시킬 수 있다.
실시예
다음의 실시예들은 동일한 재료와 0.001" (25.4㎛)의 동일한 가열된 두께로 만들어진 테이프를 이용한다. 모든 부품들은 동일 공정에 의해 동일 재료로 제조된 1206 케이스 사이즈를 이용했고 전기적 특성에 영향을 미치는 유일한 인자는 내부 전도체의 설계의 함수인 겹친 면적 A 이다. 어떠한 코팅들도 이들 캐패시터에 적용되지 않았다. 전도체 설계들은 표 1 및 실시예에서 더욱 상세히 기재된다.
| 실시예 | 전극 프린트들의 전체 개수 | 활성 또는 중간 활성 전극 프린트들 | 최상 및 바닥 차폐층 프린트들 |
| 1 | 40 | 40 | 0 |
| 2 | 42 | 40 | 2 |
| 3 | 42 | 40 | 2 |
| 4 | 42 | 40 | 2 |
| 5 | 42 | 40 | 2 |
| 6 | 42 | 40 | 2 |
| 7 | 42 | 40 | 2 |
| 8 | 42 | 40 | 2 |
비교 실시예 1
기본 MLCC는 도 5에 도시된 활성 겹친 패턴을 사용하여 제조되었고, 여기에서 인접한 시트들에 있어서 윈도우의 오버랩 면적들은, 당 업계의 기술중 하나에 의해 구현되듯이, 겹친다.
비교 실시예 2
추가적인 최초 및 최종 프린트들이 최상 및 바닥 전극 패턴에 추가되고 중간 활성 전도체들이 실시예에 기재된 것들과 동일하다는 점을 제외하고는 위 실시예에서 기재된 설계와 유사한 활성설계가 사용되었다. 이 최상과 바닥 차폐층 패턴은 도 5의 프린트된 테이프의 윈도우를 가지고 윈도우의 부분 영역(part area)을 덮어 씌운 것으로서 도 6에 도시했다.
비교 실시예 3
실시예 2에서 기재된 최상과 바닥 차폐층을 이용하는 것뿐만 아니라 측면 차폐물도 도 7 하단에 도시된 바와 같이 중간 활성물에 사용되었다. 게다가, 이용 가능한 겹친 면적을 극대화하고 또한 가능한 가장 높은 캐패시턴스를 달성하기 위해 오로지 2개의 측면 차폐물이 사용되고, 측면 차폐물은 캐패시터의 맞은편 단자에 연결되기 때문에, 측면 차폐물과 활성물 사이에 낮은 절연 경로에 의해 초래되는 캐패시터 절연항복은 단락과 큰 장애를 야기할 것이라는 것을 또한 알 수 있다.
발명의 실시예들 4-7
실시예 2와 3에 기재된 바와 같이 최상과 바닥 차폐물이 이용되었지만 상기 도 7에서 기술된 활성층들(active layers)에 측면 차폐물들이 없다. 본 발명의 내부 전도체들은 반대 극성의 종단 및 내부 전도성 층의 말단과의 간격를 증가시키기 위하여 전도체의 제 2 차 영역들(secondary zones)을 이용함으로써 측면 차폐물의 필요를 없앤다. 테이퍼링(tapering)이 실시예 1 및 2와 비교하여 이용 가능한 겹친 면적을 감소시킬지라도, 그것은 여전히 실시예 3과 비교하여 모든 경우에서 더 높은 캐패시턴스를 유지하면서 실시예 1 및 2 중 어느 것보다 더 높은 전기적 절연항복(breakdown)을 얻는다. 실시예 4, 5, 6 및 7의 본 발명의 전도체 설계물에서 사용되는 가열(firing) 후에 치수들은, 도 8을 참조하여 표 2에 요약되었다. 이런 방식으로 캐패시턴스는 표 3에서 보여주는 전기적 성질들에서 알 수 있듯이 고전압 절연항복(breakdown)을 유지하면서 극대화될 수 있다.
발명의 실시예 8
반원 테이퍼 설계물(semi-circle tapered design)가 전도체의 단부에 사용되었다. 이 경우에 전극(A4)의 최대 범위는 가열된 후, 2.02 mm (0.0795 인치)이며, 이것은 실시예 5 및 7과 같다. 중간 활성 프린트들은 도 9에 도시되었다. 실시예 1 내지 8의 전기적 성질은 표 3에 요약되었다.
이 전기적 데이터는, 실시예 4, 5, 6, 7 및 8에서 기술된 설계에 따라 제조된 MLCC의 평균 캐패시턴스가 비교 실시예 3에서 보다 높다는 것을 보여준다. 실시예 4는 실시예 3의 특허받은 설계의 81.01 nF와 비교하여 85.34 nF의 캐패시턴스를 갖는다. 실시예 4는 실시예 3보다 5.3% 이상 높은 캐패시턴스를 가지고 있다. 표 3은 이러한 캐패시턴스 측정과 관련된 표준 편차(σ)를 보여준다. 실시예 3 및 4와 관련된 3σ은 각각 2.22 nF와 1.65nF 이고 4.33nF의 증가된 캐패시턴스가 이것들의 조합(3.87 nF)보다 높기 때문에 결과들이 의미가 있다. 실시예 4, 5, 6 및 7에 있어서의 최소 전압 절연항복(breakdown)은, 모든 경우에서 실시예 3에서 기록한 1120 V의 최소값 보다 더 높다. 실시예 4, 5, 6, 7 및 8에 제시된 새로운 설계물들은 유사한 전압 성능을 가지는 실시예 3 보다 증가된 캐패시턴스를 제공하므로, 최소 전압 절연항복은 설계물 성능의 좋은 지표이다. 본 발명은 1120볼트 이상의 항복 전압(break down voltage)을 갖는 캐패시터들을 제공한다.
실시예 1 및 2가 가장 높은 캐패시턴스를 가지고 있을지라도 그들의 전압 절연항복(breakdown)이 모든 다른 실시예보다 더 낮다는 점에 또한 주목하여야 한다. 게다가, 가장 높은 최소 절연항복(breakdown) 전압은, 실시예 3보다 34.6% 더 높은 본 발명의 설계에서 얻은 가장 높은 캐패시턴스인 실시예 7에서 1350 V 이었다는 것을 알 수 있다. 실시예 8에서 기술된 반원 전극 패턴은 실시예 7와 비슷한 캐패시턴스를 가지고 있지만, 평균, 최대 및 최소 UVBD는 실시예 8보다 모두 약간 작다.
발명의 실시예 9-12
MLCC의 4 묶음(batches)은, 각각 층에 사용된 도 15의 전극 패턴을 사용하여 제조되었다. 도 15에서, 최상과 바닥 차폐층들은 커팅 박스 1501에 표시된 패턴을 절단함으로써 최종적으로 형성되었다. 제 1 극성 활성 단자 및 관련된 탭은 커팅 박스 1502에 표시된 패턴을 절단함으로써 최종적으로 형성되었고, 제 2 극성 활성 단자 및 관련된 탭은 커팅 박스 1503에 표시된 패턴을 절단함으로써 최종적으로 형성되었다. 각 층의 가열된 두께는 25.4㎛ (0.001 인치)였다. 각 MLCC는 44개 층을 이용하여 형성되었다. 각 묶음의 전기적 특성은 표 4에 제공된다.
표 4에 표시된 데이터로부터 알 수 있듯이, 단일 전극 패턴은 그렇지 않으면 획득할 수 없는 높은 절연항복(breakdown) 전압을 고캐패시턴스에 제공한다. 캐패시턴스 값들은 차폐물로서 사용되는 추가적인 2개의 전극에 의해 추가적인 캐패시턴스를 가능케 하면서도 미국특허 제7,336,475호의 실시예 3에 나타나는 것들을 초과한다. 단일 패턴은 최상과 바닥 차폐물에서의 갭의 형성 때문에 미국특허 제7,336,475호의 교시물에는 사용할 수 없을 것이다.
고전압 캐패시터 설계물들은 공지기술에서 현재 이용할 수 있는 것보다 더 높은 캐패시턴스와 상승된 전압 처리 성능을 제공한다는 것이 여기에서 밝혀진다.
본 발명은 이에 제한되지는 않으나 바람직한 구현예들을 특히 참조하여 설명되었다. 당업자는 구체적으로 명시하지 않은 추가적인 변경, 구현예들 및 실시예들을 실현할 수 있지만, 이것들은 여기에 첨부한 청구항에서 보다 구체적으로 청구한 본 발명의 범위 내에 속할 것이다.
Claims (30)
- 교번층 형태로 있는 제1 내부 전도체들 및 제2 내부 전도체들로서, 상기 제1 내부 전도체들은 제1 극성을 가지고 상기 제2 내부 전도체들은 반대극성을 가지며, 상기 내부 전도체들 중 제1 내부 전도체 각각과 제2 내부 전도체 각각은 벌크 영역, 2차 영역 및 3차 영역을 포함하고, 상기 2차 영역 및 3차 영역은 상기 벌크 영역보다 더 좁고 상기 벌크 영역의 반대 측들에 위치한, 제1 내부 전도체들 및 제2 내부 전도체들;
제1 탭들로서, 상기 제1 탭들 중 제1 탭 각각은 상기 제1 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 상기 동일 평면상의 제1 내부 전도체로부터 이격되고, 상기 벌크 영역보다 더 좁은, 제1 탭들;
제2 탭들로서, 상기 제2 탭들 중 제2 탭 각각은 상기 제2 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 상기 동일 평면상의 제2 내부 전도체로부터 이격되고, 상기 벌크 영역보다 더 좁은, 제2 탭들;
상기 제1 내부 전도체 각각의 하나의 상기 2차 영역에서 상기 제1 내부 전도체들과 전기적으로 접촉된 제1 외부 종단으로서, 상기 제1 외부 종단과 수직으로 있으며, 캐패시터의 측면을 따라 제1 일정거리 만큼 연속적으로 연장한 제1 측면 연장부를 갖는, 제1 외부 종단;
상기 제2 내부 전도체 각각의 하나의 상기 2차 영역에서 상기 제2 내부 전도체들과 전기적으로 접촉된 제2 외부 종단으로서, 상기 제2 외부 종단과 수직으로 있으며, 상기 캐패시터의 측면을 따라 제2 일정거리 만큼 연속적으로 연장한 제2 측면 연장부를 갖는, 제2 외부 종단;
적어도 하나의 차폐층으로서, 상기 제1 외부 종단과 전기적으로 접촉된 제1 차폐 전도체와 상기 제2 외부 종단과 전기적으로 접촉되고 상기 제1 차폐 전도체와 동일 평면상에 있는 제2 차폐 전도체를 포함하는, 적어도 하나의 차폐층;을 포함하고,
상기 제1 내부 전도체들은 상기 제2 외부 종단으로부터 이격 간격까지 상기 제2 외부 종단을 향해 연장되고,
상기 제1 차폐 전도체와 상기 제2 차폐 전도체는 제2 이격 거리만큼 이격되고, 상기 제1 이격거리와 상기 제2 이격거리는 동일한 것인, 캐패시터. - 제1항에 있어서,
상기 제1 내부 전도체들과 평행인 복수의 차폐층들을 추가로 포함하고, 또한 적어도 두 개의 상기 차폐층들은 인접한 내부 전도체와 반대 극성인 것을 특징으로 하는 캐패시터. - 제1항에 있어서,
상기 벌크 영역은 상기 제1 외부 종단으로부터 측정된 상기 제1 내부 전도체의 길이의 적어도 66%의 높이를 가지는 것을 특징으로 하는 캐패시터. - 제1항에 있어서,
1120V보다 더 큰 전압 절연항복을 가지는 것을 특징으로 하는 캐패시터. - 제4항에 있어서,
1500V보다 더 큰 전압 절연항복을 가지는 것을 특징으로 하는 캐패시터. - 교번층 형태로 있는 제1 내부 전도체들 및 제2 내부 전도체들로서, 상기 제1 내부 전도체들은 제1 극성을 가지고 상기 제2 내부 전도체들은 반대극성을 가지며, 상기 내부 전도체들 중 제1 내부 전도체 각각과 제2 내부 전도체 각각은 벌크 영역과 2차 영역을 포함하고, 상기 2차 영역은 상기 벌크 영역보다 더 좁은, 제1 내부 전도체들 및 제2 내부 전도체들;
제1 탭들로서, 상기 제1 탭들 중 제1 탭 각각은 상기 제1 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 상기 동일 평면상의 제1 내부 전도체로부터 이격되고, 상기 벌크 영역보다 더 좁은, 제1 탭들;
제2 탭들로서, 상기 제2 탭들 중 제2 탭 각각은 상기 제2 내부 전도체들 중 하나와 동일 평면상에 있고 반대 극성이며, 제1 이격 거리만큼 상기 동일 평면상의 제2 내부 전도체로부터 이격되고, 상기 벌크 영역보다 더 좁은, 제2 탭들;
상기 제1 내부 전도체들 각각의 상기 2차 영역에서 상기 제1 내부 전도체들과 전기적으로 접촉된 제1 외부 종단으로서, 상기 제1 외부 종단과 수직으로 있으며, 캐패시터의 측면을 따라 제1 일정거리만큼 연장한 제1 측면 연장부를 갖는, 제1 외부 종단;
상기 제2 내부 전도체들 각각의 상기 2차 영역에서 상기 제2 내부 전도체들과 전기적으로 접촉된 제2 외부 종단으로서, 상기 제2 외부 종단과 수직으로 있으며, 상기 캐패시터의 측면을 따라 제2 일정거리만큼 연장한 제2 측면 연장부를 갖는, 제2 외부 종단;
적어도 하나의 차폐층으로서, 상기 제1 외부 종단과 전기적으로 접촉된 제1 차폐 전도체와 상기 제2 외부 종단과 전기적으로 접촉되고 상기 제1 차폐 전도체와 동일 평면상에 있는 제2 차폐 전도체를 포함하고 상기 제1 차폐 전도체와 상기 제2 차폐 전도체는 동일한 크기인, 적어도 하나의 차폐층;을 포함하고,
상기 제1 내부 전도체들은 상기 제2 외부 종단으로부터 이격 간격까지 상기 제2 외부 종단을 향해 연장된 것인, 캐패시터. - 제6항에 있어서,
상기 제1 내부 전도체들 및 제2 내부 전도체들과 평행하고, 인접한 내부 전도체와 반대 극성을 갖고, 상기 인접한 내부 전도체 및 상기 인접한 내부 전도체와 인접하면서 반대 극성의 외부 말단 사이에 있는 차폐층을 적어도 하나 포함하는 것을 특징으로 하는 캐패시터. - 제7항에 있어서,
상기 제1 내부 전도체들 및 제2 내부 전도체들과 평행인 복수의 차폐층들을 추가로 포함하고, 적어도 두 개의 상기 차폐층들은 인접한 내부 전도체와 반대 극성인 것을 특징으로 하는 캐패시터. - 제6항에 있어서,
상기 벌크 영역은 상기 제1 외부 종단으로부터 측정된 상기 제1 내부 전도체의 길이의 적어도 66%의 높이를 가지는 것을 특징으로 하는 캐패시터. - 제6항에 있어서,
1120V보다 더 큰 전압 절연항복을 가지는 것을 특징으로 하는 캐패시터. - 제10항에 있어서,
1500V보다 더 큰 전압 절연항복을 가지는 것을 특징으로 하는 캐패시터. - 제6항에 있어서,
상기 제1 내부 전도체들 각각은 3차 영역을 추가로 포함하고, 상기 3차 영역은 상기 벌크 영역보다 더 좁은 영역 폭을 갖는 것을 특징으로 하는, 캐패시터. - 제1항에 있어서,
상기 2차 영역은 반구형, 사다리꼴, 직사각형, 부분적인 둥근 직사각형 및 오목한 사다리꼴로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 캐패시터. - 제13항에 있어서,
상기 2차 영역은 반원, 반-타원 및 반-장방형으로 구성된 그룹으로부터 선택된 하나 이상의 도형을 포함하는 것을 특징으로 하는 캐패시터. - 제13항에 있어서,
상기 직사각형은 상기 벌크 영역의 가로길이보다 짧고 직각인 세로길이를 가지는 것을 특징으로 하는 캐패시터. - 제6항에 있어서,
상기 2차 영역은 반구형, 사다리꼴, 직사각형, 부분적인 둥근 직사각형 및 오목한 사다리꼴로 구성된 그룹으로부터 선택된 하나 이상의 도형을 포함하는 것을 특징으로 하는 캐패시터. - 제16항에 있어서,
상기 2차 영역은 반원 반-타원 및 반-장방형으로 구성된 그룹으로부터 선택된 하나 이상의 도형을 포함하는 것을 특징으로 하는 캐패시터. - 제16항에 있어서,
상기 직사각형은 상기 벌크 영역의 가로길이보다 짧고 직각인 세로길이를 가지는 것을 특징으로 하는 캐패시터. - 제1항에 있어서,
상기 제1 이격 거리와 상기 제2 이격 거리는 동일한 것을 특징으로 하는 캐패시터. - 제1항에 있어서,
상기 제2 이격 거리는 상기 제1 이격 거리로부터 측면에서 오프셋 되어 잇는 것을 특징으로 하는 캐패시터.
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