KR20150072804A - 적층 세라믹 커패시터 - Google Patents

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KR20150072804A
KR20150072804A KR1020130160364A KR20130160364A KR20150072804A KR 20150072804 A KR20150072804 A KR 20150072804A KR 1020130160364 A KR1020130160364 A KR 1020130160364A KR 20130160364 A KR20130160364 A KR 20130160364A KR 20150072804 A KR20150072804 A KR 20150072804A
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서병길
김제중
안강선
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 내부 전극과 각각 두께 방향으로 인접되게 배치된 복수의 제3 및 제4 내부 전극; 및 상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제3 및 제4 내부 전극의 일부와 각각 오버랩된 복수의 제1 플로트(float) 전극; 을 포함하며, 상기 제1 또는 제2 내부 전극과 상기 제3 또는 제4 내부 전극의 간격을 a로, 상기 제1 3 또는 제4 내부 전극과 상기 제1 플로트 전극의 간격을 b로 규정할 때, b>a인 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서로 사용될 수 있다.
이 중에서 고전압 및 저용량의 특성을 갖는 적층 세라믹 커패시터가 있는데, 일반적으로 상기 고전압 및 저용량의 특성을 갖는 적층 세라믹 커패시터는 이러한 특성을 구현하기 위해 플로트(float) 전극을 이용한 내부 전극 구조 설계가 많이 사용된다.
예를 들어, 종래의 고전압 및 저용량의 적층 세라믹 커패시터는 비교적 두꺼운 유전체층과 10개 미만의 내부 전극을 복수로 적층하여 저용량을 설계하는 경우, 플로트 전극이 고정되어 있는 설계 구조로 인하여 용량 값을 맞추기 위해 플로트 전극과 내부 전극 사이에 버퍼층을 삽입하여 시트의 두께를 변경하게 된다.
그러나, 이러한 과정에서 적층 세라믹 커패시터의 선행 검토품과 후행 진행품에 대한 용량 값이 변경되어 LOT를 폐기하거나 수율이 감소될 수 있고, 낮은 적층 수로 인해 외부 전극의 접촉성 확보가 용이하지 못하여 전도성이 저하되어 ESR(등가직렬저항: Equivalent Series Resistance) 값이 증가되는 문제점 등이 발생할 수 있다.
하기 특허문헌 1은 세라믹 본체의 양 단면을 통해 노출된 제1 및 제2 내부 전극 및 플로트 전극을 개시하고 있다.
일본등록특허 제4929487호
당 기술 분야에서는, 플로트 전극을 사용하는 고전압 및 저용량의 특성을 갖는 내부 전극 설계에서, 유전체층의 두께를 증가하거나 내부 전극의 적층 수를 증가시키지 않으면서도, 적층 세라믹 커패시터의 용량을 미세하게 조정할 수 있으며, ESR 특성을 향상시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 내부 전극과 각각 두께 방향으로 인접되게 배치된 복수의 제3 및 제4 내부 전극; 및 상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제3 및 제4 내부 전극의 일부와 각각 오버랩된 복수의 제1 플로트(float) 전극; 을 포함하며, 상기 제1 또는 제2 내부 전극과 상기 제3 또는 제4 내부 전극의 간격을 a로, 상기 제3 또는 제4 내부 전극과 상기 제1 플로트 전극의 간격을 b로 규정할 때, b>a인 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 내부 전극과 각각 두께 방향으로 인접되게 배치된 복수의 제3 및 제4 내부 전극; 상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제3 및 제4 내부 전극의 일부와 각각 오버랩된 복수의 제1 플로트(float) 전극; 및 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 형성되며, 상기 제1 및 제2 내부 전극과 이격되게 형성된 제3 플로트 전극; 을 포함하며, 상기 제1 또는 제2 내부 전극과 상기 제3 또는 제4 내부 전극의 간격을 a로, 상기 제3 또는 제4 내부 전극과 상기 제1 플로트 전극의 간격을 b로 규정할 때, b>a인 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 플로트 전극은, 상기 세라믹 본체 내에서, 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이와 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이의 차이가 20% 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되며, 상기 제1 플로트 전극과 두께 방향으로 인접되게 배치된 복수의 제2 플로트 전극; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제2 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제3 및 제4 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극이 형성된 유전체층 상에 형성되며, 상기 제3 및 제4 내부 전극과 이격되게 형성된 제4 플로트 전극; 을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 플로트 전극을 사용하는 고전압 및 저용량의 특성을 갖는 내부 전극 설계에서, 플로트 전극의 양 단부가 내부 전극과 오버랩 되는 길이를 상이하게 조절하되, 내부 전극과 플로트 전극을 두께 방향으로 인접되게 배치된 더블 전극 구조로 함으로써, 유전체층의 두께를 증가하거나 내부 전극의 적층 수를 증가시키지 않으면서도, 플로트 전극과 내부 전극의 오버랩된 길이를 변경하여 커패시터의 용량을 미세하게 조정하여 저용량을 확보할 수 있으며, 더블 전극 구조에 따라 내부 전극과 외부 전극의 접촉성을 개선하여 ESR을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 단면도이다.
도 4는 더블 전극 구조 유무에 따른 적층 세라믹 커패시터의 ESR을 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 제1 및 제2 외부 전극(131, 132)과, 복수의 제1 및 제2 내부 전극(121, 122)과, 복수의 제3 및 제4 내부 전극(121', 122')과, 복수의 제1 플로트 전극(123)을 포함한다.
여기서, 제1 또는 제2 내부 전극(121, 122)과 제3 또는 제4 내부 전극(121', 122')의 간격을 a로, 제3 또는 제4 내부 전극(121', 122')과 제1 플로트 전극(123)의 간격을 b로 규정할 때, b>a일 수 있다.
상기 a는 적층 세라믹 커패시터의 내부 전극과 외부 전극의 접촉성 및 ESR에 영향을 미치며, 상기 b는 적층 세라믹 커패시터의 내전압 및 용량에 영향을 미친다. 이때, 상기 b가 상기 a 보다 작으면 신뢰성 저하의 문제점이 발생할 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이때, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서, 세라믹 본체(110)는 예컨대 길이 × 폭이 16 mm × 8 mm 이상인 대형 사이즈로 제작되어 고전압 및 저용량의 특성을 가질 수 있으며, 다만 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 적층 세라믹 커패시터(100)의 길이-두께 단면에서, 제1 및 제2 내부 전극(121, 122)이 미형성된 부분을 마진부로 정의할 수 있다.
이때, 상기 마진부 중에서 두께 방향으로 세라믹 본체(110)의 상측 및 하측에 위치한 마진부는 상부 및 하부 커버층으로 정의할 수 있다.
상기 상부 및 하부 커버층은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 내부 전극이 미형성된다는 점을 제외하고는 세라믹 본체(110)의 중앙부에 위치한 유전체층(111)과 유사한 구조를 가진다.
그리고, 제1 및 제2 외부 전극(131, 132)은 양 단면을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 덮어 각각 전기적으로 접속되도록 세라믹 본체(110)의 양 단면에 각각 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 하나의 유전체층(111)을 형성하는 동일 세라믹 시트 상의 적어도 일면에 서로 이격되게 형성되며, 세라믹 본체(100) 내에서 세라믹 본체(110)의 양 단면을 통해 각각 노출되도록 형성될 수 있다.
이렇게 세라믹 본체(110)의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제3 및 제4 내부 전극(121', 122')은 각각 제1 및 제2 내부 전극(121, 122)과 동일한 극성을 갖는 전극으로서, 하나의 유전체층(111)을 형성하는 동일 세라믹 시트 상의 적어도 일면에 서로 이격되게 형성되며, 세라믹 본체(100) 내에서 세라믹 본체(110)의 양 단면을 통해 각각 노출되도록 형성될 수 있다.
또한, 제3 및 제4 내부 전극(121', 122')은 세라믹 본체(110) 내에서 제1 및 제2 내부 전극(121, 122)와 각각 두께 방향으로 적어도 하나의 유전체층(111)을 사이에 두고 인접되게 배치되어, (+, -) 극성을 갖는 내부 전극들이 세라믹 본체(110)의 두께 방향으로 더블 전극 구조를 갖도록 구성될 수 있다.
이러한 더블 전극 구조는 내부 전극과 외부 전극의 접촉성을 개선하여 적층 세라믹 커패시터의 ESR을 향상시킬 수 있는 효과가 있다.
이때, 제1 및 제2 내부 전극(121, 122)과 제3 및 제4 내부 전극(121', 122') 사이의 간격이 너무 크면 저용량 확보가 어렵고, 내전압이 저하되므로 적층 세라믹 커패시터의 신뢰성을 확보하기 어려워질 수 있다.
제1 플로트 전극(123)은 적층 세라믹 커패시터(100)에 고전압 및 고신뢰성을 부여하는 역할을 하는 것으로서, 세라믹 본체(110) 내에서 제3 및 제4 내부 전극(121', 122')과 두께 방향으로 엇갈리게 배치되며, 양 단부 중에서 일부가 제3 및 제4 내부 전극(121', 122')의 서로 이격되어 있는 단부와 각각 일정 부분 오버랩 되도록 배치된다.
또한, 제1 플로트 전극(123)은, 세라믹 본체(110) 내에서 제3 내부 전극(121')과 제1 플로트 전극(123)의 일 단부가 오버랩 되는 길이 및 제4 내부 전극(122')과 제1 플로트 전극(123)의 타 단부가 오버랩 되는 길이가 상이하게 배치될 수 있다.
이때, 제3 내부 전극(121')과 제1 플로트 전극(123)의 일 단부가 오버랩 되는 길이와 제4 내부 전극(122')과 제1 플로트 전극(123)의 타 단부가 오버랩 되는 길이의 차이는 20% 이상이 될 수 있다.
제3 내부 전극(121')과 제1 플로트 전극(123)의 일 단부가 오버랩 되는 길이와 제4 내부 전극(122')과 제1 플로트 전극(123)의 타 단부가 오버랩 되는 길이의 차이가 20% 미만이면 내부 전극 적층시 틀어짐이 발생하였을 때 인위적으로 틀어진 것인지 아니면 적층 정밀도에 의해 틀어진 것인지 구분이 어려울 수 있다.
본 발명의 일 실시 형태에 따르면, 플로트 전극을 사용하는 고전압 및 저용량의 특성을 갖는 내부 전극 설계에서, 플로트 전극의 양 단부가 내부 전극과 오버랩 되는 길이를 상이하게 조절하되, 내부 전극과 플로트 전극을 두께 방향으로 인접되게 배치된 더블 전극 구조로 함으로써, 유전체층의 두께를 증가하거나 내부 전극의 적층 수를 증가시키지 않으면서 플로트 전극과 내부 전극의 오버랩된 길이를 변경하여 커패시터의 용량을 미세하게 조정하여 저용량을 확보할 수 있다.
하기 표 1은 적층 세라믹 커패시터의 제1 또는 제2 내부 전극과 제3 또는 제4 내부 전극의 간격을 a로 규정하고, 제3 또는 제4 내부 전극과 제1 플로트 전극의 간격을 b로 규정할 때, 상기 a와 b의 변화에 따른 적층 세라믹 커패시터의 내전압 및 용량분률을 나타낸 것이다.
# 크기
(mm×mm)		 적층수 상부 커버층
두께		 하부 커버층
두께		 a B 내전압 용량분률
(%)
1 16×8 40L 100um 100um 5um 35um 　4200　V 100
2 16×8 40L 100um 100um 10um 30um 　3600　V 117
3 16×8 40L 100um 100um 15um 25um 　3000　V 140
4 16×8 40L 100um 100um 20um 20um 　2400　V 175
5 16×8 40L 100um 100um 25um 15um 　1800　V 233
6 16×8 40L 100um 100um 30um 7um 　1200 V 500
7 16×8 40L 100um 100um 35um 5um 　　600　V 700
상기 a는 적층 세라믹 커패시터의 내부 전극과 외부 전극의 접촉성 및 ESR에 영향을 미치며, 상기 b는 적층 세라믹 커패시터의 내전압 및 용량에 영향을 미친다.
상기 표 1을 참조하면, 상기 a의 크기가 커지고 b의 크기가 작아질수록 높은 용량을 확보할 수 있으나, 내전압은 저하되므로 적층 세라믹 커패시터의 신뢰성을 확보하기 어려워짐을 알 수 있다.
도 4는 종래 구조와 본 실시 형태에 따른 적층 세라믹 커패시터의 ESR을 비교하여 나타낸 그래프이다.
여기서, 비교 예 1은 제1 및 제2 내부 전극과 오버랩되는 양 단부의 길이가 동일한 플로트 전극을 갖는 적층 세라믹 커패시터의 ESR을 나타낸 것이며, 비교예 2는 제1 및 제2 내부 전극과 오버랩되는 양 단부의 길이가 상이한 플로트 전극을 갖는 적층 세라믹 커패시터의 ESR을 나타낸 것이며, 실시 예는 비교 예 2에서 내부 전극의 상하 더블 전극 구조인 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 ESR을 나타낸 것이다.
도 4를 참조하면, 실시 예의 경우 비교 예 1 및 2에 비해 내부 전극과 외부 전극의 접촉성이 개선되어 ESR 특성이 향상됨을 확인할 수 있다. 여기서, 점선은 임피던스 그래프를 나타낸다. .
변형 예
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 단면도이다.
여기서, 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 내부 전극(121, 122), 제3 및 제4 내부 전극(121', 122'), 제1 플로트 전극(123)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
본 실시 형태는 앞서 설명한 일 실시 형태에 따른 적층 세라믹 커패시터에 추가 구성요소를 포함시킨 것으로, 세라믹 본체(110) 내에서 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111) 상에 형성되며, 제1 및 제2 내부 전극(121, 122)과 이격되게 형성된 제3 플로트 전극(126); 을 포함한다.
또한, 본 실시 형태의 적층 세라믹 커패시터는 제4 플로트 전극(126')을 더 포함할 수 있다. 제4 플로트 전극(126')은 세라믹 본체(110) 내에서 제3 및 제4 내부 전극(121', 122')이 형성된 유전체층 상에 형성되며, 제3 및 제4 내부 전극(121', 122')과 이격되게 형성될 수 있다.
이때, 제4 플로트 전극(126')은 제3 플로트 전극(126)과 동일한 길이를 갖도록 형성될 수 있으며, 두께 방향으로 오버랩되는 면적이 동일하도록 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
121, 122 ; 제1 및 제2 내부 전극 121', 122' ; 제3 및 제4 내부 전극
123, 123' ; 제1 및 제2 플로트 전극
124, 125' ; 제1 및 제2 더미 전극 124', 125' ; 제3 및 제4 더미 전극
126, 126' ; 제3 및 제4 플로트 전극
131, 132 ; 제1 및 제2 외부 전극

Claims (13)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 내부 전극과 각각 두께 방향으로 인접되게 배치된 복수의 제3 및 제4 내부 전극; 및
    상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제3 및 제4 내부 전극의 일부와 각각 오버랩된 복수의 제1 플로트(float) 전극; 을 포함하며,
    상기 제1 또는 제2 내부 전극과 상기 제3 또는 제4 내부 전극의 간격을 a로, 상기 제3 또는 제4 내부 전극과 상기 제1 플로트 전극의 간격을 b로 규정할 때, b>a인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 제1 플로트 전극은, 상기 세라믹 본체 내에서, 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이와 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이의 차이가 20% 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되며, 상기 제1 플로트 전극과 두께 방향으로 인접되게 배치된 복수의 제2 플로트 전극; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 세라믹 본체 내에서 상기 제2 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제3 및 제4 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단면에 각각 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극;
    상기 세라믹 본체 내에서 동일 유전체층 상에 서로 이격된 채로 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성되며, 상기 제1 및 제2 외부 전극과 각각 전기적으로 연결되며, 상기 제1 및 제2 내부 전극과 각각 두께 방향으로 인접되게 배치된 복수의 제3 및 제4 내부 전극;
    상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제3 및 제4 내부 전극의 일부와 각각 오버랩된 복수의 제1 플로트(float) 전극; 및
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 형성되며, 상기 제1 및 제2 내부 전극과 이격되게 형성된 제3 플로트 전극; 을 포함하며,
    상기 제1 또는 제2 내부 전극과 상기 제3 또는 제4 내부 전극의 간격을 a로, 상기 제3 또는 제4 내부 전극과 상기 제1 플로트 전극의 간격을 b로 규정할 때, b>a인 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제1 플로트 전극은, 상기 세라믹 본체 내에서 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이 및 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이가 상이하게 배치된 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1 플로트 전극은, 상기 세라믹 본체 내에서, 상기 제3 내부 전극과 상기 제1 플로트 전극의 일 단부가 오버랩 되는 길이와 상기 제4 내부 전극과 상기 제1 플로트 전극의 타 단부가 오버랩 되는 길이의 차이가 20% 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제1 및 제2 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 세라믹 본체 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되며, 상기 제1 플로트 전극과 두께 방향으로 인접되게 배치된 복수의 제2 플로트 전극; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 세라믹 본체 내에서 상기 제2 플로트 전극이 형성된 유전체층 상에 형성되며, 상기 세라믹 본체의 양 단면을 통해 각각 노출되도록 형성된 제3 및 제4 더미 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제7항에 있어서,
    상기 세라믹 본체 내에서 상기 제3 및 제4 내부 전극이 형성된 유전체층 상에 형성되며, 상기 제3 및 제4 내부 전극과 이격되게 형성된 제4 플로트 전극; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
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