KR20160040845A - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것으로, 유전체층을 포함하는 세라믹 본체, 상기 세라믹 본체의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극과, 상기 제1 및 제2 내부 전극과 일부 영역이 중첩되도록 배치된 부유 전극을 포함하는 액티브층, 유전체층을 포함하고 상기 액티브층의 상부 및 하부에 배치된 상부 커버층 및 하부 커버층, 상기 상부 커버층 및 하부 커버층 내에서 상기 부유 전극과 중첩되도록 배치된 더미 전극 및 제1 및 제2 외부 전극을 포함하는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 상기 유전체층 사이에 대향 배치되는 서로 다른 극성의 내부 전극 및 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.
일반적으로 고용량의 적층 세라믹 커패시터의 경우 내부 전극의 적층 수를 내리거나 올려서 용량 값을 맞추지만, 저용량의 적층 세라믹 커패시터의 경우는 일정 두께의 버퍼를 삽입하여 유전체층 한 층의 두께를 더 두껍게 하여 용량 값을 낮추는 방법을 사용한다.
이 때, 상기 적층 세라믹 커패시터는 내부 전극과 외부 전극이 안정적으로 전기적 접속이 되어야 하며, 제조 또는 실장 시 발생하는 스트레스로부터 견딜 수 있기 위해 충분한 휨강도를 가져야 한다.
본 발명의 일 실시 예의 목적은 높은 휨강도를 가지도록 하여 크랙 및 딜라미네이션 발생을 방지할 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제안하는 것이다.
본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품은, 세라믹 본체의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극, 양 단부가 상기 제1 및 제2 내부 전극과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극 및 상부 및 하부 커버층에 배치된 더미 전극을 포함한다.
본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판은, 인쇄회로기판, 상기 인쇄회로기판의 일면에 배치된 제1 및 제2 기판 전극 및 상기 인쇄회로기판에 실장되고, 상기 제1 및 제2 기판 전극과 전기적으로 접속된 적층 세라믹 전자 부품을 포함하고, 상기 적층 세라믹 전자 부품은, 세라믹 본체의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극, 양 단부가 상기 제1 및 제2 내부 전극과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극 및 상부 및 하부 커버층에 배치된 더미 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따르는 적층 세라믹 전자 부품 및 그 실장 기판을 제공함으로써 높은 휨강도를 가지도록 하여 크랙 및 딜라미네이션을 방지하고자 한다.
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 2 및 도 3은 도 1의 적층 세라믹 전자 부품을 AA'를 따라 절단한 단면도이다.
도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판의 사시도이다.
도 5는 도 4의 적층 세라믹 전자 부품의 실장 기판을 BB'를 따라 절단한 단면도이다.
도 2 및 도 3은 도 1의 적층 세라믹 전자 부품을 AA'를 따라 절단한 단면도이다.
도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판의 사시도이다.
도 5는 도 4의 적층 세라믹 전자 부품의 실장 기판을 BB'를 따라 절단한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
적층 세라믹 전자 부품
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 사시도이고, 도 2 및 도 3은 도 1의 적층 세라믹 전자 부품(100)을 AA'를 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 유전체층(160)을 포함하는 세라믹 본체(110), 유전체층(160)을 사이에 두고 상기 세라믹 본체(110)의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극(121, 122), 상기 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 번갈아 배치되고 양 단부가 상기 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극(140)을 포함하는 액티브층(111), 상기 액티브층(111)의 상부 및 하부에 배치된 상부 커버층(112) 및 하부 커버층(113), 상기 상부 커버층(112) 및 하부 커버층(113) 내에서 유전체층(160) 사이에 배치된 더미 전극(150) 및 상기 세라믹 본체(110)의 길이 방향 양 측면에 형성되며 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다. 상기 부유 전극(140)이 유전체층(160)에 대하여 차지하는 면적은 상기 더미 전극(150)이 유전체층(160)에 대하여 차지하는 면적과 동일할 수 있다.
도 2를 참조하여 적층 세라믹 전자 부품(100)을 기능적으로 구분하여 보면, 제1 및 제2 내부 전극(121, 122), 부유 전극(140) 및 유전체층(160)이 교대로 적층된 액티브층(111)과, 상기 액티브층(111)의 상하에 유전체층(160) 및 더미 전극(150)을 적층하여 형성된 상부 커버층(112) 및 하부 커버층(113)으로 이루어질 수 있다. 상기 액티브층(111)에서 제1 및 제2 내부 전극(121, 122)에 전류가 흐름에 따라 제1 및 제2 내부 전극(121, 122)과 부유 전극(140)에 의해 용량이 형성된다.
세라믹 본체(110)는 복수의 유전체층(160)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(160)은 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
유전체층(160)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(160)에는 상기 세라믹 분말과 함께, 필요 시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 상부 및 하부 커버층(112, 113)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(160)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 세라믹 본체(110)의 중앙부에 위치한 유전체층(160)과 유사한 구조를 가진다.
제1 및 제2 외부 전극(131, 132)은 길이 방향 양 측면을 통해 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 덮어 각각 전기적으로 접속되도록 세라믹 본체(110)의 길이 방향 양 측면에 각각 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요 시 제1 및 제2 도금층(미 도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 전자 부품(100)을 인쇄회로기판(210) 등에 솔더(230)로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(160)을 형성하는 세라믹 시트에 서로 이격되도록 형성되며, 세라믹 본체(110) 내에서 세라믹 본체(110)의 길이 방향 양 측면을 통해 각각 노출되도록 형성될 수 있다.
이렇게 세라믹 본체(110)의 길이 방향 양 측면을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
일반적으로 고용량의 적층 세라믹 세라믹 커패시터의 경우 내부 전극의 적층 수를 내리거나 올려서 용량 값을 조절하지만, 저용량의 적층 세라믹 커패시터의 경우는 일정 두께의 버퍼를 삽입하여 유전체층(160) 한 층의 두께를 더 두껍게 하여 용량 값을 낮추는 방법을 사용한다. 저용량 세라믹 커패시터는 액티브층(111)의 유전체 및 내부 전극의 적층 수가 적기 때문에 충분한 휨강도를 확보하기 어려워 제조 공정 중 크랙 또는 딜라미네이션 등이 발생하는 문제가 있다.
본 발명의 실시 예에서는 부유 전극(140) 및 더미 전극(150)을 포함하여 세라믹 본체(110)의 휨강도를 개선할 수 있다.
부유 전극(140)은 세라믹 본체(110)의 액티브층(111) 내에서 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 번갈아 배치되며, 양 단부 중에서 일부가 제1 및 제2 내부 전극(121, 122)의 서로 이격되어 있는 단부와 각각 일정 부분 중첩된다.
부유 전극(140)은 세라믹 본체(110)의 외부로 노출되지 않도록 세라믹 본체(110)의 내부에 형성되고, 제1 및 제2 외부 전극(131, 132)과 전기적으로 분리되어 있을 수 있다.
부유 전극(140)의 폭은 제1 및 제2 내부 전극(121, 122)의 폭과 동일할 수 있으나, 본 발명이 여기에 한정되는 것은 아니다.
부유 전극(140), 제1 및 제2 내부 전극(121, 122)의 수와 형상을 조절하여 세라믹 전자 부품의 정전용량을 조절하게 된다. 따라서, 부유전극, 제1 및 제2 내부 전극(121, 122)의 형상, 중첩되는 면적 및 개수는 정전용량 조절을 위해 다양하게 변형될 수 있으며, 도 1 내지 도 3의 실시 예에 한정되는 것은 아니다.
또한, 부유 전극(140)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
더미 전극(150)은 세라믹 본체(110)의 상부 커버층(112) 및 하부 커버층(113) 내에서 유전체층(160)을 사이에 두고 두께 방향으로 적층되어 형성된다.
더미 전극(150)은 세라믹 본체(110)의 외부로 노출되지 않도록 세라믹 본체(110)의 내부에 형성되고, 제1 및 제2 외부 전극(131, 132)과 전기적으로 분리되어 있을 수 있다.
더미 전극(150)은 세라믹 본체(110)의 길이 방향 및 두께 방향의 단면을 기준으로 할 때, 상기 세라믹 본체(110)의 중앙부와 양 끝단의 단차를 최소화하는 역할을 한다. 따라서, 더미 전극(150)은 부유 전극(140)과 동일한 형상일 수 있다. 세라믹 본체(110)의 길이 방향 및 폭 방향의 단면을 기준으로 할 때, 부유 전극(140)과 더미 전극(150)의 길이 및 폭이 동일할 수 있으며, 더미 전극(150)은 부유 전극(140)과 중첩되도록 형성되고, 상기 부유 전극(140)이 유전체층(160)에 대하여 차지하는 면적은 상기 더미 전극(150)이 유전체층(160)에 대하여 차지하는 면적과 동일할 수 있다.
도 1 내지 도 3을 참조하면, 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 본체(110)의 상부면 및 하부면으로 연장되어 배치될 수 있다. 상기 제1 및 제2 외부 전극(131, 132)은 상부면 및 하부면에서 전기적으로 서로 분리되도록 형성되기 때문에, 일정거리를 이격하여 형성된다.
본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 상기 제1 및 제2 외부 전극(131, 132)이 상기 세라믹 본체(110)의 상부면 및 하부면에서 서로 이격된 거리를 Lc'라고 정의하고, 상기 세라믹 본체(110)의 길이 방향을 기준으로 할 때의 상기 더미 전극(150)의 길이를 Lp라고 정의하면, Lc'<Lp인 조건을 만족할 수 있다. 더미 전극(150)의 길이 Lp가 제1 및 제2 외부 전극(131, 132)이 이격된 거리 Lc' 보다 길게 형성되면 세라믹 본체(110)의 중앙부와 양 끝단의 단차를 충분히 제거할 수 있기 때문에 휨강도가 커진다.
더미 전극(150)의 길이 Lp가 제1 및 제2 외부 전극(131, 132)이 이격된 거리 Lc'의 1.1배 보다 짧으면 상기 더미 전극(150)이 세라믹 본체(110)를 충분히 지지할 수 없기 때문에 휨강도가 약해지므로 크랙 또는 딜라미네이션이 발생할 수 있다. 더미 전극(150)의 길이 Lp가 세라믹 본체(110)의 길이의 0.95배 이상이면 더미 전극(150)이 세라믹 본체(110)의 대부분을 지지하게 되어 단차 개선 효과가 적고, 제1 및 제2 외부 전극(131, 132)과 접속이 발생하여 원하는 정전용량을 얻을 수 없는 문제가 있다. 따라서, 세라믹 본체(110)의 길이를 Lc로 정의하면, 더미 전극(150)의 길이 Lp는 1.1×Lc'≤Lp<0.95×Lc인 조건을 만족하는 경우 충분한 휨강도를 얻을 수 있다.
본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 상기 세라믹 본체(110)의 길이 방향을 기준으로 할 때 상기 더미 전극(150)과 상기 세라믹 본체(110)의 단면 사이의 거리를 Lm으로 정의하고, 상기 제1 및 제2 외부 전극(131, 132) 중 상기 세라믹 본체(110)의 상부면 또는 하부면으로 연장된 부분의 길이를 Lb로 정의하면, Lm<Lb인 조건을 만족할 수 있다.
더미 전극(150)은 제1 및 제2 외부 전극(131, 132)과 접촉하지 않도록 세라믹 본체(110) 내부에 형성되므로, 상기 더미 전극(150)은 상기 세라믹 본체(110)의 길이 방향 양 측면과 일정 거리를 이격하여 형성된다. 이 때의 이격된 거리를 Lm으로 정의할 수 있다. 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 상부면 및 하부면으로 연장되어 형성될 수 있다. 이 때, 제1 및 제2 외부 전극(131, 132)이 상부면 및 하부면으로 연장된 부분의 끝단에서 상기 세라믹 본체(110)의 단면까지의 거리를 Lb로 정의할 수 있다.
더미 전극(150)과 세라믹 본체(110)의 단면 사이의 거리 Lm이 제1 및 제2 외부 전극(131, 132) 중 세라믹 본체(110)의 상부면 또는 하부면으로 연장된 부분의 길이 Lb 보다 작게 형성되면, 더미 전극(150)이 상기 세라믹 본체(110) 중 제1 및 제2 외부 전극(131, 132)이 연장된 부분까지 충분히 지지해 줄 수 있게 되어 휨강도가 개선된다.
더미 전극(150)과 세라믹 본체(110)의 단면 사이의 거리 Lm이 제1 및 제2 외부 전극(131, 132) 중 세라믹 본체(110)의 상부면 또는 하부면으로 연장된 부분의 길이 Lb의 0.95배를 초과하면 상기 더미 전극(150)이 상기 세라믹 본체(110) 중 제1 및 제2 외부 전극(131, 132)이 연장된 부분까지 충분히 지지해 줄 수 없어 충분한 휨강도를 얻을 수 없기 때문에 크랙 또는 딜라미네이션이 발생할 수 있다. 따라서, Lm≤0.95×Lb인 조건을 만족함으로써 휨강도가 개선된 적층 세라믹 전자 부품(100)을 얻을 수 있다.
본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 상기 세라믹 본체(110)의 길이 방향을 기준으로 할 때 상기 제1 및 제2 내부 전극(121, 122)의 길이를 Lp'로 정의하고, 상기 제1 및 제2 외부 전극(131, 132) 중 상기 세라믹 본체(110)의 상부면 또는 하부면에 연장된 부분의 길이를 Lb로 정의하면, Lb<Lp'인 조건을 만족할 수 있다.
제1 및 제2 내부 전극(121, 122)은 각각 세라믹 본체(110)의 길이 방향 양 측면에 접하여 형성되며 서로 이격되어 있다. 제1 및 제2 내부 전극(121, 122)의 길이 Lp'를 제1 및 제2 외부 전극(131, 132) 중 세라믹 본체(110)의 상부면 또는 하부면에 연장된 부분의 길이 Lb 보다 길게 형성함으로써, 세라믹 본체(110)의 단차를 최소화할 수 있어 휨강도를 개선할 수 있고, 부유 전극(140)과 중첩하는 면적을 충분히 확보할 수 있어 원하는 정전용량을 얻기가 용이하다.
제1 및 제2 내부 전극(121, 122)의 길이 Lp'가 제1 및 제2 외부 전극(131, 132) 중 세라믹 본체(110)의 상부면 또는 하부면에 연장된 부분의 길이 Lb의 1.1배 미만이면 세라믹 본체(110)의 단차가 커져 충분한 휨강도를 얻을 수 없기 때문에 크랙 또는 딜라미네이션이 발생할 수 있다. 따라서, 1.1×Lb≤Lp'인 조건을 만족함으로써 충분한 휨강도를 갖는 적층 세라믹 전자 부품(100)을 얻을 수 있다.
상부 커버층(112) 및 하부 커버층(113)은 외부 및 내부의 충격을 흡수하는 완충 역할을 한다. 상기 상부 커버층(112) 및 하부 커버층(113) 내에 형성된 더미 전극(150)은 세라믹 본체(110)의 단차를 줄여 크랙 또는 딜라미네이션의 발생을 방지하는 역할을 한다. 따라서, 상기 더미 전극(150)은 충분한 수가 형성될 필요가 있다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 상부 커버층(112)에 형성된 더미 전극(150) 중에서 가장 아래에 위치하는 더미 전극과 가장 위에 위치하는 더미 전극 사이의 거리를 Td로 정의하고 상부 커버층(112)의 두께를 Tc로 정의하면 0.1×Tc≤Td≤0.99×Tc 조건을 만족할 수 있다. 마찬가지로, 하부 커버층(113)에 형성된 더미 전극(150) 중에서 가장 아래에 위치하는 더미 전극과 가장 위에 위치하는 더미 전극 사이의 거리를 Td로 정의하고 하부 커버층(113)의 두께를 Tc로 정의하면0.1×Tc≤Td≤0.99×Tc 조건을 만족할 수 있다.
더미 전극(150) 층의 두께 Td가 상부 또는 하부 커버층(113)의 두께 Tc의 0.1배 미만이면 더미 전극(150)의 수가 너무 적기 때문에 세라믹 본체(110)의 단차를 제거하지 못하므로 휨강도가 약해진다. 더미 전극(150) 층의 두께 Td가 상부 또는 하부 커버층(113)의 두께 Tc의 0.99배를 초과하면 세라믹 본체(110)의 상부면 및 하부면으로 연장된 제1 및 제2 외부 전극(131, 132)과 접촉할 수 있는 문제가 있다. 따라서, 0.1×Tc≤Td≤0.99×Tc 조건을 만족함으로써 충분한 휨강도를 갖는 적층 세라믹 전자 부품(100)을 얻을 수 있다.
더미 전극(150)은 너무 많은 수를 적층하거나 더미 전극(150) 사이에 형성되는 유전체층(160)을 두껍게 하면 칩의 크기가 지나치게 커지는 문제점이 있다.
따라서, 더미 전극(150) 사이에 배치되는 유전체층(160)은 단차 발생을 억제할 수 있는 범위 내에서 최소화할 필요가 있다. 본 발명의 실시 예에서는 더미 전극(150) 사이에 형성되는 유전체층(160)의 두께를 제1 및 제2 내부 전극(121, 122)의 사이에 배치되는 유전체층(160)의 10 내지 20 % 정도의 두께로 형성할 수 있다. 구체적으로 상기 더미 전극(150)의 사이에 배치된 유전체층(160)의 두께는 5μm이고, 상기 제1 및 제 내부 전극의 사이에 배치된 유전체층(160)의 두께는 30μm로 형성될 수 있다.
적층 세라믹 전자 부품의 실장 기판
도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판(200)의 사시도이고, 도 5는 도 4의 적층 세라믹 전자 부품의 실장 기판(200)을 BB'를 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판(200)은, 인쇄회로기판(210), 상기 인쇄회로기판(210)의 일면에 배치된 제1 및 제2 기판 전극(221, 222) 및 상기 인쇄회로기판(210)에 실장되고, 상기 제1 및 제2 기판 전극(221, 222)과 전기적으로 접속된 적층 세라믹 전자 부품(100)을 포함한다. 상기 적층 세라믹 전자 부품(100)은, 유전체층(160)을 포함하는 세라믹 본체(110), 유전체층(160)을 사이에 두고 상기 세라믹 본체(110)의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극(121, 122)과, 상기 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 번갈아 배치되고 양 단부가 상기 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극(140)을 포함하는 액티브층(111), 유전체층(160)을 포함하고 상기 액티브층(111)의 상부 및 하부에 배치된 상부 커버층(112) 및 하부 커버층(113), 상기 상부 커버층(112) 및 하부 커버층(113) 내에서 유전체층(160)을 사이에 두고 상기 부유 전극(140)과 중첩되도록 배치된 더미 전극(150), 상기 세라믹 본체(110)의 길이 방향 양 측면에 형성되며, 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
적층 세라믹 전자 부품(100)은 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 기판 전극(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 실장 기판(200)에 실장되는 적층 세라믹 전자 부품(100)은 앞서 설명한 실시 예의 적층 세라믹 전자 부품(100)과 동일하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 전자 부품
110: 세라믹 본체
111: 액티브층
112: 상부 커버층
113: 하부 커버층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
140: 부유 전극
150: 더미 전극
160: 유전체층
200: 적층 세라믹 전자 부품의 실장 기판
210: 인쇄회로기판
221: 제1 기판 전극
222: 제2 기판 전극
230: 솔더
110: 세라믹 본체
111: 액티브층
112: 상부 커버층
113: 하부 커버층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
140: 부유 전극
150: 더미 전극
160: 유전체층
200: 적층 세라믹 전자 부품의 실장 기판
210: 인쇄회로기판
221: 제1 기판 전극
222: 제2 기판 전극
230: 솔더
Claims (20)
- 유전체층을 포함하는 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극, 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되고, 양 단부가 상기 제1 및 제2 내부 전극과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극을 포함하는 액티브층;
상기 액티브층의 상부 및 하부에 배치된 상부 커버층 및 하부 커버층;
상기 상부 커버층 및 하부 커버층 내에서 유전체층 사이에 배치된 더미 전극; 및
상기 세라믹 본체의 길이 방향 양 측면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 부유 전극이 유전체층에 대하여 차지하는 면적은 상기 더미 전극이 유전체층에 대하여 차지하는 면적과 동일한 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상부면 및 하부면으로 연장되어 배치되고,
상부면 및 하부면에서 상기 제1 및 제2 외부 전극 사이의 거리를 Lc'라고 정의하고, 상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 더미 전극의 길이를 Lp라고 정의하면, Lc'<Lp인 적층 세라믹 전자 부품.
- 제3항에 있어서,
상기 세라믹 본체의 길이를 Lc로 정의하면,
1.1×Lc'≤Lp<0.95×Lc를 만족하는 적층 세라믹 전자 부품.
- 제3항에 있어서,
상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 부유 전극과 상기 세라믹 본체의 단면 사이의 거리를 Lm으로 정의하고, 상기 제1 및 제2 외부 전극 중 상기 세라믹 본체의 상부면 또는 하부면으로 연장된 부분의 길이를 Lb로 정의하면, Lm<Lb인 적층 세라믹 전자 부품.
- 제5항에 있어서,
Lm≤0.95×Lb를 만족하는 적층 세라믹 전자 부품.
- 제3항에 있어서,
상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 제1 및 제2 내부 전극의 길이를 Lp'로 정의하고, 상기 제1 및 제2 외부 전극 중 상기 세라믹 본체의 상부면 또는 하부면에 연장된 부분의 길이를 Lb로 정의하면, Lb<Lp'인 적층 세라믹 전자 부품.
- 제7항에 있어서,
1.1×Lb≤Lp'를 만족하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 상부 커버층 또는 하부 커버층의 두께를 Tc로 정의하고, 상기 상부 커버층 또는 하부 커버층에 배치된 상기 더미 전극 중 가장 아래에 위치한 더미 전극과 가장 위에 위치한 더미 전극 사이의 거리를 Td로 정의하면, 0.1×Tc≤Td≤0.99×Tc를 만족하는 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 더미 전극의 사이에 배치된 유전체층의 두께가 상기 제1 및 제2 내부 전극의 사이에 배치된 유전체층의 두께보다 얇은 적층 세라믹 전자 부품.
- 제10항에 있어서,
상기 더미 전극의 사이에 배치된 유전체층의 두께는 5μm이고, 상기 제1 및 제2 내부 전극의 사이에 배치된 유전체층의 두께는 30μm인 적층 세라믹 전자 부품.
- 인쇄회로기판;
상기 인쇄회로기판의 일면에 배치된 제1 및 제2 기판 전극; 및
상기 인쇄회로기판에 실장되고, 상기 제1 및 제2 기판 전극과 전기적으로 접속된 적층 세라믹 전자 부품을 포함하고,
상기 적층 세라믹 전자 부품은, 유전체층을 포함하는 세라믹 본체, 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향 양 측면을 통해 노출되도록 배치된 제1 및 제2 내부 전극과, 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되고 양 단부가 상기 제1 및 제2 내부 전극과 두께 방향으로 이격하여 중첩되도록 배치된 부유 전극을 포함하는 액티브층, 상기 액티브층의 상부 및 하부에 배치된 상부 커버층 및 하부 커버층, 상기 상부 커버층 및 하부 커버층 내에서 유전체층 사이에 배치된 더미 전극, 상기 세라믹 본체의 길이 방향 양 측면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 포함하는 적층 세라믹 전자 부품의 실장 기판.
- 제12항에 있어서,
상기 부유 전극이 유전체층에 대하여 차지하는 면적은 상기 더미 전극이 유전체층에 대하여 차지하는 면적과 동일한 적층 세라믹 전자 부품의 실장 기판.
- 제12항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상부면 및 하부면으로 연장되어 배치되고,
상부면 및 하부면에서 상기 제1 및 제2 외부 전극 사이의 거리를 Lc'라고 정의하고, 상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 더미 전극의 길이를 Lp라고 정의하면, Lc'<Lp인 적층 세라믹 전자 부품의 실장 기판.
- 제14항에 있어서,
상기 세라믹 본체의 길이를 Lc로 정의하면,
1.1×Lc'≤Lp<0.95×Lc를 만족하는 적층 세라믹 전자 부품의 실장 기판.
- 제14항에 있어서,
상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 더미 전극과 상기 세라믹 본체의 단면 사이의 거리를 Lm으로 정의하고, 상기 제1 및 제2 외부 전극 중 상기 세라믹 본체의 상부면 및 하부면으로 연장된 부분의 길이를 Lb로 정의하면, Lm<Lb인 적층 세라믹 전자 부품의 실장 기판.
- 제16항에 있어서,
Lm≤0.95×Lb를 만족하는 적층 세라믹 전자 부품의 실장 기판.
- 제14항에 있어서,
상기 세라믹 본체의 길이 방향을 기준으로 할 때 상기 제1 및 제2 내부 전극의 길이를 Lp'로 정의하고, 상기 제1 및 제2 외부 전극 중 상기 세라믹 본체의 상부면 및 하부면으로 연장된 부분의 길이를 Lb로 정의하면, Lb<Lp'인 적층 세라믹 전자 부품의 실장 기판.
- 제18항에 있어서,
1.1×Lb≤Lp'를 만족하는 적층 세라믹 전자 부품의 실장 기판.
- 제12항에 있어서,
상기 상부 커버층 또는 하부 커버층의 두께를 Tc로 정의하고, 상기 상부 커버층 또는 하부 커버층에 배치된 상기 더미 전극 중 가장 아래에 위치한 더미 전극과 가장 위에 위치한 더미 전극 사이의 거리를 Td로 정의하면, 0.1×Tc≤Td≤0.99×Tc를 만족하는 적층 세라믹 전자 부품의 실장 기판.
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