KR20190059008A - 적층 세라믹 커패시터 - Google Patents

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KR20190059008A
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capacitor
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박정봉
봉세환
박미옥
김경준
조항규
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삼성전기주식회사
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Abstract

본 발명의 일 측면은, 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서, 상기 바디는, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 내부 전극층 및 부유 전극을 포함하는 부유 전극층을 포함하고, 유전체층을 사이에 두고 상기 내부 전극층과 상기 부유 전극층이 번갈아 적층되어 있는 용량부; 상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부; 상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및 상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 또는 플라즈마 표시장치 패널(PDP:Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로기판에 장착되어, 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터의 경우 제조 또는 실장시 발생하는 스트레스로부터 견딜 수 있기 위하여 충분한 휨강도를 가져야 한다.
휨강도를 강화하기 위하여 바디의 용량부의 상부 및 하부에 더미 전극을 배치하는 방법이 개발되었으나, 상부 및 하부에 더미 전극을 모두 배치하는 경우, 용량부 및 커버부의 두께는 얇아지게 되는 문제점이 있었다.
한국 공개특허공보 제10-2016-0040845호
본 발명의 목적은 더미부를 형성하여 휨강도가 강화된 적층 세라믹 커패시터를 제공하기 위함이다. 또한, 더미부가 형성된 부위를 식별할 수 있도록 식별층을 형성함으로써 더미부를 바디의 하부에만 배치하여도 휨강도를 확보할 수 있도록 하고, 용량부 및 커버부의 두께를 두껍게 확보하기 위함이다.
본 발명의 일 측면은, 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서, 상기 바디는, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 내부 전극층 및 부유 전극을 포함하는 부유 전극층을 포함하고, 유전체층을 사이에 두고 상기 내부 전극층과 상기 부유 전극층이 번갈아 적층되어 있는 용량부; 상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부; 상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및 상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 일 측면은, 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서, 상기 바디는, 유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량부; 상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부; 상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및 상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명에 따르면, 휨강도가 강화된 적층 세라믹 커패시터를 제공할 수 있다. 또한, 더미부가 형성된 부위를 식별할 수 있도록 식별층을 형성하여 더미부를 바디의 하부에만 배치하여도 휨강도를 확보할 수 있고, 용량부 및 커버부의 두께를 두껍게 확보할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터가 실장된 인쇄 회로 기판을 개략적으로 나타낸 사시도이며, 도 1의 적층 세라믹 커패시터를 일부 절개하여 도시한 것이다.
도 4는 도 1의 적층 세라믹 커패시터가 실장된 인쇄 회로 기판의 I-I'선 단면도이다.
도 5는 바디의 하부에 더미부가 형성된 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 실장 형태 및 더미 전극층 수에 따른 휨강도 변화를 나타낸 그래프이다.
도 6은 본 발명의 다른 일 실시 형태에 따른 적층 세라믹 커패시터의 I-I'선 단면도이다.
도 7은 본 발명의 또 다른 일 실시 형태에 따른 적층 세라믹 커패시터의 I-I'선 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
이하, 본 발명의 일 측면에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 측면에 따른 적층 세라믹 커패시터는 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서, 상기 바디는, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 내부 전극층 및 부유 전극을 포함하는 부유 전극층을 포함하고, 유전체층을 사이에 두고 상기 내부 전극층과 상기 부유 전극층이 번갈아 적층되어 있는 용량부; 상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부; 상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및 상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선 단면도이다. 도 3은 도 1의 적층 세라믹 커패시터가 실장된 인쇄 회로 기판을 개략적으로 나타낸 사시도이며, 도 1의 적층 세라믹 커패시터를 일부 절개하여 도시한 것이다. 도 4는 도 1의 적층 세라믹 커패시터가 실장된 인쇄 회로 기판의 I-I'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 유전체층을 포함하는 바디(110), 바디(110)의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극(151, 152)을 포함한다.
제1 및 제2 외부 전극(151, 152)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(151, 152) 상에는 필요 시 제1 및 제2 도금층이 형성될 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
바디(110)는 커버부(A), 용량부(B), 더미부(C) 및 식별층(D)을 포함한다.
커버부(A)는 용량부(B)의 상부에 배치되며, 복수의 유전체 층이 적층되어 소결된 상태로써, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 커버부(A)는 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
커버부(A)의 유전체층은 용량부(B) 및 더미부(C)의 유전체층과 같은 재료로 형성할 수 있으며, 고용량화를 위해 고유전율을 갖는 세라믹 분말을 사용할 수 있다. 예를 들어, 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있으며, 이에 제한 되는 것은 아니다.
용량부(B)는 커패시터의 용량 형성에 기여하는 부분이며, 바디(110)의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극(121, 122)을 포함하는 내부 전극층 및 부유 전극(131)을 포함하는 부유 전극층을 포함하고, 유전체층(111)을 사이에 두고 내부 전극층과 부유 전극층이 번갈아 적층되어 있다.
내부 전극층은 바디(110)의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극(121, 122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 동일 평면상에 배치된다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 제1 내부 전극(121)은 바디(110)의 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 바디(110)의 제4 면(4)을 통해 노출되도록 형성될 수 있고, 서로 이격되어 전기적으로 절연될 수 있다. 즉, 제1 내부 전극(121)은 바디(110)의 길이 방향(X 방향) 양면 중 일면(3)으로 노출되고, 상기 제2 내부 전극(122)은 제1 내부 전극(121)이 노출된 면의 타면(4)으로 노출될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하기 위한 도전성 페이스트에 포함된 도전성 금속은, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부 전극(121, 122)은 바디에 형성된 제1 및 제2 외부 전극(151, 152)과 각각 전기적으로 연결된다.
부유 전극층은 부유 전극(131)을 포함하며, 부유 전극(131)의 양 단부 중에서 일부가 제1 및 제2 내부 전극(121, 122)의 서로 이격되어 있는 단부와 각각 일정 부분 중첩될 수 있다. 부유 전극(131)은 바디(110)의 외부로 노출되지 않도록 바디(110)의 내부에 형성되고, 제1 및 제2 외부 전극(151, 152)과 전기적으로 분리되어 있을 수 있다.
부유 전극(131)의 폭은 제1 및 제2 내부 전극(121, 122)의 폭과 동일할 수 있으나, 본 발명이 여기에 한정되는 것은 아니다.
부유 전극(131), 제1 및 제2 내부 전극(121, 122)의 수와 형상을 조절하여 세라믹 전자 부품의 정전용량을 조절하게 된다. 따라서, 부유전극(131), 제1 및 제2 내부 전극(121, 122)의 형상, 중첩되는 면적 및 개수는 정전용량 조절을 위해 다양하게 변형될 수 있다.
부유 전극(131)은 유전체층 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 상기 도전성 금속은, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
더미부(C)는 용량부(B)의 하부에 배치되며, 더미 전극(141)을 포함하는 더미 전극층을 포함하고, 더미 전극층은 유전체층과 번갈아 적층되어 있다.
더미부(C)는 더미 전극(141)을 포함함으로써 휨강도를 강화시키는 역할을 할 수 있으며, 본 발명의 적층 세라믹 커패시터는 더미부(C)가 포함되기 때문에 용량부(B)의 중심부가 바디(110)의 중심부를 벗어나게 된다.
더미 전극(141)의 형상은 특별히 한정할 필요는 없으나, 바디(110)의 길이 방향(X 방향) 중심을 기준으로 좌우 대칭이 되도록 형성하여 바디(110)의 길이 방향(X 방향) 중심을 기준으로 좌우 휨강도를 균일하게 하는 것이 바람직하다. 또한, 충분한 휨강도를 확보하기 위해서 더미 전극의 면적이 바디(110)의 Y 방향 길이의 80% 이상이 되도록 형성할 수 있다. 다만, 더미 전극(141)에 의해 제1 및 제2 외부 전극(151, 152)이 전기적으로 연결되지 않도록 형성되어야 한다.
한편, 더미 전극층은 부유 전극층 또는 내부 전극층과 동일한 형태를 가질 수 있다. 이 경우, 더미부(C)를 형성하기 위한 별도의 세라믹 시트를 제조하는 공정이 필요 없기 때문에 생산성이 향상될 수 있다.
더미 전극층의 적층 수는 특별히 한정할 필요는 없으며, 커패시터의 크기, 휨강도 및 사용 환경을 고려하여 적절한 수로 적층할 수 있다.
한편, 용량부(B)에 포함되는 유전체층이 너무 얇은 경우 쇼트 등의 문제가 발생할 수 있으나, 더미 전극(141)은 이러한 문제가 발생하지 않으므로 더미부(C)에 포함되는 유전체층은 용량부(B)에 포함되는 유전체층보다 두께가 얇을 수 있다. 이에 따라, 휨강도를 얻기 위한 더미부(C)의 두께를 줄일 수 있어 보다 큰 용량을 확보할 수 있다.
더미 전극(141)은 유전체층 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 상기 도전성 금속은, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
식별층(D)은 더미부(C) 하부에 배치되며, 커버부(A)의 유전체층과 구별되는 색을 가진다. 커버부(A)의 유전체층과 구별되는 색을 가짐으로써, 도 3 및 도 4에 도시된 바와 같이 내부 전극이 인쇄 회로 기판(1100)과 수평하고, 더미부(C)가 인쇄 회로 기판(1100)과 인접하도록 실장하는 것을 용이하게 할 수 있으며, 이에 따라 휨강도를 강화할 수 있는 중요한 역할을 할 수 있다. 또한, 더미부(C)를 바디(110)의 하부에만 배치하여도 휨강도를 확보할 수 있고, 용량부(B) 및 커버부(A)의 두께를 두껍게 확보할 수 있다.
도 3 및 도 4에 도시된 바와 같이 적층 세라믹 커패시터(100)의 실장 기판(1000)은 인쇄 회로 기판(1100) 상에 형성된 전극 패드(1210, 1220)에 적층 세라믹 커패시터의 제1 및 제2 외부 전극(151, 152)이 솔더링(1310, 1320)되어 연결된다.
적층 세라믹 커패시터(100)의 실장 면에 따라 휨강도에 큰 영향을 끼친다.
도 5는 바디의 하부에 더미부(C)가 형성된 커패시터를 인쇄 회로 기판에 실장한 경우에 있어서, 실장 형태 및 더미 전극층 수에 따른 휨강도 변화를 나타낸 그래프이다. 도 5에서 내부 전극(121, 122)이 인쇄 회로 기판(1100)에 수평인 상태로 실장된 경우 수평실장으로 표시하였고, 더미부(C)가 인쇄 회로 기판(1100)과 인접한 경우 정방향으로 반대인 경우 역방향으로 표시하였다. 내부 전극(121, 122)이 인쇄 회로 기판(1100)에 수직인 상태로 실장된 경우 수직실장으로 표시하였다.
수직실장의 경우 휨강도가 가장 열위했으며, 더미 전극층의 층수가 증가하더라도 휨강도의 향상이 미비하였다. 수평실장(역방향)의 경우 더미 전극층의 층수가 증가하더라도 휨강도의 향상이 없었다. 수평실장(정방향)의 경우 더미 전극층의 층수가 증가함에 따라 휨강도가 증가되었다.
따라서, 내부 전극(121, 122)이 인쇄 회로 기판(1100)에 수평이고, 더미부(C)가 인쇄 회로 기판(1100)과 인접하도록 실장하는 것이 휨강도 강화에 중요한 역할을 하는 것을 확인할 수 있다.
식별층(D)은 소성 후의 두께가 30μm 이상일 수 있다. 식별층(D)의 두께가 30μm 미만인 경우에는 외부에서 확실한 인식이 불가능할 수 있기 때문이다. 예를 들어, 식별층(D)은 4μm 이하의 세라믹 그린시트가 적어도 8장 이상 적층되어 형성될 수 있다. 한편, 식별층(D)의 두께의 상한은 특별히 한정할 필요는 없으나, 커버부(A)의 두께 이하일 수 있다.
식별층(D)은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하고, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하고,　상기 주성분 100 몰에 대하여 0.1 내지 30 몰의 Si 및 Al을 부성분으로 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 식별층(D)은 상기 주성분 100 몰에 대하여 0 내지 2 몰의 Mg 및 0 내지 0.09 몰의 Mn을 포함할 수 있다. 여기서, Mg과 Mn과 같은 첨가제들은 수축율을 커버부(A), 용량부(B) 및 더미부(C)의 유전체층과 유사하게 하도록 하여, 커버부(A), 용량부(B) 및 더미부(C)의 유전체층과의 성분 차이로 인한 크랙이나 디라미레이션 발생을 줄일 수 있다.
BaTiO3의 모재 분말에 Si 및 Al을 포함하는 부성분을 포함하고, 첨가제로 Mg 또는 Mn을 미량을 첨가하여 제조한 세라믹 그린시트를 1150℃의 온도로 소성하는 경우, 소성된 세라믹 그린시트는 백색 계통의 색상을 가질 수 있다.
특히, 백색 계통의 색상이 더 잘 나타나도록 Mg과 Mn의 양을 줄일 수 있는데, 상기 식별층(D)은 상기 주성분 100 몰에 대하여 Mg 및 Mn의 함량은 각각 O.001 몰 미만으로 포함될 수 있다.
본 발명의 실시예와 같은 부성분과 첨가제의 조성을 가지지 않은 일반적인 세라믹 그린시트는 소성 후 짙은 갈색계통의 색상을 가진다. 상기 백색 계통의 식별층(D)은 소성 후 짙은 갈색 계통의 색상을 가지는 커버부(A), 용량부(B) 및 더미부(C)와 색상의 차이로 구분될 수 있다. 즉, 식별층(D)의 색상은 커버부(A), 용량부(B) 및 더미부(C)의 색상보다 밝을 수 있다.
도 6은 본 발명의 다른 일 실시 형태에 따른 적층 세라믹 커패시터(200)의 I-I'선 단면도이다.
도 6을 참조하여 설명하면, 내부 전극층은 제1 및 제2 내부 전극(221, 222) 사이에 제1 전극 패턴(223)을 추가로 포함하고, 상기 제1 전극 패턴(223)은 상기 제1 및 제2 내부 전극(221, 222)과 이격되어 배치될 수 있다. 이와 같이, 제1 전극 패턴(223)을 형성함으로써 휨강도 향상에 긍정적인 영향을 끼칠 수 있으며, 더미 전극층을 내부 전극층과 동일한 형태로 하는 경우에 생산성이 향상될 뿐만 아니라 휨강도를 더욱 향상시킬 수 있다.
또한, 부유 전극층은 부유 전극(231)과 이격되고 상기 바디의 길이 방향 양면으로 각각 노출되는 제2 및 제3 전극 패턴(232)을 추가로 포함할 수 있다. 이와 같이, 제2 및 제3 전극 패턴(232)을 형성함으로써 휨강도 향상에 긍정적인 영향을 끼칠 수 있으며, 더미 전극층을 부유 전극층과 동일한 형태로 하는 경우에 생산성이 향상될 뿐만 아니라 휨강도를 더욱 향상시킬 수 있다.
본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터는 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서, 상기 바디는, 유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량부; 상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부; 상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및 상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함한다. 이하, 본 발명의 일 측면에 따른 적층 세라믹 커패시터와 동일한 구성에 대해서는 설명을 생략한다.
본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터는 본 발명의 일 측면에 따른 적층 세라믹 커패시터와 달리 부유 전극층이 포함되지 않으며, 제1 내부 전극과 제2 내부 전극이 동일 평면상에 존재하지 않고, 유전체층을 사이에 두고 번갈아 배치된다.
도 7은 본 발명의 또 다른 일 실시 형태에 따른 적층 세라믹 커패시터(300)의 I-I'선 단면도이다.
도 7을 참조하여 설명하면, 제1 및 제2 내부 전극(321, 322)은 각각 유전체층 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 제1 내부 전극(321)은 바디(310)의 제3 면을 통해 노출되고, 제2 내부 전극(322)은 바디(310)의 제4 면을 통해 노출되도록 형성될 수 있고, 중간에 배치된 유전체층에 의해 서로 이격되어 전기적으로 절연될 수 있다.
이러한 제1 및 제2 내부 전극(321, 322)은 바디에 형성된 제1 및 제2 외부 전극(351, 352)과 각각 전기적으로 연결된다.
따라서, 제1 및 제2 외부 전극(351, 352)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(321, 322) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(300)의 정전 용량은 제1 및 제2 내부 전극(321, 322)의 서로 중첩되는 영역의 면적과 비례하게 된다.
한편, 제1 내부 전극(321)이 포함된 층을 제1 내부 전극층, 제2 내부 전극(322)이 포함된 층을 제2 내부 전극층이라고 정의할 때, 제1 내부 전극층은 제1 내부 전극(321)이 노출된 면의 타면으로 노출되는 제1 전극 패턴(321`)을 추가로 포함하고, 제2 내부 전극층은 제2 내부 전극(322)이 노출된 면의 타면으로 노출되는 제2 전극 패턴(322`)을 추가로 포함할 수 있다.
이와 같이, 제1 및 제2 전극 패턴(321`, 322`)을 형성함으로써 휨강도 향상에 긍정적인 영향을 끼칠 수 있다.
또한, 더미 전극층을 제1 내부 전극층 또는 제2 내부 전극층과 동일한 형태로 하는 경우에 생산성을 향상시킬 수 있으나, 제1 및 제2 전극 패턴(321`, 322`)이 형성되지 않은 제1 내부 전극층 또는 제2 내부 전극층과 더미 전극층을 동일한 형태로 하게되면 휨강도가 불균형해질 수 있다. 따라서, 제1 및 제2 전극 패턴(321`, 322`)을 형성함으로써 더미 전극층을 제1 내부 전극층 또는 제2 내부 전극층과 동일한 형태로 하는 경우에 생산성이 향상될 뿐만 아니라 휨강도를 더욱 향상시킬 수 있고, 휨강도를 균일하게 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
A: 커버부
B: 용량부
C: 더미부
D: 식별층
121, 122: 제1 및 제2 내부 전극
131: 부유 전극
141: 더미 전극
151, 152: 제1 및 제2 외부 전극

Claims (15)

  1. 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서,
    상기 바디는,
    상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 내부 전극층 및 부유 전극을 포함하는 부유 전극층을 포함하고, 유전체층을 사이에 두고 상기 내부 전극층과 상기 부유 전극층이 번갈아 적층되어 있는 용량부;
    상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부;
    상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및
    상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 내부 전극층은 상기 제1 및 제2 내부 전극 사이에 제1 전극 패턴을 추가로 포함하고, 상기 제1 전극 패턴은 상기 제1 및 제2 내부 전극과 이격되어 배치되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 부유 전극층은 상기 부유 전극과 이격되고 상기 바디의 길이 방향 양면으로 각각 노출되는 제2 및 제3 전극 패턴을 추가로 포함하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 더미 전극층은 상기 부유 전극층 또는 상기 내부 전극층과 동일한 형태를 가지는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 더미부에 포함되는 유전체층은 상기 용량부에 포함되는 유전체층보다 두께가 얇은 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 식별층은 두께가 30μm 이상인 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 식별층은 백색인 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하고, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하고, 상기 주성분 100 몰에 대하여 0.1 내지 30 몰의 Si 및 Al을 부성분으로 포함하는 적층 세라믹 커패시터.
  9. 바디 및 상기 바디의 길이 방향 양면에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터에 있어서,
    상기 바디는,
    유전체층을 사이에 두고 번갈아 배치되며, 상기 바디의 길이 방향 양면으로 각각 노출되는 제1 및 제2 내부 전극을 포함하는 용량부;
    상기 용량부의 상부에 배치되며, 유전체층이 적층되어 있는 커버부;
    상기 용량부의 하부에 배치되며, 더미 전극을 포함하는 더미 전극층과 유전체층이 번갈아 적층되어 있는 더미부; 및
    상기 더미부 하부에 배치되며, 상기 커버부와 구별되는 색을 가지는 식별층; 을 포함하는 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 제1 내부 전극이 포함된 층을 제1 내부 전극층, 상기 제2 내부 전극이 포함된 층을 제2 내부 전극층이라고 정의할 때,
    상기 제1 내부 전극층은 상기 제1 내부 전극이 노출된 면의 타면으로 노출되는 제1 전극 패턴을 추가로 포함하고,
    상기 제2 내부 전극층은 상기 제2 내부 전극이 노출된 면의 타면으로 노출되는 제2 전극 패턴을 추가로 포함하는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    상기 더미 전극층은 상기 제1 내부 전극층 또는 제2 내부 전극층과 동일한 형태를 가지는 적층 세라믹 커패시터.
  12. 제9항에 있어서,
    상기 더미부에 포함되는 유전체층은 상기 용량부에 포함되는 유전체층보다 두께가 얇은 적층 세라믹 커패시터.
  13. 제9항에 있어서,
    상기 식별층은 두께가 30μm 이상인 적층 세라믹 커패시터.
  14. 제9항에 있어서,
    상기 식별층은 백색인 적층 세라믹 커패시터.
  15. 제9항에 있어서,
    상기 식별층은 주성분으로 ABO3로 표현되는 화합물을 포함하며, A는 Ba 또는 Ba와 Ca, Zr 및 Sr 중 적어도 하나를 포함하고, B는 Ti 또는 Ti와 Zr 및 Hf 중 적어도 하나를 포함하고, 상기 주성분 100 몰에 대하여 0.1 내지 30 몰의 Si 및 Al을 부성분으로 포함하는 적층 세라믹 커패시터.
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