KR20230121320A - 적층형 전자 부품 - Google Patents

적층형 전자 부품 Download PDF

Info

Publication number
KR20230121320A
KR20230121320A KR1020220018035A KR20220018035A KR20230121320A KR 20230121320 A KR20230121320 A KR 20230121320A KR 1020220018035 A KR1020220018035 A KR 1020220018035A KR 20220018035 A KR20220018035 A KR 20220018035A KR 20230121320 A KR20230121320 A KR 20230121320A
Authority
KR
South Korea
Prior art keywords
layers
plating
electrode
layer
present
Prior art date
Application number
KR1020220018035A
Other languages
English (en)
Inventor
안소정
이유정
최형종
이충열
원광연
성우경
박명준
이종호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020220018035A priority Critical patent/KR20230121320A/ko
Priority to US18/085,037 priority patent/US20230260708A1/en
Priority to JP2022208407A priority patent/JP2023118067A/ja
Priority to CN202310128049.4A priority patent/CN116598140A/zh
Publication of KR20230121320A publication Critical patent/KR20230121320A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates

Abstract

본 발명의 일 실시 형태는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 복수의 유전체층 및 상기 복수의 유전체층 사이에 배치되어 상기 제3 및 제4 면으로 노출되는 복수의 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 외부 전극;을 포함하고, 상기 외부 전극은, 상기 제3 및 제4 면을 각각 커버하는 제1 및 제2 도금층; 상기 제1 및 제2 면의 일부를 커버하고, 상기 제1 도금층의 일 측면과 일 측면이 접하는 제1 전극층; 상기 제1 및 제2 면의 일부를 커버하고, 상기 제2 도금층의 일 측면과 일 측면이 접하는 제2 전극층; 및 상기 제1 및 제2 도금층을 각각 커버하는 제3 및 제4 도금층;을 포함하는, 적층형 전자 부품을 제공한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층형 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 세라믹 커패시터의 초소형화 및 고용량화에 대한 요구가 증가되고 있다.
이러한 초소형화 및 고용량화의 요구 흐름에 따라, 적층형 세라믹 커패시터의 유효 용량을 증가시키고 사이즈를 감소시키기 위해서는 유전체층과 내부 전극의 박층화가 필수적이다. 또한, 용량에 관여하지 않는 마진부 및 외부 전극 또한 얇게 설계할수록 유리하다.
본 발명의 여러 목적 중 하나는, 종래보다 낮은 등가 직렬 저항(ESR; Equivalent Series Resistor)을 가짐과 동시에, 보다 얇은 T 사이즈를 만족함으로써 소형화를 실현 가능한 적층형 전자 부품을 제공하고자 한다.
또한, 본 발명의 또 다른 여러 목적 중 하나는, 외부 전극에 대한 고착 강도를 낮추지 않으면서도, 접촉성이 개선된 적층형 전자 부품을 제공하고자 한다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 복수의 유전체층 및 상기 복수의 유전체층 사이에 배치되어 상기 제3 및 제4 면으로 노출되는 복수의 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 외부 전극;을 포함하고,
상기 외부 전극은,
상기 제3 및 제4 면을 각각 커버하는 제1 및 제2 도금층;
상기 제1 및 제2 면의 일부를 커버하고, 상기 제1 도금층의 일 측면과 일 측면이 접하는 제1 전극층;
상기 제1 및 제2 면의 일부를 커버하고, 상기 제2 도금층의 일 측면과 일 측면이 접하는 제2 전극층; 및
상기 제1 및 제2 도금층을 각각 커버하는 제3 및 제4 도금층;을 포함하는, 적층형 전자 부품을 제공한다.
본 발명의 여러 효과 중 하나는, 종래보다 낮은 등가 직렬 저항(ESR; Equivalent Series Resistor)을 가짐과 동시에, 보다 얇은 T 사이즈를 만족함으로써 소형화를 실현 가능한 적층형 전자 부품을 제공할 수 있다.
또한, 본 발명의 또 다른 여러 효과 중 하나는, 외부 전극에 대한 고착 강도를 낮추지 않으면서도, 접촉성이 개선된 적층형 전자 부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향, 길이방향, 또는 L 방향으로 이해될 수 있고, Y 방향은 제2 방향, 폭 방향, 또는 W 방향으로 이해될 수 있으며, Z 방향은 제3 방향, 두께 방향, 적층 방향, 또는 T 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 유전체층(111) 및 상기 복수의 유전체층 사이에 배치되는 복수의 내부 전극(121, 122)을 포함하는 바디; 및 상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 외부 전극(200, 300)을 포함한다.
바디(110)는 복수의 유전체층(111) 및 상기 복수의 유전체층(111) 사이에 배치된 내부 전극(121, 122)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4)을 포함한다.
구체적으로, 상기 바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(Z 방향)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(X 방향)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(200, 300)으로 각각 노출될 수 있다. 제1 내부 전극(121)은 제2 외부 전극(300)과는 연결되지 않고 제1 외부 전극(200)과 연결된다. 또한, 제2 내부 전극(122)은 제1 외부 전극(200)과는 연결되지 않고 제2 외부 전극(300)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않고, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있고, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
한편, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요가 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 위해, 내부 전극(121, 122)의 평균 두께(te)는 100㎚~1.5㎛ 범위일 수 있다.
전술한 내부 전극(121, 122)의 평균 두께(te)의 측정 방법 에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 임의의 10개의 적층형 전자 부품(100) 샘플에 대하여, 내부 전극(121, 122)의 평균 두께(te)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
바디(110)는 바디(110)의 내부에 배치되고, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않고, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있고, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향(Y) 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
혹은, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
외부 전극(200, 300)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(200, 300)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(200, 300)을 갖는 구조를 설명하고 있지만, 외부 전극(200, 300)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
적층형 세라믹 커패시터에 대한 초소형화 및 고용량화의 요구가 계속되고 있고, 유효 용량을 증가시키고 사이즈를 감소시키기 위해서는, 내부 전극과 유전체층의 박층화뿐만 아니라, 용량에 관여하지 않는 마진부나 외부 전극 또한 얇게 설계하는 것이 유리하다.
이 때, 외부 전극은 내부 전극과 외부 회로를 전기적으로 연결시키고, 칩이 기판에 물리적으로 고착될 수 있도록 기능한다.
그런데, 외부 전극 중에, 바디의 제3 및 제4 면(혹은, W-T면) 상에 형성되는 외부 전극은 내부 전극과의 전기적 연결성을 구현하는 부분이다. 반면, 바디의 제1 및 제2 면(혹은, L-W면)이나 제5 및 제6 면(혹은, L-T면)의 일부 상에 형성되는 외부 전극(즉, 밴드부)은 기판과의 고착을 위해 필요한 부분이다.
다만, 글라스가 포함되는 소결 타입의 외부 전극의 경우, 세라믹 소체와의 접착력이 높아 우수한 고착 강도를 가지지만, 소결 조건이 적정하지 않을 때에는 글라스 거동에 의해 내부 전극과의 접촉성을 저하시킬 우려가 있다.
이에, 본 발명자들은 전술한 문제를 해결하고자 예의 연구를 거듭한 결과, 외부 전극으로서, 바디의 제1 및 제2 면(혹은, 제5 및 제6 면)의 일부 직상에는 글라스가 포함되지 않는 전극층을 배치하고, 제3 및 제4 면 직상에는 도금층을 배치한 구조를 제안하기에 이르렀다.
따라서, 본 발명에 의하면, 종래보다 낮은 등가 직렬 저항(ESR; Equivalent Series Resistor)을 가짐과 동시에, 보다 얇은 T 사이즈를 만족함으로써 소형화를 실현 가능한 적층형 전자 부품을 제공할 수 있다. 뿐만 아니라, 외부 전극에 대한 고착 강도를 낮추지 않으면서도, 접촉성이 개선된 적층형 전자 부품을 제공 가능하다.
구체적인 본 발명의 일 실시형태에 따른 적층형 전자 부품의 개략적 구조를 도 2에 도시하였다.
구체적으로, 외부 전극(200, 300)은, 바디(110)의 제3 및 제4 면(3, 4)을 각각 커버하는 제1 및 제2 도금층(131, 132)을 포함한다. 따라서, 도 2에 나타낸 바와 같이, 바디(110)의 제3 면(3)은 제1 도금층(131)이 커버하고, 바디(110)의 제4 면(4)은 제2 도금층(132)가 커버한다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 도금층(131, 132)는 전기 전도성이 우수한 재료를 사용할 수 있고, 대표적으로는 도전성 금속을 사용할 수 있다. 제1 및 제2 도금층(131, 132)에 포함되는 도전성 금속의 예로서 구리(Cu) 등을 들 수 있고, 제1 및 제2 도금층(131, 132)은 구리를 주성분으로 포함(즉, 구리를 80중량% 이상 포함)할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제1 및 제2 도금층(131, 132)은 구리 도금층일 수 있다.
통상적으로, 기판과의 고착을 목적으로 형성하는 제1 및 제2 면(혹은, L-W면)이나 제5 및 제6 면(혹은, L-T면)의 일부 상의 배치되는 외부 전극은, 디핑(dipping) 방식으로 형성되었다. 그러나, 디핑 방식으로만 외부 전극을 형성하게 되면, 모서리 끊김에 취약하여 내습 신뢰성 확보가 어렵고, T 사이즈의 제어가 어려워 박막화에 불리하였다.
이에 따라, 종래 기술에서는 외부 전극의 박막화를 위하여, 제 1 및 제2 면(혹은, L-W면)의 일부 상에 니켈 전극층을 형성하였다. 또한, 전술한 니켈 전극층과 제3 및 제4 면(혹은, W-T면)의 일부를 커버하도록 구리 전극층이 형성된 구조가 개발되었다. 이 때, 니켈 전극층은 글라스를 포함하지 않는 소결 타입으로 제작되었고, 구리 전극층은 글라스가 포함된 페이스트를 이용하여 소결 타입으로 제작되었다.
그러나, 전술한 기술에서는, 글라스가 포함된 소결 타입 페이스트를 이용하여, 바디(110)의 제3 및 제4 면(3, 4) 상에 배치되는 구리 전극층이 제작되기 때문에, 소결 조건이 적정하지 않을 시, 글라스의 거동에 의한 내부 전극과의 접촉성 저하의 문제가 생겼다.
이에, 본 발명에서는, 바디(110)의 제1 및 제2 면(1, 2)의 일부 상에 니켈 전극층을 형성한 후, 내부 전극이 노출되는 바디(110)의 제3 및 제4 면(3, 4)에 구리 전극층이 아닌, 구리 도금층을 형성시킴으로써 전기적 연결성을 확보 가능함을 발견하였다.
즉, 전술한 제3 및 제4 면(3, 4)을 각각 커버하도록 제1 및 제2 도금층(131, 132)을 형성할 때에는, 글라스가 포함된 페이스트 대신, 구리 금속을 직접 도금함으로써 내부 전극과의 접촉성 개선을 기대할 수 있다.
본 발명에 의하면, 제1 및 제2 면(1, 2)의 일부 상에 형성된 니켈 전극층의 위로는 산화층이 형성되어 구리가 성장되지 않는 반면, 전술한 니켈 전극층이 형성되지 않은 제3 및 제4 면(3, 4) 상에만 구리 도금층으로서 전술한 제1 및 제2 도금층(131, 132)이 각각 형성된다. 이를 통해, T 사이즈의 감소 및 유효 부피의 확보가 가능해진다.
또한, 외부 전극(200, 300)은, 전술한 바디(110)의 제3 및 제4 면(3, 4)을 커버하는 제1 및 제2 도금층(131, 132)을 포함하는 한편,
바디(110)의 제1 및 제2 면(1, 2)의 일부를 커버하는 제1 및 제2 전극층(141, 142)을 포함한다. 따라서, 도 2에 나타낸 바와 같이, 바디(110)의 길이 방향(X 방향)으로 양 단부 상에 각각 제1 전극층(141)과, 제2 전극층(142)이 배치된다. 다시 말해, 길이 방향(X 방향)으로 어느 한 단부의 제1 및 제2 면(1, 2) 상에 제1 전극층(141)이 배치되고, 동시에 길이 방향(X 방향)으로 다른 한 단부의 제1 및 제2 면(1, 2) 상에 제2 전극층(142)이 배치된다.
이 때, 본 발명의 일 실시형태에 따르면, 제1 및 제2 전극층(141, 142)은, 전술한 바디(110)의 제1 및 제2 면(1, 2)의 일부를 커버함과 동시에, 제5 및 제6 면(5, 6)의 일부 역시 커버할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 바디(110)의 제1 및 제2 면(1, 2)과, 제5 및 제6 면(5, 6)의 일부를 커버하도록, 바디의 길이 방향(X 방향) 양 단부인 밴드부 상에, 제1 및 제2 전극층(141, 142)이 구비될 수 있다.
이 때, 제1 전극층(141)의 일 측면은 제1 도금층(131)의 일 측면과 접하고, 제2 전극층(142)의 일 측면은, 제2 도금층(132)의 일 측면과 접한다. 전술한 바와 같이, 본 발명에 따른 적층형 전자 부품을 제조하기 위해서는, 바디(110)의 제1 및 제2 면(1, 2)의 일부 상에 제1 및 제2 전극층을 먼저 형성한 후, 제3 및 제4 면 상에 제1 및 제2 도금층을 형성한다. 그러므로, 도 2에 나타낸 바와 같이, 제1 전극층(141)의 일 측면은, 제1 도금층(131)의 일 측면과 접하고, 제2 전극층(142)의 일 측면은 제2 도금층(132)의 일 측면과 접하도록 형성된다.
한편, 본 발명의 일 실시형태에 따르면, 매우 얇은 T 사이즈의 확보 및 외부 전극의 박막화를 위하여, 제1 및 제2 전극층(141, 142)은 글라스를 포함하지 않는 소결 타입으로 형성될 수 있다. 뿐만 아니라, 도 2와 같이, 바디(110)의 제1 및 제2 면(1, 2)(혹은, 제5 및 제6 면(5, 6) 상에 구비되는 외부 전극 영역은, 후술하는 제5 및 제6 도금층(161, 162)의 하부에 제3 및 제4 도금층(151, 152)이 존재하지 않기 때문에, 납땜성 저하의 방지를 위해서도, 제1 및 제2 전극층(141, 142)이 글라스가 없는 소결 타입으로 형성되어야 한다. 이러한 글라스가 없는 소결 타입으로 제1 및 제2 전극층(141, 142)을 형성하는 방법으로는 스퍼터링법 등을 들 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 제1 및 제2 전극층(141, 142)은 전기 전도성이 우수한 재료를 사용할 수 있고, 대표적으로는 도전성 금속을 사용할 수 있다. 제1 및 제2 전극층(141, 142)에 포함되는 도전성 금속의 예로서 니켈(Ni) 등을 들 수 있고, 제1 및 제2 전극층(141, 142)은 니켈을 주성분으로 포함(즉, 니켈을 80중량% 이상 포함)할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제1 및 제2 전극층(141, 142)은 니켈 전극층일 수 있다.
또한, 외부 전극(200, 300)은, 전술한 제1 및 제2 도금층(131, 132)을 각각 커버하는 제3 및 제4 도금층(151, 152);을 포함한다. 따라서, 도 2에 나타낸 바와 같이, 제3 도금층(151)은 제1 도금층(131)을 커버하고, 제4 도금층(152)는 제2 도금층(132)을 커버한다.
본 발명의 일 실시형태에 따르면, 제3 및 제4 도금층(151, 152)은 전기 전도성이 우수한 재료를 사용할 수 있고, 대표적으로는 도전성 금속을 사용할 수 있다. 다만, 제3 도금층(151)은 제 1 도금층(131)과 상이한 도전성 금속 재료를 사용하고, 제4 도금층(152)은 제2 도금층(132)과 상이한 도전성 금속 재료를 사용한다. 따라서, 일례로서, 제3 및 제4 도금층(151, 152)에 포함되는 도전성 금속의 예로서 니켈(Ni) 등을 들 수 있고, 제3 및 제4 도금층(151, 152)은 니켈을 주성분으로 포함(즉, 니켈을 80중량% 이상 포함)할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제3 및 제4 도금층(151, 152)은 니켈 도금층일 수 있다.
본 발명에 있어서, 제3 및 제 4 도금층(151, 152)은 하부에 구비되는 제1 및 제2 도금층(131, 132)의 도전성 금속 성분의 침출(leaching) 불량을 방지할 목적으로 형성된다. 따라서, 제1 및 제2 도금층(131, 132)의 대표적 일례인 구리 도금층에서의 Cu의 침출 불량을 방지하기 위해 다른 도전성 성분을 사용하여 제3 및 제4 도금층을 배치한다.
한편, 본 발명의 일 실시형태에 따르면, 전술한 바와 같이, 제조 과정 중에, 제1 및 제2 전극층(141, 142)을 형성한 후에는, 상기 제1 및 제2 전극층 상에 존재하는 산화층으로 인해, 도 2에 나타낸 바와 같이, 구리 도금층인 제1 및 제2 도금층(131, 132) 상에만 제3 및 제4 도금층(151, 152)이 형성될 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제1 및 제2 전극층(141, 142) 상에는 제3 및 제4 도금층(예를 들어, 니켈 도금층)이 구비되지 않을 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 전극층(141, 142)이 제3 및 제4 도금층(151, 152)(예를 들어, 니켈 도금층)과 접촉하는 비율은 10% 이하일 수 있다.
이 때, 전술한 제1 및 제2 전극층(141, 142)이 제3 및 제4 도금층(151, 152)과 접촉하는 비율 의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 임의의 10개의 적층형 전자 부품(100) 샘플에 대하여, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 1000배 이상의 배율로 스캔한 이미지에서 추출된 외부 전극을 기준으로 측정 가능하다.
따라서, 도 2와 같은 적층형 전자 부품(100)의 단면을 기준으로, 제1 및 제2 전극층(141, 142)이 바디(110)과 접촉하는 표면을 제외한 전체 표면의 길이(L1) 대비, 상기 전체 표면의 길이 중에 제3 및 제4 도금층(151, 152)과 접촉하는 표면의 길이(L2)의 비율(L2/L1*100)을 측정함으로써 구할 수 있다.
반면, 본 발명의 일 실시형태에 따르면, 제1 및 제2 도금층(131, 132)이 제3 및 제4 도금층(151, 152)(예를 들어, 니켈 도금층)과 접촉하는 비율은 80% 이상일 수 있다.
이 때, 전술한 제1 및 제2 도금층(131, 132)이 제3 및 제4 도금층(151, 152)(예를 들어, 니켈 도금층)과 접촉하는 비율의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 임의의 10개의 적층형 전자 부품(100) 샘플에 대하여, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 1000배 이상의 배율로 스캔한 이미지에서 추출된 외부 전극을 기준으로 측정 가능하다.
따라서, 도 2와 같은 적층형 전자 부품(100)의 단면을 기준으로, 제1 및 제2 도금층(131, 132)이 바디(110)과 접촉하는 표면을 제외한 전체 표면의 길이(L3) 대비, 상기 전체 표면의 길이 중에 제3 및 제4 도금층(151, 152)과 접촉하는 표면의 길이(L4)의 비율(L4/L3*100)을 측정함으로써 구할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 제3 도금층(151)의 일 측면은 제1 전극층(141)의 일 측면과 접할 수 있고, 제4 도금층(152)의 일 측면은 제2 전극층(142)의 일 측면과 접할 수 있다. 전술한 바와 같이, 제1 및 제2 전극층(141, 142)을 형성한 후, 제1 및 제2 도금층(131, 132)을 형성하고 나서, 이어서 제3 및 제4 도금층(151, 152)을 형성할 수 있다. 따라서, 제3 도금층(151)의 일 측면이 제1 전극층(141)의 일 측면과 접하고, 제4 도금층(152)의 일 측면이 제2 전극층(142)과 접하도록 형성될 수 있다. 이 때, 제3 도금층(151) 및 제4 도금층(152)은 전해 도금 방식으로 형성될 수 있다. 전해 도금 방식을 이용하여, 제1 및 제2 도금층(131, 132) 상에만 Ni 도금층이 형성될 수 있고, 산화층이 형성된 제1 및 제2 전극층(141, 142)(예를 들어, Ni 전극층) 상에는 Ni 도금층이 형성되지 않을 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제1 도금층(131)의 평균 두께와 제3 도금층(151)의 평균 두께의 합은, 제1 전극층(141)의 평균 두께보다 작거나 같을 수 있다. 마찬가지로, 제2 도금층(132)의 평균 두께와 제4 도금층(152)의 평균 두께의 합은, 제2 전극층(142)의 평균 두께보다 작거나 같을 수 있다.
이 때, 전술한 각 층의 두께의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 임의의 10개의 적층형 전자 부품(100) 샘플에 대하여, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 1000배 이상의 배율로 스캔한 이미지에서 추출된 외부 전극을 기준으로 측정 가능하다.
예를 들어, 도 2와 같은 적층형 전자 부품(100)의 단면을 기준으로, 제1 내지 제4 도금층(131, 132, 151, 152)의 평균 두께는 길이 방향(X 방향)으로 측정되는 임의의 등간격인 10개 지점에서의 각 층의 두께의 평균 값을 구함으로써 측정 가능하다. 또한, 제1 및 제2 전극층(141, 142)의 평균 두께는 두께 방향(Z 방향)으로 측정되는 임의의 등간격인 10개 지점에서의 각 제1 및 제2 전극층의 두께의 평균 값을 구함으로써 측정 가능하다.
한편, 본 발명의 일 실시형태에 따르면, 상기 적층형 전자 부품은, 제1 전극층(141)과 제3 도금층(151)을 커버하는 제5 도금층(161); 및 제2 전극층(142)과 제4 도금층(152)을 커버하는 제6 도금층(162);을 더 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 제5 및 제6 도금층(161, 162)은 전기 전도성이 우수한 재료를 사용할 수 있고, 대표적으로는 도전성 금속을 사용할 수 있다.
이 때, 제5 및 제6 도금층(161, 162)의 종류를 특별히 한정하지 않으나, 제3 및 제4 도금층(151, 152)과는 상이한 도전성 금속 재료를 사용할 수 있다. 일례로서, 제5 및 제6 도금층(161, 162)에 포함되는 도전성 금속의 예로서 주석(Sn) 등을 들 수 있고, 제5 및 제6 도금층(161, 162)은 주석을 주성분으로 포함(즉, 주석을 80중량% 이상 포함)할 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 제5 및 제6 도금층(161, 162)은 주석 도금층일 수 있다.
본 발명의 일 실시형태에 따르면, 제5 및 제6 도금층(161, 162)은 실장 특성을 향상시키는 역할을 수행할 수 있다. 따라서, 전술한 바와 같이, 제5 및 제6 도금층(161, 162)을 형성하기 위해, 제3 및 제4 도금층(151, 152)의 형성 이후, 건식 연마를 통해 표면에 존재하는 산화물(oxide)을 제거하고, 세라믹 소체 부분을 제외한 전 부분(즉, 제1 및 제2 전극층(141, 142)의 상부와, 제3 및 제4 도금층(151, 152)의 상부)을 커버하도록 제5 및 제6 도금층을 형성하여 실장성을 확보한다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이Х폭, 0.4 ㎜Х0.2㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.44㎜ 이하이고, 폭이 0.22㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
131: 제1 도금층
132: 제2 도금층
141: 제1 전극층
142: 제2 전극층
151: 제3 도금층
152: 제4 도금층
161: 제5 도금층
162: 제 6 도금층
200, 300: 외부 전극

Claims (8)

  1. 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 복수의 유전체층 및 상기 복수의 유전체층 사이에 배치되어 상기 제3 및 제4 면으로 노출되는 복수의 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 외부 전극;을 포함하고,
    상기 외부 전극은,
    상기 제3 및 제4 면을 각각 커버하는 제1 및 제2 도금층;
    상기 제1 및 제2 면의 일부를 커버하고, 상기 제1 도금층의 일 측면과 일 측면이 접하는 제1 전극층;
    상기 제1 및 제2 면의 일부를 커버하고, 상기 제2 도금층의 일 측면과 일 측면이 접하는 제2 전극층; 및
    상기 제1 및 제2 도금층을 각각 커버하는 제3 및 제4 도금층;을 포함하는, 적층형 전자 부품.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 도금층은 구리 도금층인, 적층형 전자 부품.
  3. 제 1 항에 있어서,
    상기 제3 및 제4 도금층은 니켈 도금층인, 적층형 전자 부품.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 전극층은 니켈 전극층인, 적층형 전자 부품.
  5. 제 1 항에 있어서,
    상기 제1 전극층과 상기 제3 도금층을 커버하는 제5 도금층; 및
    상기 제2 전극층과 상기 제4 도금층을 커버하는 제6 도금층;을 더 포함하는, 적층형 전자 부품.
  6. 제 5 항에 있어서,
    상기 제5 및 제6 도금층은 주석 도금층인, 적층형 전자 부품.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 전극층 상에 제3 및 제4 도금층이 구비되지 않는, 적층형 전자 부품.
  8. 제 1 항에 있어서,
    상기 제3 도금층의 일 측면은 상기 제1 전극층의 일 측면과 접하고,
    상기 제4 도금층의 일 측면은 상기 제2 전극층의 일 측면과 접하는, 적층형 전자 부품.
KR1020220018035A 2022-02-11 2022-02-11 적층형 전자 부품 KR20230121320A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220018035A KR20230121320A (ko) 2022-02-11 2022-02-11 적층형 전자 부품
US18/085,037 US20230260708A1 (en) 2022-02-11 2022-12-20 Multilayer electronic component
JP2022208407A JP2023118067A (ja) 2022-02-11 2022-12-26 積層型電子部品
CN202310128049.4A CN116598140A (zh) 2022-02-11 2023-02-07 多层电子组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220018035A KR20230121320A (ko) 2022-02-11 2022-02-11 적층형 전자 부품

Publications (1)

Publication Number Publication Date
KR20230121320A true KR20230121320A (ko) 2023-08-18

Family

ID=87559010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220018035A KR20230121320A (ko) 2022-02-11 2022-02-11 적층형 전자 부품

Country Status (4)

Country Link
US (1) US20230260708A1 (ko)
JP (1) JP2023118067A (ko)
KR (1) KR20230121320A (ko)
CN (1) CN116598140A (ko)

Also Published As

Publication number Publication date
CN116598140A (zh) 2023-08-15
US20230260708A1 (en) 2023-08-17
JP2023118067A (ja) 2023-08-24

Similar Documents

Publication Publication Date Title
KR102319596B1 (ko) 적층형 커패시터 및 그 실장 기판
US11164700B2 (en) Multilayer capacitor
US11476047B2 (en) Multilayer electronic component
JP2014216643A (ja) 積層セラミック電子部品及びその実装基板
CN109935467B (zh) 电容器组件
JP2021022720A (ja) 積層セラミックキャパシタ
JP5628351B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR20210106689A (ko) 적층형 전자 부품
KR102029598B1 (ko) 세라믹 전자 부품
JP2021013012A (ja) キャパシタ部品
US9064639B2 (en) Multilayer ceramic electronic component and board for mounting the same
US20220208462A1 (en) Multilayer electronic component
KR102057904B1 (ko) 커패시터 부품
KR20210069280A (ko) 적층형 전자 부품
KR20230121320A (ko) 적층형 전자 부품
KR20190116171A (ko) 적층형 전자 부품
US11955287B2 (en) Multilayer electronic component
US20230260706A1 (en) Multilayer electronic component
KR102473420B1 (ko) 적층 세라믹 전자부품
KR20230124372A (ko) 적층 세라믹 커패시터
KR102449365B1 (ko) 세라믹 전자 부품
KR20230117793A (ko) 적층형 전자 부품
KR20230100594A (ko) 적층형 전자 부품
KR20220058118A (ko) 적층형 전자 부품
KR20230123310A (ko) 적층형 전자 부품