KR20230117793A - 적층형 전자 부품 - Google Patents

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KR20230117793A
KR20230117793A KR1020220013951A KR20220013951A KR20230117793A KR 20230117793 A KR20230117793 A KR 20230117793A KR 1020220013951 A KR1020220013951 A KR 1020220013951A KR 20220013951 A KR20220013951 A KR 20220013951A KR 20230117793 A KR20230117793 A KR 20230117793A
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layer
internal electrodes
nickel
electronic component
electrode
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이응석
권태균
강윤성
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삼성전기주식회사
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Abstract

본 발명의 일 실시 형태는, 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및 상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 내부 전극은 복수의 니켈층; 및 상기 복수의 니켈층 사이에 구비된 이종 물질층;을 포함하는, 적층형 전자 부품을 제공한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층형 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 세라믹 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.
이러한 흐름에 따라, 적층형 세라믹 커패시터의 사이즈가 점차 작아지고 있고, 작은 규모에서 고용량을 구현하기 위해 동일 부피에서의 유전체의 유효 부피율이 높아지면서 상대적으로 전극의 두께가 더욱 얇아지고 있다.
그런데, 적층형 세라믹 커패시터의 구성 요소 중, 내부 전극을 형성하는 방법으로는 스크린(Screen) 인쇄법 및 그라비아(Gravure) 인쇄법이 대표적이다. 그러나, 이러한 스크린 인쇄법 및 그라비아 인쇄법의 경우, 전도성 금속 입자가 포함된 페이스트의 사용이 필수적이므로, 이들 공법을 이용해서는 내부 전극의 박층화에 기술적으로 한계가 있었다.
본 발명의 여러 목적 중 하나는, 초박층의 내부 전극을 구현함으로써, 소형화 및 고용량화가 실현된 적층형 전자 부품을 제공하고자 한다.
또한, 본 발명의 또 다른 여러 목적 중 하나는, 다양한 기능성 물질이 포함된 내부 전극을 구현함으로써, 전기적/물리적 특성이나, 연결성 및 특수 기능을 확보함으로써 성능이 개선된 적층형 전자 부품을 제공하고자 한다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및
상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
상기 내부 전극은
복수의 니켈층; 및 상기 복수의 니켈층 사이에 구비된 이종 물질층;을 포함하는, 적층형 전자 부품을 제공한다.
본 발명의 여러 효과 중 하나는, 초박층의 내부 전극을 구현함으로써, 소형화 및 고용량화가 실현된 적층형 전자 부품을 제공할 수 있다.
또한, 본 발명의 또 다른 여러 효과 중 하나는, 다양한 기능성 물질이 포함된 내부 전극을 구현함으로써, 전기적/물리적 특성이나, 연결성 및 특수 기능을 확보함으로써 성능이 개선된 적층형 전자 부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 P 영역을 확대하여 나타낸 도면이다.
도 5는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 내부 전극 제작을 위하여, 진공 증착 방법을 이용한 니켈층 및 이종 물질층의 적층 과정을 개략적으로 나타낸 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 P 영역을 확대하여 나타낸 도면이다.
도 5는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 내부 전극 제작을 위하여, 진공 증착 방법을 이용한 니켈층 및 이종 물질층의 적층 과정을 개략적으로 나타낸 것이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함하는 바디(110); 및 상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극(200, 300);을 포함한다.
바디(110)는 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(Z 방향)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(X 방향)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(200, 300)으로 각각 노출될 수 있다. 제1 내부 전극(121)은 제2 외부 전극(300)과는 연결되지 않고 제1 외부 전극(200)과 연결된다. 또한, 제2 내부 전극(122)은 제1 외부 전극(200)과는 연결되지 않고 제2 외부 전극(300)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 바디(110)의 내부에 배치되고, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않고, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있고, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향(Y) 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 후술하는 진공 증착 방법에 의해 내부 전극을 형성함으로써 형성된 것일 수 있다.
혹은, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
외부 전극(200, 300)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(200, 300)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(200, 300)을 갖는 구조를 설명하고 있지만, 외부 전극(200, 300)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(200, 300)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(200, 300)은 바디(110)에 배치되는 전극층(131a, 131b) 및 상기 전극층 상에 형성된 도금층(132a, 132b)을 포함할 수 있다. 즉, 전극층(131a, 131b)은 도전성 금속 및 글래스를 포함할 수 있고, 구체적으로 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
혹은, 전극층(131a, 131b)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 131b)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 131b)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(132a, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(132a, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(132a, 132b)에 대한 보다 구체적인 예를 들면, 도금층(132a, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 특히 Sn 도금층일 수 있다. 혹은, 도금층(132a, 132b)은 전술한 전극층 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(132a, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
종래에는 적층형 세라믹 커패시터의 내부 전극을 제조 시, 스크린 인쇄법 또는 그라비아 인쇄법을 적용하였다. 그러나, 이러한 스크린 인쇄법 및 그라비아 인쇄법에 있어서, 전도성 금속 입자가 포함된 페이스트의 사용이 필수적이므로, 박층화에 기술적으로 한계가 있었다. 이러한 스크린 인쇄법 및 그라비아 인쇄법의 경우, 목적한 인쇄 패턴 및 형상을 인쇄하기 위한 음각 제판을 사용한다. 이로 인해, 스크린 인쇄법 및 그라비아 인쇄법은 대량 생산이 용이하여 전자 소자뿐만 아니라, 다른 산업 분야에서도 널리 사용되고 있다.
그러나, 제판 인쇄의 특성상, 초소형 및 정밀 인쇄에는 스크린 인쇄법 및 그라비아 인쇄법에 한계가 있었다. 또한, 전술한 문제뿐만 아니라, 스크린 인쇄법 및 그라비아 인쇄법은 페이스트에 포함되는 유기 복합 재료의 사용으로 인해, 내부 전극에 있어서 기능성 재료의 사용이 제한되었다.
반면, 차세대 적층형 세라믹 커패시터의 고집적화 및 초소형화를 실현하기 위해서는, 200㎚ 이하인 박막의 내부 전극의 구현이 필수적이다. 따라서, 본 발명에서는 스크린 인쇄법 및 그라비아 인쇄법을 대체 가능하고, 박막의 내부 전극을 구현할 수 있는 진공 증착(sputter) 방법을 이용하여 전술한 목적을 달성하고자 한다.
즉, 본 발명자들은 예의 연구를 거듭한 결과, 진공 증착 방법을 이용하여 적층형 세라믹 커패시터의 내부 전극(121, 122)을 다층 구조의 형태로 구현하였다. 구체적으로, 본 발명에서는 상기 종래 기술의 문제점을 해결하기 위해, 증착 방법을 이용하여 각각의 기능을 수행할 다층 구조의 내부 전극을 구성하여 각 층의 역할을 담당케 함으로써, 직접 인쇄법의 단점을 극복하고, 차세대 적층형 세라믹 커패시터를 구현할 수 있다. 따라서, 종래의 직접 인쇄법에서는 실현 불가능한 내부 전극의 구조 설계가 가능할 뿐만 아니라, 페이스트 재료 중 니켈 파우더나 유기 재료 등의 미사용으로 인해 특성을 개선할 수 있다.
구체적으로, 본 발명에 있어서, 전술한 내부 전극(121, 122)은 복수의 니켈층(151); 및 상기 복수의 니켈층 사이에 구비된 이종 물질층(152);을 포함한다. 본 발명에 의하면, 박층의 내부 전극을 구현함과 동시에, 기능성 물질을 포함하는 내부 전극을 구현하여 특성을 향상시킬 수 있다.
이러한 다층 구조의 내부 전극을 도 4에 구체적으로 도시하였다. 우선, 내부 전극(121, 122)은 전도성을 발현하는 복수의 니켈층(151)을 포함하고, 하나의 내부 전극(121, 122)에 포함되는 니켈층은 2개 이상의 복수개 존재할 수 있다. 혹은, 하나의 내부 전극에 포함되는 니켈층은 2개 존재할 수도 있다. 이렇듯, 하나의 내부 전극에 니켈층이 2개 존재하는 경우를 도 4에 도시하였고, 이종 물질층(152)을 사이에 두고, 이종 물질층에 대한 두께 방향(Z)으로의 상하부에 2개의 니켈층이 각각 적층될 수 있다.
본 발명의 일 실시형태에 따르면, 니켈층(151)은 니켈을 주성분으로 포함하고, 혹은 니켈을 95중량% 이상 포함할 수 있다. 이 때, 상기 니켈층은 니켈 금속의 재료를 사용하여 진공 증착 방법(스퍼터링법)에 의해 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 니켈층의 평균 두께는 10~100㎚일 수 있다. 본 발명에 의하면, 내부 전극을 진공 증착 방법에 의해 형성하기 때문에 박형의 이종 물질층이 형성 가능하므로, 적층형 세라믹 커패시터의 소형화 및 집적화를 실현할 수 있다. 한편, 상기 니켈층의 평균 두께가 10㎚ 미만이면 전극의 연결성에 문제가 생길 수 있다. 반면, 상기 니켈층의 평균 두께가 100㎚를 초과하면 단위 부피당 유효 전극 층수의 제한 및 이로 인한 용량 저하의 문제가 생길 수 있다.
이 때, 상기 니켈층의 평균 두께의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 어느 하나의 내부 전극 내 1개의 니켈층(151)에 대하여, 길이 방향으로 등간격인 10개 지점에서의 니켈층의 각 두께를 측정한 후, 평균값을 구함으로써 측정할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 이종 물질층은 이종 금속층, 기능성 세라믹층 및 열차페 기능성 재료층으로 이루어진 군에서 선택된 1 이상일 수 있다. 따라서, 상기 이종 물질층은 이종 금속층이거나, 기능성 세라믹층이거나, 열차페 기능성 재료층이거나, 혹은 이종 금속층, 기능성 세라믹층 및 열차페 기능성 재료층이 적층된 다층 형태일 수 있다. 본 발명에서는 내부 전극 내에 전술한 이종 물질층과 같은 기능층을 추가함으로써, 적층형 세라믹 커패시터의 성능을 목적하는 방향으로 개선시킬 수 있다.
본 발명의 일 실시형태에 따르면, 복수의 내부 전극(121, 122)은 진공 증착 방법(스퍼터링법)에 의해 형성된다. 따라서, 전술한 복수의 니켈층 및 상기 이종 금속층은 진공 증착 방법(스퍼터링법)에 의해 형성될 수 있다. 이렇듯, 진공 증착 방법으로 적층형 세라믹 커패시터의 내부 전극을 형성함으로써, 10㎚ 수준의 초박층의 내부전극의 구현이 가능해질 뿐만 아니라, 직접 인쇄 방식에 비해 여러 기능성 물질을 동시에 포함하여 내부 전극을 구현하거나, 혹은 다층 구조의 내부 전극을 구현하는 것이 가능해진다.
본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조 과정을 도 5에 모식적으로 나타내었다. 도 5에 도시된 바와 같이, 유전체층(111)을 슬롯 다이 코팅의 방법으로 형성한 후, 내부 전극(121, 122)을 유전체층(111) 상에 적층하기 위하여, 니켈층(151)을 유전체층(111)의 직상에 전술한 진공 증착 방법을 이용하여 형성한다. 이어서, 상기 니켈층(151)의 직상에 마찬가지로 진공 증착 방법을 이용하여 이종 물질층(152)을 형성한 후, 상기 이종 물질층(151)의 직상에 진공 증착 방법으로 추가의 니켈층(151)을 형성한다. 이러한 방법을 반복적으로 수행함으로써, 본 발명과 같은 적층형 전자 부품의 바디(110)를 형성할 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 이종 물질층이 이종 금속층인 경우, 상기 이종 금속층은 니켈과는 상이한 금속을 포함할 수 있다. 구체적으로, 상기 이종 금속층은 알루미늄(Al), 탄탈륨(Ta) 및 백금(Pt)으로 이루어진 군에서 선택된 1종 이상의 금속을 포함할 수 있다. 이렇듯, 상기 내부 전극의 재료로서 니켈(Ni) 이외에, 다른 종류의 금속을 적용함으로써, 전도성, 층간 접착력 등의 전기적 및 물리적 특성을 향상시킬 수 있다.
혹은, 본 발명의 일 실시형태에 따르면, 상기 이종 물질층이 기능성 세라믹층인 경우, 상기 기능성 세라믹층은 ITO(Indium Tin Oxide), FTO(Fluorine-doped tin oxide) 및 SRO(Strontium Ruthenium Oxide)으로 이루어진 군에서 선택된 1종 이상의 세라믹을 포함할 수 있다. 이렇듯, 상기 내부 전극의 재료로서 세라믹 소재를 적용함으로써, 내부전극과 유전체층 간의 수축율을 완화시키고, 내부 전극의 연결성을 향상시킬 수 있다.
혹은, 본 발명의 일 실시형태에 따르면, 상기 이종 물질층이 열차페 기능성 재료층인 경우, 상기 열차페 기능성 재료층은 고온 특성을 확보하기 위하여 YSZ(Yittria stabilized zirconia), 즉 이트리아 안정화 지르코니아 등의 특수품을 이용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 이종 물질층의 평균 두께는 10~100㎚일 수 있다. 본 발명에 의하면, 내부 전극을 진공 증착 방법에 의해 형성하기 때문에 박층의 이종 물질층이 형성 가능하므로, 적층형 세라믹 커패시터의 소형화 및 집적화를 실현할 수 있다. 한편, 상기 이종 물질층의 평균 두께가 10㎚ 미만이면 목적하는 기능의 확보에 문제가 생길 수 있다. 반면, 상기 이종 물질층의 평균 두께가 100㎚를 초과하면 단위 부피당 유효 전극 층수의 제한 및 이로 인한 용량 저하의 문제가 생길 수 있다.
이 때, 상기 이종 물질층의 평균 두께의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 1개의 내부 전극 내 이종 물질층(152)에 대하여, 길이 방향으로 등간격인 10개 지점에서의 이종 물질층의 각 두께를 측정한 후, 평균값을 구함으로써 측정할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 내부 전극(121, 122)의 평균 두께(te)는 10~300㎚일 수 있고, 혹은 30~300㎚일 수 있다. 본 발명에 의하면, 내부 전극을 진공 증착 방법에 의해 형성하기 때문에 100㎚ 이하인 박층의 내부 전극의 형성이 가능해지므로, 적층형 세라믹 커패시터의 소형화 및 집적화를 실현할 수 있다. 한편, 상기 내부 전극의 평균 두께가 10㎚ 미만이면, 전극의 연결성에 문제가 생길 수 있다. 반면, 상기 내부 전극의 평균 두께가 300㎚를 초과하면, 단위 부피당 유효 전극 층수의 제한 및 이로 인한 용량 저하의 문제가 생길 수 있다.
이 때, 상기 내부 전극의 평균 두께는 하나의 내부 전극에 대한 두께의 평균 값을 의미하고, 따라서 하나의 내부 전극 내 존재하는 복수의 니켈층 및 이종 물질층의 각 두께의 총합의 평균값을 의미할 수 있다.
한편, 상기 내부 전극의 평균 두께(te)의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 니켈층 및 이종 물질층의 평균 두께 측정 시와 마찬가지로, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 1개의 내부 전극에 대하여, 길이 방향으로 등간격인 10개 지점에서의 내부 전극의 각 두께를 측정한 후, 평균값을 구함으로써 측정할 수 있다.
본 발명의 일 실시형태에 따르면, 하나의 내부 전극에 대하여, 상기 복수의 니켈층의 두께(W1) 대비 상기 이종 물질층(W2)의 두께의 비율(W2/W1)은 0.1~1일 수 있다. 상기 비율(W2/W1)이 0.1 미만이면, 수축 지연 등의 본래의 역할에 문제가 생길 수 있다. 반면, 상기 비율(W2/W1)이 1 초과이면, 이종 물질의 확산에 의한 MLCC의 성능저하 문제가 생길 수 있다.
이 때, 상기 W1 및 W2의 측정 시에는 전술한 방법과 마찬가지로, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사 전자 현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 1개의 내부 전극에 대하여, 길이 방향으로 등간격인 10개 지점에서의 복수의 니켈층의 두께와, 이종 물질층의 두께를 측정한 후, W2/W1의 평균값을 구함으로써 측정 가능하다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이Х폭, 0.4 ㎜Х0.2㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.44㎜ 이하이고, 폭이 0.22㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
131a, 131b: 전극층
132a, 132b: 도금층
200, 300: 외부 전극
151: 니켈층
152: 이종 물질층

Claims (12)

  1. 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및
    상기 바디에 배치되고, 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
    상기 내부 전극은
    복수의 니켈층; 및 상기 복수의 니켈층 사이에 구비된 이종 물질층;을 포함하는, 적층형 전자 부품.
  2. 제 1 항에 있어서,
    상기 이종 물질층은 이종 금속층인, 적층형 전자 부품.
  3. 제 2 항에 있어서,
    상기 이종 금속층은 니켈과는 상이한 금속을 포함하는, 적층형 전자 부품.
  4. 제 3 항에 있어서,
    상기 이종 금속층은 Al, Ta 및 Pt으로 이루어진 군에서 선택된 1종 이상의 금속을 포함하는, 적층형 전자 부품.
  5. 제 1 항에 있어서,
    상기 이종 물질층은 기능성 세라믹층인, 적층형 전자 부품.
  6. 제 5 항에 있어서,
    상기 기능성 세라믹층은 ITO(Indium Tin Oxide), FTO(Fluorine-doped tin oxide) 및 SRO(Strontium Ruthenium Oxide)으로 이루어진 군에서 선택된 1종 이상의 세라믹을 포함하는, 적층형 전자 부품.
  7. 제 1 항에 있어서,
    상기 내부 전극의 평균 두께는 10~300㎚인, 적층형 전자 부품.
  8. 제 1 항에 있어서,
    상기 이종 물질층의 평균 두께는 10~100㎚인, 적층형 전자 부품.
  9. 제 1 항에 있어서,
    상기 니켈층의 평균 두께는 10~100㎚인, 적층형 전자 부품.
  10. 제 1 항에 있어서,
    하나의 내부 전극에 대하여, 상기 복수의 니켈층의 두께(W1) 대비 상기 이종 물질층(W2)의 두께의 비율(W2/W1)은 0.1~1인, 적층형 전자 부품.
  11. 제 1 항에 있어서,
    하나의 내부 전극에 포함되는 니켈층은 2개 존재하는, 적층형 전자 부품.
  12. 제 1 항에 있어서,
    상기 복수의 니켈층 및 상기 이종 금속층은 진공 증착 방법에 의해 형성되는, 적층형 전자 부품.
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