KR102163046B1 - 칩 부품 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 칩 부품은, 복수의 제1 및 제2 유전체층이 교대로 배치되는 용량 형성층을 포함하는 세라믹 본체 및 상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 용량 형성층은, 상기 복수의 제1 유전체층 상에 서로 이격되어 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면을 통해 노출되어 상기 외부전극과 연결되는 제1 및 제2 내부전극 및 상기 복수의 제2 유전체층 상에 배치되며, 상기 제1 및 제2 내부전극의 일부와 중첩되는 플로팅(floating) 전극을 포함하고, 상기 세라믹 본체는, 상기 세라믹 본체의 상면 및 하면 중 적어도 일면과 상기 용량 형성층 사이에 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 더미 전극이 배치되는 복수의 제3 유전체층을 갖는 보호층을 더 포함하며, 상기 보호층은, 상기 제1 및 제2 더미 전극 사이에 배치되는 제3 더미 전극을 더 포함할 수 있다.

Description

칩 부품 {CHIP COMPONENT}
본 발명은 칩 부품에 관한 것이다.
전자제품의 소형화, 슬림화, 다기능화에 따라 칩 부품도 소형화가 요구되고 있으며, 전자부품의 실장도 고집적화되고 있다. 이러한 경향에 부응하여 실장되는 전자부품 사이의 공간이 최소화되고 있다.
전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
이 중에서 고전압 및 저용량의 특성을 갖는 적층 세라믹 커패시터의 경우는 이러한 특성을 구현하기 위해 플로팅(floating) 전극을 이용한 내부전극 구조 설계가 많이 사용되고 있다.
일본 등록특허 제4929487호
본 발명에 따르면, 플로팅 전극을 갖는 용량 형성층과 더미 전극을 갖는 보호층을 포함하며, 특히 세라믹 본체의 길이 방향의 중심에도 더미 전극을 형성함으로써 고용량이면서도 휨 강도를 확보할 수 있는 칩 부품을 제안한다.
본 발명의 제1 기술적인 측면에 따른 칩 부품은, 복수의 제1 및 제2 유전체층이 교대로 배치되는 용량 형성층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고, 상기 용량 형성층은, 상기 복수의 제1 유전체층 상에 서로 이격되어 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면을 통해 노출되어 상기 외부전극과 연결되는 제1 및 제2 내부전극; 및 상기 복수의 제2 유전체층 상에 배치되며, 상기 제1 및 제2 내부전극의 일부와 중첩되는 플로팅(floating) 전극; 을 포함하고, 상기 세라믹 본체는, 상기 세라믹 본체의 상면 및 하면 중 적어도 일면과 상기 용량 형성층 사이에 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 더미 전극이 배치되는 복수의 제3 유전체층을 갖는 보호층; 을 더 포함하며, 상기 보호층은, 상기 제1 및 제2 더미 전극 사이에 배치되는 제3 더미 전극; 을 더 포함할 수 있다.
본 발명의 제2 기술적인 측면에 따른 칩 부품은, 복수의 제1 및 제2 유전체층이 교대로 배치되는 용량 형성층과 상기 용량 형성층의 두께 방향의 일면 및 이에 대향하는 타면에 배치되는 제1 및 제2 보호층을 갖는 세라믹 본체; 상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 제1 및 제2 외부전극; 상기 복수의 제1 유전체층 상에 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되어 상기 제1 및 제2 외부전극과 각각 연결되는 제1 및 제2 내부전극; 상기 복수의 제2 유전체층 상에 배치되며, 상기 세라믹 본체의 길이 방향의 중심에 위치하여 상기 제1 및 제2 내부전극의 일부와 중첩되는 플로팅(floating) 전극; 을 포함하고, 상기 제1 및 제2 보호층은 상기 세라믹 본체의 길이 방향의 중심에 위치하는 제1 더미 전극이 배치되는 복수의 제3 유전체층; 을 포함하며, 상기 제1 더미 전극은 상기 플로팅 전극의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 따르면, 플로팅 전극을 갖는 용량 형성층과 더미 전극을 갖는 보호층을 포함함으로써, 고용량이면서도 휨 강도가 향상될 수 있는 칩 부품을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 부품의 사시도이다.
도 2는 도 1에 도시한 칩 부품에서 A-A' 라인의 단면도이다.
도 3a 및 도 3b는 도 1에 도시한 칩 부품의 구성 중 용량 형성층의 B-B' 라인에 따른 평면도이다.
도 4는 도 1에 도시한 칩 부품의 구성 중 보호층의 B-B' 라인에 따른 평면도이다.
도 5는 본 발명의 일 실시예에 따른 칩 부품을 분해하여 나타낸 분해 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
한편, 칩 부품에는 일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등이 있으나, 이하, 본 발명의 실시예에 관해서는 적층 세라믹 커패시터를 예로 들어 설명하기로 한다. 다만, 본 발명이 적층 세라믹 커패시터로 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 칩 부품의 사시도이다.
도 2는 도 1에 도시한 칩 부품에서 A-A' 라인의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 칩 부품은, 세라믹 본체(100) 및 외부전극(200)을 포함할 수 있다.
세라믹 본체(100)는 복수의 유전체층(50 내지 53, 도 5)을 세라믹 본체(100)의 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층 간의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 이때, 세라믹 본체(100)는 육면체 형상을 가질 수 있다.
본 발명의 실시형태를 명확하게 설명하기 위해 세라믹 본체(100)의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 또한, 세라믹 본체(100)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비할 수 있다.
도 2를 참조하면, 세라믹 본체(100)는 복수의 제1 및 제2 유전체층(50, 51)이 교대로 배치되어 형성되는 용량 형성층(C)을 포함할 수 있다. 또한, 세라믹 본체(100)의 상면 및 하면 중 적어도 일면과 상기 용량 형성층(C) 사이에 배치되며, 복수의 제3 절연층(52)을 포함하는 보호층(P1, P2)을 포함할 수 있다.
이때, 보호층(P1, P2)의 개수 및 보호층(P1, P2)의 세라믹 본체(100)의 두께 방향의 길이는 도 2에 도시된 것으로 한정되지는 않는다. 이하, 세라믹 본체(100)의 상면과 용량 형성층(C) 사이에 배치되는 보호층(P1)을 제1 보호층이라 하며, 세라믹 본체(100)의 하면과 용량 형성층(C) 사이에 배치되는 보호층(P2)을 제2 보호층이라 한다.
제1 내지 제3 유전체층(50 내지 52)은 유전 물질(dielectric material)로 형성된 층이며, 커패시터의 정전 용량을 향상시킬 수 있다. 또한, 제1 내지 제3 유전체층(50 내지 52)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내지 제3 유전체층(50 내지 52)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
용량 형성층(C)은 복수의 제1 및 제2 유전체층(50, 51)이 교대로 배치되어 형성될 수 있다.
도 2를 참조하면, 복수의 제1 유전체층(50) 상에는 제1 및 제2 내부전극(110, 120)이 각각 세라믹 본체(100)의 길이 방향의 양 측면을 통해 외부로 노출되도록 배치될 수 있다. 제1 및 제2 내부전극(110, 120)은 서로 극성이 다른 전극이며, 하나의 제1 유전체층(50) 상에 서로 이격되어 배치될 수 있다.
한편, 용량 형성층(C)은 제1 및 제2 내부전극(110, 120) 사이에서 서로 이격되어 복수의 제1 유전체층(50) 상에 배치되는 제3 내부전극(130)을 더 포함할 수 있다. 상기 제3 내부전극(130)은 세라믹 본체(100)의 길이 방향의 중심(S, 도 1)에 위치할 수 있다.
또한, 제3 내부전극(130)은 제1 및 제2 내부전극(110, 120) 각각과 소정의 거리(c)만큼 이격되어 형성될 수 있다. 다만, 도면에 도시된 것으로 제한되지는 않으며, 또한 제1 및 제2 내부전극(110, 120) 각각과 이격된 거리가 반드시 동일할 필요도 없다.
상기 제1 내지 제3 내부전극(110, 120, 130)은 도전성 금속으로 형성될 수 있으며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으나, 이에 한정되는 것은 아니다.
한편, 복수의 제2 유전체층(51) 상에는 제1 및 제2 내부전극(110, 120)의 일부와 중첩되도록 플로팅 전극(140)이 형성될 수 있다.
보다 상세하게는, 플로팅 전극(140)은 세라믹 본체(100)의 외부로 인출되지 않도록 세라믹 본체(100)의 내부에 형성될 수 있으며, 플로팅 전극(140)의 폭은 제1 및 제2 내부전극(110, 120)과 서로 동일할 수 있다. 이에 대해서는 도 3a 및 도 3b를 참조하여 후술하기로 한다.
한편, 플로팅 전극(140)은 제1 및 제2 내부전극(110, 120)에 작용하는 전압을 감소시킬 수 있다. 이를 통해 내전압 특성이 향상될 수 있으며, 절연 파괴에 이르지 않는 한도 내에서는 제1 및 제2 내부전극(110, 120)의 적층 수를 증가시킬 수 있다.
또한, 용량 형성층(C)는 플로팅 전극(140)과 제1 내지 제3 내부전극(110, 120, 130)이 중첩되는 부분에서도 용량이 구현될 수 있다.
이를 등가 회로 관점에서 본다면, 두 개의 커패시터가 직렬로 연결된 것으로 볼 수 있으며, 이를 통해 제1 및 제2 내부전극(110, 120)에 작용되는 전압을 반으로 감소시킬 수 있다.
제1 및 제2 보호층(P1, P2)은 복수의 제3 유전체층(52)이 적층되어 형성될 수 있다. 이때, 복수의 제3 유전체층(52) 상에는 제1 및 제2 더미 전극(170, 180)이 배치될 수 있다.
또한, 제1 및 제2 보호층(P1, P2)은 제1 및 제2 더미 전극(170, 180) 사이에서 복수의 제3 유전체층(52) 상에 배치되는 제3 더미 전극(190)을 더 포함할 수 있다.
제1 및 제2 보호층(P1, P2)은 제1 내지 제3 더미 전극(170, 180, 190)이 배치되는 복수의 제3 유전체층(52)이 세라믹 본체(100)의 두께 방향을 따라 적어도 한 층 이상 적층되어 형성될 수 있다.
상기 제1 내지 제3 더미 전극(170, 180, 190)은 제1 및 제2 내부전극(110, 120)과 동 방향으로 형성될 수 있다. 또한, 제1 내지 제3 더미 전극(170, 180, 190)은 세라믹 본체(100)의 길이 방향의 양 측면에 배치되는 외부전극(200) 또는 용량 형성층(C)의 영향으로 발생하는 기생 커패시턴스 이외에는 용량 형성에 기여하지 않는다.
특히, 제3 더미 전극(190)은 제1 및 제2 더미 전극(170, 180) 각각과 소정의 거리(c) 이격되어 제3 유전체층(52)에 배치될 수 있으며, 세라믹 본체(100)의 길이 방향의 중심(S, 도 1)에 위치하도록 동방 적층하여 형성될 수 있다.
상기 제3 더미 전극(190)이 세라믹 본체(100)의 길이 방향의 중심에 위치하도록 배치됨으로써 휨 감도를 증대시킬 수 있으며, 이를 통해 고적층 세라믹 커패시터에 발생될 수 있는 단차 문제로 인해 유발되는 강도 저하 현상을 방지할 수 있다.
한편, 용량 형성층(C)에도 복수의 더미 전극이 배치될 수 있다.
용량 형성층(C)은 복수의 제2 유전체층(51) 상에 배치되는 제4 및 제5 더미 전극(150, 160)을 더 포함할 수 있다. 제4 및 제5 더미 전극(150, 160)은 플로팅 전극(140)이 형성된 복수의 제2 유전체층(51) 상에서 세라믹 본체(100)의 길이 방향의 양 측면으로 각각 노출되어 외부전극(200)과 전기적으로 연결될 수 있다.
제4 및 제5 더미 전극(150, 160)은 각각 제1 및 제2 내부전극(110, 120)과 중첩되도록 형성될 수 있으며, 또한, 플로팅 전극(140)은 제4 및 제5 더미 전극(150, 160)과 소정의 거리 이격되어, 상기 제4 및 제5 더미 전극(150, 160) 사이에 배치될 수 있다.
제4 및 제5 더미 전극(150, 160)은 용량 형성층(C)의 내부에서 제1 내지 제3 내부전극(110, 120, 130)과 같이 제1 유전체층(50) 상에 배치될 수 있다.
이러한 제4 및 제5 더미 전극(150, 160)은 세라믹 본체(100)의 상면에 배치되는 외부전극(200)에서 발생하는 진동을 감소시키고 또한, 어쿠스틱 노이즈(acoustic noise)를 저감시킬 수 있다.
외부전극(200)은 세라믹 본체(100)의 길이 방향의 양 측면에 배치되는 제1 및 제2 외부전극(210, 220)을 포함할 수 있다. 상기 제1 및 제2 외부전극(210, 220)은 각각 제1 및 제2 내부전극(110, 120)과 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부전극(210, 220)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 외부전극(210, 220)은 세라믹 본체(100)의 길이 방향의 양 측면에서 세라믹 본체(100)의 상면, 하면 및 폭 방향의 양 측면 중 적어도 하나로 연장되어 형성될 수 있다.
한편, 제1 및 제2 외부전극(110, 120) 상에는 필요시 도금층(도면 미도시)이 형성될 수 있다.
도금층은 제1 및 제2 외부전극(110, 120) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은, 본 발명에 따른 칩 부품을 인쇄 회로 기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 일 실시예로는 납-프리 도금을 실시할 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3b는 도 1에 도시한 칩 부품의 구성 중 용량 형성층(C)의 B-B' 라인에 따른 평면도이다.
도 3a는 제1 유전체층(50) 상에 배치되는 제1 내지 제3 내부전극(110, 120, 130)을 나타낸 도면이다.
도 3a를 참조하면, 세라믹 본체(100)의 적층 방향 기준으로 제1 내지 제3 내부전극(110, 120, 130)의 형태는 직사각형일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 내지 제3 내부전극(110, 120, 130)의 폭은 도면에 도시된 것으로 제한되지는 않는다.
제3 내부전극(130)은 세라믹 본체(100)의 길이 방향의 중심(S)에 배치되어 상기 제1 및 제2 내부전극(110, 120)과 소정의 거리 이격될 수 있다. 또한, 제1 및 제2 내부전극(110, 120)은 제1 및 제2 외부전극(210, 220)을 통해 서로 다른 극성의 전기가 인가될 수 있다.
한편, 제1 및 제2 내부전극(110, 120)의 상기 세라믹 본체(100)의 길이 방향의 길이(d)는, 상기 세라믹 본체(100)의 폭 방향의 양 측면으로 연장되어 배치되는 상기 외부전극(210, 220)의 세라믹 본체(100)의 길이 방향의 길이(a)보다 길 수 있다.
보다 상세하게는, 제1 및 제2 내부전극(110, 120)의 상기 세라믹 본체(100)의 길이 방향의 길이(d)는 1.1 * a <= d < (g-b) / 2를 만족할 수 있다.
또한, 제1 및 제2 내부전극(110, 120)은 일반적으로 도전성 금속, 바인더 및 용제을 포함하는 페이스트를 세라믹 그린 시트 상에 인쇄한 후 이를 소성하여 형성될 수 있다.
도전성 금속으로는 니켈(Ni) 또는 니켈 합금 등을 사용할 수 있다. 내부전극용 도전성 페이스트는 세라믹 공재, 예를 들면 티탄산바륨을 더 포함할 수 있다.
티탄산바륨은 내부전극의 소결 개시 온도를 상승시켜 과도한 입성장을 억제할 수 있다. 바인더로는 폴리비닐부티랄, 에틸셀룰로오스 등의 고분자 수지를 사용할 수 있다. 용제는 특별히 제한되지 않으며, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
도 3b는 제2 유전체층(51) 상에 배치되는 플로팅 전극(140)과 제4 및 제5 더미 전극(150, 160)을 나타낸 도면이다.
도 3b를 참조하면, 세라믹 본체(100)의 적층 방향 기준으로 플로팅 전극(140)과 제4 및 제5 더미 전극(150, 160)의 형태는 직사각형일 수 있으나, 이에 제한되는 것은 아니다. 또한, 플로팅 전극(140)과 제4 및 제5 더미 전극(150, 160)의 폭은 도면에 도시된 것으로 제한되지는 않는다.
다만, 플로팅 전극(140)의 세라믹 본체(100)의 길이 방향의 길이는, 제1 및 제2 내부전극(110, 120) 각각과 중첩되는 부분을 가질 수 있도록 충분하게 형성될 수 있다(도 2 참조).
또한, 플로팅 전극(140)은 세라믹 본체(100)의 길이 방향의 중심(S)에 형성될 수 있으며, 제4 및 제5 더미 전극(150, 160) 각각과 소정의 거리 이격되어 배치되어 제1 및 제2 외부전극(210, 220)과 전기적으로 분리될 수 있다.
이에 반해, 제4 및 제5 더미 전극(150, 160)은 제1 및 제2 외부전극(210, 220)과 전기적으로 접속될 수 있다.
도 4는 도 1에 도시한 칩 부품의 구성 중 보호층(P1, P2)의 B-B' 라인에 따른 평면도이다.
도 4를 참조하면, 보호층(P1, P2)은 제1 내지 제3 더미 전극(170, 180, 190)이 배치되는 복수의 제3 유전체층(52)이 적층되어 형성될 수 있다.
도 4를 참조하면, 세라믹 본체(100)의 적층 방향 기준으로 제1 내지 제3 더미 전극(170, 180, 190)의 형태는 직사각형일 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 내지 제3 더미 전극(170, 180, 190)의 폭은 도면에 도시된 것으로 제한되지는 않는다.
제3 더미 전극(190)은 세라믹 본체(100)의 길이 방향의 중심(S)에 배치되어 상기 제1 및 제2 더미 전극(170, 180)과 소정의 거리 이격될 수 있다.
특히, 제3 더미 전극(190)이 세라믹 본체(100)의 길이 방향의 중심(S)에 배치됨으로써 휨 강도를 증대시킬 수 있고, 이를 통해 고 적층 세라믹 커패시터의 단차 문제에서 발생되는 잠재적인 강도 저하 현상을 방지할 수 있다.
제3 더미 전극(190)의 세라믹 본체(100)의 길이 방향의 길이(b)는 제4 및 제5 더미 전극(150, 160)의 세라믹 본체(100)의 길이 방향의 길이(h, i, 도 3b)로 2등분 될만큼 충분히 클 수 있다. 즉, 제3 더미 전극(190)의 세라믹 본체(100)의 길이 방향의 길이(b)는 0 < b < g-d를 만족할 수 있다.
도 5는 본 발명의 일 실시예에 따른 칩 부품을 분해하여 나타낸 분해 사시도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 칩 부품은, 상술한 바와 같이, 복수의 제1 및 제2 유전체층(50, 51)이 교대로 형성되는 용량 형성층(C, 도 2 참조)과 상기 용량 형성층(C, 도 2)의 상부 및 하부에 각각 배치되고, 제3 유전체층(52)을 갖는 제1 및 제2 보호층(P1, P2, 도 2)이 적층되어 형성될 수 있다.
나아가, 도 5를 참조하면, 본 발명에 따른 칩 부품의 길이-두께 단면에서, 제1 및 제2 내부전극(110, 120) 또는 제1 내지 제3 더미 전극(170, 180, 190)이 미형성된 부분을 마진부로 정의할 수 있다.
이때, 상기 마진부 중에서 두께 방향으로 세라믹 본체(110)의 상측 및 하측에 위치한 마진부는 상부 및 하부 마진부로 정의할 수 있다.
상기 상부 및 하부 마진부는 제1 내지 제3 유전체층(50, 51, 52)와 마찬가지로 복수의 유전체층(53)이 소결되어 형성될 수 있으며, 내부전극 또는 더미 전극이 미형성된다는 점을 제외하고는 제1 내지 제3 유전체층(50, 51, 52)과 유사한 구조를 가진다.
본 발명에 따른 칩 부품은, 용량 형성층(C)에 플로팅 전극(140)이 포함됨으로써 고용량을 구현할 수 있으면서도, 제3 더미 전극(190)이 세라믹 본체(100)의 길이 방향의 중심(S)에 배치되어 고용량에서 발생되는 잠재적인 강조 저하 현상을 방지할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능한 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 세라믹 본체; 110: 제1 내부전극;
120: 제2 내부전극; 130: 제3 내부전극;
140: 플로팅 전극 150: 제4 더미 전극;
160: 제5 더미 전극; 170: 제1 더미 전극;
180: 제2 더미 전극; 190: 제3 더미 전극;
200: 외부전극
C: 용량 형성층
P1, P2: 제1 및 제2 보호층

Claims (16)

  1. 복수의 제1 및 제2 유전체층이 교대로 배치되는 용량 형성층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 외부전극; 을 포함하고,
    상기 용량 형성층은, 상기 복수의 제1 유전체층 상에 서로 이격되어 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면을 통해 노출되어 상기 외부전극과 연결되는 제1 및 제2 내부전극; 및 상기 복수의 제2 유전체층 상에 배치되며, 상기 제1 및 제2 내부전극의 일부와 중첩되는 플로팅(floating) 전극; 을 포함하고,
    상기 세라믹 본체는, 상기 세라믹 본체의 상면과 상기 용량 형성층 사이에 배치되는 제1 보호층과, 상기 세라믹 본체의 하면과 상기 용량 형성층 사이에 배치되는 제2 보호층을 포함하며, 복수의 제3 유전체층을 갖는 보호층; 을 더 포함하고,
    상기 제3 유전체층은 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제1 및 제2 더미 전극, 상기 제1 및 제2 더미 전극 사이에 배치되는 제3 더미 전극을 포함하고, 상기 제1 및 제2 더미 전극은 상기 플로팅 전극과 일부 중첩되는 칩 부품.
  2. 제1항에 있어서, 상기 제3 더미 전극은,
    상기 세라믹 본체의 길이 방향의 중심에 위치하며, 상기 제1 및 제2 더미 전극 각각과 이격되어 배치되는 칩 부품.
  3. 삭제
  4. 제1항에 있어서, 상기 용량 형성층은,
    상기 세라믹 본체의 길이 방향의 중심에 위치하며, 상기 제1 및 제2 내부전극 각각과 이격되어 상기 복수의 제1 유전체층 상에 배치되는 제3 내부전극; 을 더 포함하는 칩 부품.
  5. 제1항에 있어서, 상기 용량 형성층은,
    상기 세라믹 본체의 길이 방향의 양 측면으로 각각 노출되어 상기 복수의 제2 유전체층 상에 배치되는 제4 및 제5 더미 전극을 더 포함하고,
    상기 플로팅 전극은 상기 세라믹 본체의 길이 방향의 중심에 위치하며, 상기 제4 및 제5 더미 전극 각각과 이격되어 배치되는 칩 부품.
  6. 제1항에 있어서, 상기 외부전극은,
    상기 세라믹 본체의 길이 방향의 양 측면에서 상기 세라믹 본체의 상면 및 하면 중 적어도 일면으로 연장되어 배치되는 칩 부품.
  7. 제6항에 있어서,
    상기 제1 및 제2 내부전극의 상기 세라믹 본체의 길이 방향의 길이는, 상기 세라믹 본체의 상면 및 하면 중 적어도 일면에 연장되어 배치되는 상기 외부전극의 세라믹 본체의 길이 방향의 길이보다 긴 칩 부품.
  8. 복수의 제1 및 제2 유전체층이 교대로 배치되는 용량 형성층과 상기 용량 형성층의 두께 방향의 일면 및 이에 대향하는 타면에 배치되는 제1 및 제2 보호층을 갖는 세라믹 본체;
    상기 세라믹 본체의 길이 방향의 양 측면에 배치되는 제1 및 제2 외부전극;
    상기 복수의 제1 유전체층 상에 배치되며, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되어 상기 제1 및 제2 외부전극과 각각 연결되는 제1 및 제2 내부전극;
    상기 복수의 제2 유전체층 상에 배치되며, 상기 세라믹 본체의 길이 방향의 중심에 위치하여 상기 제1 및 제2 내부전극의 일부와 중첩되는 플로팅(floating) 전극;
    상기 복수의 제2 유전체층 상에 배치되며, 상기 플로팅 전극과 상기 세라믹 본체의 길이 방향으로 이격되고, 상기 제1 및 제2 외부전극과 각각 연결되는 제4 및 제5 더미 전극; 을 포함하고,
    상기 제1 및 제2 보호층은 상기 세라믹 본체의 길이 방향의 중심에 위치하는 제1 더미 전극이 배치되는 복수의 제3 세라믹층; 을 포함하며, 상기 제1 더미 전극은 상기 플로팅 전극의 일부와 중첩되고,
    상기 제1 내부 전극은 상기 플로팅 전극의 일부와 상기 제4 더미 전극과 중첩되며,
    상기 제2 내부 전극은 상기 플로팅 전극의 일부와 상기 제5 더미 전극과 중첩되는 칩 부품.
  9. 제8항에 있어서, 상기 제1 및 제2 보호층은,
    상기 복수의 제3 세라믹층 상에 배치되어, 상기 세라믹 본체의 길이 방향의 양 측면으로 노출되는 제2 및 제3 더미 전극; 을 더 포함하고,
    상기 제1 더미 전극은, 상기 제2 및 제3 더미 전극 사이에서 소정의 거리로 이격되어 배치되는 칩 부품.
  10. 삭제
  11. 제9항에 있어서,
    상기 제2 더미 전극은 상기 플로팅 전극의 일부와 상기 제4 더미 전극과 중첩되며,
    상기 제3 더미 전극은 상기 플로팅 전극의 일부와 상기 제5 더미 전극과 중첩되는 칩 부품.
  12. 제8항에 있어서, 상기 세라믹 본체는,
    실장면으로 제공되는 하면과 이에 대향하는 상면을 갖고,
    상기 제1 보호층은 상기 세라믹 본체의 상면과 상기 용량 형성층 사이에 배치되고, 상기 제2 보호층은, 상기 세라믹 본체의 하면과 상기 용량 형성층 사이에 배치되는 칩 부품.
  13. 제8항에 있어서, 상기 용량 형성층은,
    상기 세라믹 본체의 길이 방향의 중심에 위치하며, 상기 제1 및 제2 내부전극 각각과 이격되어 상기 복수의 제1 유전체층 상에 배치되는 제3 내부전극; 을 더 포함하는 칩 부품.
  14. 제13항에 있어서, 상기 제3 내부전극은,
    상기 제1 더미 전극과 중첩되는 부분을 갖는 칩 부품.
  15. 제8항에 있어서, 상기 제1 및 제2 외부전극 각각은,
    상기 세라믹 본체의 길이 방향의 양 측면에서 상기 세라믹 본체의 상면 및 하면 중 적어도 일면으로 연장되어 배치되는 칩 부품.
  16. 제15항에 있어서,
    상기 제1 및 제2 내부전극의 상기 세라믹 본체의 길이 방향의 길이는, 상기 세라믹 본체의 상면 및 하면 중 적어도 일면에 연장되어 배치되는 상기 외부전극의 세라믹 본체의 길이 방향의 길이보다 긴 칩 부품.
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