KR102067174B1 - 3단자 적층형 커패시터 - Google Patents

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Abstract

본 발명은, 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층; 제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층; 유전체층을 사이에 두고 번갈아 배치되는 상기 제1 및 제2 내부 전극층을 포함하는 바디; 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 및 상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하는 3단자 적층형 커패시터를 제공한다.

Description

3단자 적층형 커패시터{3-TERMIBAL MULTI-LAYERED CAPACITOR}
본 발명은 3단자 적층형 커패시터에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 또는 플라즈마 표시장치 패널(PDP:Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로기판에 장착되어, 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이다.
적층 세라믹 커패시터는 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근 전자제품의 추세인 소형 경량화 및 다기능화에 부합하기 위해서, 상기 전자제품에 사용되는 적층 세라믹 커패시터도 소형화, 고용량화 및 승압화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극층의 두께를 얇게 하고, 초고용량화를 위해 가능한 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
그러나, 커패시터의 초소형화에 따라 이러한 초소형 커패시터를 실장할 수 있는 실장 기술력은 확보가 되지 않아 실제 제품에 적용하기 어려운 문제점이 있다.
일본 공개특허공보 제2008-118078호
본 발명의 목적은 커패시터의 소형화 및 고용량화에 부합하면서도 높은 실장 자유도를 확보할 수 있는 3단자 적층형 커패시터를 제공하기 위함이다.
본 발명의 일 측면은, 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층; 제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층; 유전체층을 사이에 두고 번갈아 배치되는 상기 제1 및 제2 내부 전극층을 포함하는 바디; 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 및 상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하는 3단자 적층형 커패시터를 제공한다.
본 발명의 다른 일 측면은, 제1 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층; 제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층; 제2 절연부를 사이에 두고 대향하여 배치되는 더미 전극 및 제4 내부 전극을 포함하는 제3 내부 전극층; 유전체층을 사이에 두고 번갈아 배치되는 상기 제1 내지 제3 내부 전극층을 포함하는 바디; 상기 바디에 상기 제1 내부 전극과 접속되도록 배치되는 제1 외부 전극; 상기 바디에 상기 제2 및 제4 내부 전극과 접속되도록 배치되는 제2 외부 전극; 및 상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하고, 상기 더미 전극은 제1 내지 제3 외부 전극과 절연되어 있는 3단자 적층형 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 2개의 커패시터가 연결된 효과를 가지는 3단자 적층형 커패시터를 제공함으로써, 커패시터의 소형화에 따라 실장이 어려운 문제점을 해결할 수 있으며, 실장 면적을 최소화하고 실장 공정 수를 감소시킬 수 있는 효과가 있다.
또한, 내부 전극의 형상 및 위치를 제어함으로써, 용량이 상이한 2개의 커패시터가 연결된 효과를 확보할 수 있으며, 이에 따라 설계 자유도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3a는 도 2의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 3b는 도 2의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 3c는 도 2의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 4는 본 발명의 다른 일 실시 형태에 따른 3단자 적층형 커패시터의 I-I'선 단면도이다.
도 5a는 도 4의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 5b는 도 4의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 5c는 도 4의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 6은 본 발명의 또 다른 일 실시 형태에 따른 3단자 적층형 커패시터의 I-I'선 단면도이다.
도 7a는 도 6의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 7b는 도 6의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 7c는 도 6의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 8은 본 발명의 또 다른 일 실시 형태에 따른 3단자 적층형 커패시터의 I-I'선 단면도이다.
도 9a는 도 8의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9b는 도 8의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9c는 도 8의 제3 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9d는 도 8의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 10은 본 발명의 다른 일 측면에 따른 3단자 적층형 커패시터의 I-I'선 단면도이다.
도 11a는 도 10의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11b는 도 10의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11c는 도 10의 제3 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11d는 도 10의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 12는 본 발명의 일 실시 형태에 따른 3 단자 커패시터의 기본적인 회로도를 나타낸 것이다.
도 13은 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터가 2개의 커패시터가 병렬로 연결된 효과를 가지도록 구성한 회로를 나타낸 것이다.
도 14는 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터가 2개의 커패시터가 직렬로 연결된 효과를 가지도록 구성한 회로를 나타낸 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선 단면도이다. 도 3a는 도 2의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 3b는 도 2의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 3c는 도 2의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 3단자 적층형 커패시터(100)는 바디(110) 및 제1 내지 제3 외부 전극(141, 142, 143)을 포함한다.
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112)를 포함할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
도 3c를 참조하면, 상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 내부 전극층(120) 및 제2 내부 전극층(130)이 번갈아 적층되는 구조로 이루어질 수 있다.
액티브 영역은 제1 내부 전극(121)과 제3 내부 전극(131)이 오버랩되어 용량을 형성하는 제1 액티브 영역과 제2 내부 전극(122)과 제3 내부 전극(131)이 오버랩되어 용량을 형성하는 제2 액티브 영역을 포함할 수 있다. 이에 따라, 2개의 커패시터가 연결된 효과를 가질 수 있어, 실장시 공정을 단순화 할 수 있으며, 실장 면적을 줄일 수 있는 효과가 있다. 또한, 후술하는 바와 같이, 제1 액티브 영역에 의한 용량과 제2 액티브 영역에 의한 용량을 다르게 설계할 수 있어 보다 다양한 용량을 구현할 수 있는 장점이 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극층(120)은 절연부(123)를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다.
도 3a를 참조하면, 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 제1 내부 전극(121)은 바디(110)의 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 바디(110)의 제4 면(4)을 통해 노출되도록 형성될 수 있고, 중간에 배치된 중간에 배치된 절연부(123)에 의해 서로 전기적으로 절연될 수 있다. 즉, 제1 내부 전극(121)은 바디(110)의 길이 방향(X 방향) 양면 중 일면으로 노출되고, 상기 제2 내부 전극(122)은 제1 내부 전극(121)이 노출된 면의 타면으로 노출될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 바디(110)에 형성된 제1 및 제2 외부 전극(141, 142)과 각각 전기적으로 연결된다.
제2 내부 전극층(130)은 제3 내부 전극(131) 및 제3 내부 전극(131)과 연결된 리드부(133)를 포함한다. 제2 내부 전극층은(130) 제3 내부 전극(131)이 제1 및 제2 외부 전극(141, 142)과 절연될 수 있도록 제3 및 제4 면(3, 4)과 이격된 공간(132)를 포함할 수 있다.
도 3b를 참조하면, 제3 내부 전극(131)은 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 바디(110)의 외측으로 노출되지 않도록 형성될 수 있다. 즉, 바디(110)의 제3, 4, 5, 6 면으로부터 소정 거리 이격되어 형성될 수 있다.
리드부(132)는 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 제3 내부 전극과 연결되고 바디(110)의 폭 방향(Y 방향) 양면 중 어느 한 면으로 노출되도록 형성될 수 있다. 이때, 리드부(132)는 제3 내부 전극(131)과 연결되고 제5면(5)을 통해 노출되는 제1 리드부 및 제3 내부 전극(131)과 연결되고 제6면(6)을 통해 노출되는 제2 리드부를 포함함으로써 바디(110)의 폭 방향(Y 방향) 양면으로 모두 노출될 수 있다.
제3 내부 전극(131)은 리드부(132)를 통해 바디(110)에 형성된 제3 외부 전극(143)과 전기적으로 연결된다.
제1 내지 제3 내부 전극(121, 122, 131)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내지 제3 내부 전극(121, 122, 131)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버(112)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 내지 제3 내부 전극(121, 122, 131)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(141, 142)은 제1 및 제2 내부 전극(120, 121)과 각각 접속되도록 바디에 배치된다. 종래의 3단자 커패시터의 경우 ESL(Equivalent series inductance)을 감소시키기 위한 것으로서, 제1 및 제2 외부 전극이 내부 전극을 통하여 전기적으로 연결되어 있는 형태이나, 본 발명의 3단자 적층형 커패시터는 제1 및 제2 내부 전극(120, 121)이 절연부(123)에 의해서 절연되어 있으므로 제1 및 제2 외부 전극(141, 142)을 전기적으로 연결되지 않은 상태로 사용할 수 있어 다양한 활용이 가능한 장점이 있다.
제1 및 제2 외부 전극(141, 142)은 바디(110)의 길이 방향(X 방향) 양면에 대향하여 배치될 수 있다.
제3 외부 전극(143)은 리드부(133)와 접속되도록 바디(110)에 배치된다. 제3 내부 전극(131)과 연결된 리드부(133)와 접속함으로써, 제3 외부 전극(143)은 제3 내부 전극(131)과 전기적으로 연결될 수 있다.
제3 외부 전극(143)은 바디(110)의 폭 방향(Y 방향) 양면 중 적어도 일면에 배치될 수 있으며, 도 1에 도시한 바와 같이 양면(5, 6) 모두에 형성될 수도 있다.
또한, 제3 외부 전극(143)은 상기 바디의 길이 방향(X 방향) 양면(3, 4)을 제외한 면들을 둘러싸도록 형성되며, 상기 제1 및 제2 외부 전극(141, 142)과 이격되어 형성될 수 있다.
이때, 제1 내지 제3 외부 전극(141, 142, 143)은 서로 절연될 수 있다. 다만, 회로에 적용함에 따라 서로 연결되는 경우까지 제외하는 것은 아님을 유의할 필요가 있다.
본 발명의 3 단자 커패시터는 제1 내지 제3 외부 전극을 어떠한 전극 또는 단자로 설계하느냐에 따라서 여러가지 용량을 가진 커패시터를 구현할 수 있다.
도 12는 본 발명의 일 실시 형태에 따른 3 단자 커패시터의 기본적인 회로도를 나타낸 것이다. 상술한 바와 같이, 액티브 영역은 제1 내부 전극(121)과 제3 내부 전극(131)이 오버랩되어 용량을 형성하는 제1 액티브 영역과 제2 내부 전극(122)과 제3 내부 전극(131)이 오버랩되어 용량을 형성하는 제2 액티브 영역을 포함할 수 있으며, 제1 액티브 영역에 의해 형성된 C1 용량을 가지는 커패시터와 제2 액티브 영역에 의해 형성된 C2 용량을 가지는 커패시터가 연결된 효과를 나타낸다.
도 12를 참조하여 설명하면, 제2 외부 전극(142)은 플로팅(floating) 시키고, 제1 외부 전극(141)을 입력 단자, 제3 외부 전극(143)을 출력 단자로 설정하면, 용량이 C1인 커패시터를 구현할 수 있다.
제1 외부 전극(141)은 플로팅(floating) 시키고, 제2 외부 전극(142)을 입력 단자, 제3 외부 전극(143)을 출력 단자로 설정하면, 용량이 C2인 커패시터를 구현할 수 있다.
도 13은 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터가 2개의 커패시터가 병렬로 연결된 효과를 가지도록 구성한 회로를 나타낸 것이다. 도 14는 본 발명의 일 실시 형태에 따른 3단자 적층형 커패시터가 2개의 커패시터가 직렬로 연결된 효과를 가지도록 구성한 회로를 나타낸 것이다.
도 13과 같이, 제1 및 제2 외부 전극(141, 142)을 GND(접지) 단자, 제3 외부 전극(143)을 신호용 단자로 설정하면, 용량이 C1 및 C2인 2개의 커패시터가 병렬 연결되어 총 용량이 C1+C2인 커패시터를 구현할 수 있다.
도 14와 같이, 제3 외부 전극을 플로팅(floating) 시키고, 제1 외부 전극(141)을 입력 단자, 제3 외부 전극(143)을 출력 단자로 설정하면, 용량이 C1 및 C2인 2개의 커패시터가 직렬 연결되어 총 용량이 C1*C2/(C1+C2)인 커패시터를 구현할 수 있다.
나아가, 하술하는 다양한 실시예에 따라 용량이 상이한 2개의 커패시터가 연결된 효과를 확보할 수 있으며, 이에 따라 설계 자유도를 보다 향상시킬 수 있다.
도 4는 본 발명의 다른 일 실시 형태에 따른 3단자 적층형 커패시터(200)의 I-I'선 단면도이다. 도 5a는 도 4의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 5b는 도 4의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 5c는 도 4의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 4, 도 5a 내지 도 5c를 참조하면, 본 발명의 다른 일 실시 형태에 따른 3단자 적층형 커패시터(200)는 제1 내부 전극(221)과 제3 내부 전극(231)이 오버랩되는 면적이 제2 내부 전극(222)과 제3 내부 전극(231)이 오버랩되는 면적과 상이할 수 있다.
도 5a에 도시된 바와 같이, 제1 내부 전극(221)과 제2 내부 전극(222)의 면적을 상이하게 함으로써, 원하는 용량에 맞춰 제1 내부 전극(221)과 제3 내부 전극(231)이 오버랩되는 면적 및 제2 내부 전극(222)과 제3 내부 전극(231)이 오버랩되는 면적을 제어할 수 있어 용량이 상이한 커패시터 2개가 연결된 효과를 가질 수 있다.
리드부(233)의 경우, 바디(210)의 길이 방향(X 방향) 중앙부에 형성할 수도 있으나, 도 5a 내지 도 5c에 도시된 바와 같이, 바디(210)의 길이 방향 중 제1 내부 전극층(220)의 절연부가 형성된 위치에 리드부를 형성함으로써, 제1 액티브 영역과 제2 액티브 영역을 용이하게 구분할 수 있다.
즉, 리드부(233)는 바디(210)의 폭 방향(Y 방향) 양면 중 어느 한 면으로 노출되고, 그 노출된 위치는 제3 또는 제4 면(3, 4)으로 치우진 위치일 수 있다. 이에 따라, 리드부(233)와 접속하는 제3 외부 전극(243)도 제3 또는 제4 면(3, 4)으로 치우진 위치에 형성될 수 있다.
도 6은 본 발명의 또 다른 일 실시 형태에 따른 3단자 적층형 커패시터(300)의 I-I'선 단면도이다. 도 7a는 도 6의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 7b는 도 6의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 7c는 도 6의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 6, 도7a 내지 도7c를 참조하면, 제3 내부 전극(331)과 상기 제1 외부 전극(341)이 이격된 거리(L1)는 제3 내부 전극(331)과 제2 외부 전극(342)과 이격된 거리(L2)와 상이할 수 있다.
즉, 제2 내부 전극층(330)은 제3 내부 전극(331)이 제1 및 제2 외부 전극(341, 342)과 절연될 수 있도록 하는 제3 및 제4 면과 이격된 공간(332, 332`)을 포함할 수 있으며, 상기 이격된 공간(332, 332`)의 크기가 서로 상이할 수 있다.
이에 따라, 원하는 용량에 맞춰 제1 내부 전극(321)과 제3 내부 전극(331)이 오버랩되는 면적 및 제2 내부 전극(322)과 제3 내부 전극(331)이 오버랩되는 면적을 제어할 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 3단자 적층형 커패시터(400)의 I-I'선 단면도이다. 도 9a는 도 8의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9b는 도 8의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9c는 도 8의 제3 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 9d는 도 8의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 8, 도 9a 내지 도 9d에 도시한 바와 같이, 적층된 복수의 제1 내부 전극층(420) 중 하나 이상을 제3 내부 전극층(420')으로 변경함으로써 용량이 상이한 커패시터 2개가 연결된 효과를 가질 수 있다.
제3 내부 전극층(420')은 제1 또는 제2 내부 전극(421, 422) 중 하나만 형성된 구조를 가질 수 있다.
본 발명의 다른 일 측면에 따른 3단자 적층형 커패시터(500)는 제1 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층; 제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층; 제2 절연부를 사이에 두고 대향하여 배치되는 더미 전극 및 제4 내부 전극을 포함하는 제3 내부 전극층; 유전체층을 사이에 두고 번갈아 배치되는 상기 제1 내지 제3 내부 전극층을 포함하는 바디; 상기 바디에 상기 제1 내부 전극과 접속되도록 배치되는 제1 외부 전극; 상기 바디에 상기 제2 및 제4 내부 전극과 접속되도록 배치되는 제2 외부 전극; 및 상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하고, 상기 더미 전극은 제1 내지 제3 외부 전극과 절연되어 있다.
도 10은 본 발명의 다른 일 측면에 따른 3단자 적층형 커패시터(500)의 I-I'선 단면도이다. 도 11a는 도 10의 제1 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11b는 도 10의 제2 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11c는 도 10의 제3 내부 전극층을 형성하기 위한 세라믹 시트를 나타낸 도면이다. 도 11d는 도 10의 3단자 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 10을 참조하면, 제1 외부 전극(541)은 제1 내부 전극(521)과 접속되도록 배치되며, 제2 외부 전극(542)은 제2 및 제4 내부 전극(522, 522`)과 접속되도록 배치된다.
리드부(533)는 유전체층(511) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 제3 내부 전극(531)과 연결되고 바디의 폭 방향(Y 방향) 양면 중 어느 한 면으로 노출되도록 형성될 수 있다. 이때, 리드부(532)는 제3 내부 전극(531)과 연결되고 제5면(5)을 통해 노출되는 제1 리드부 및 제3 내부 전극(531)과 연결되고 제6면(6)을 통해 노출되는 제2 리드부를 포함함으로써 바디의 폭 방향(Y 방향) 양면(5, 6)으로 모두 노출될 수 있다.
제3 내부 전극(531)은 리드부(532)를 통해 바디(510)에 형성된 제3 외부 전극(543)과 전기적으로 연결된다.
리드부(533)는 바디(510)의 폭 방향(Y 방향) 양면(5, 6) 중 어느 한 면으로 노출되고, 그 노출된 위치는 제3 또는 제4 면(3, 4)으로 치우진 위치일 수 있다. 이에 따라, 리드부(533)와 접속하는 제3 외부 전극(543)도 제3 또는 제4 면(3, 4)으로 치우진 위치에 형성될 수 있다. 이에 따라, 단자 연결에 따른 용량 구분을 용이하게 할 수 있는 효과가 있다.
도 11a를 참조하면, 제1 내부 전극층(520)은 제1 절연부(523)를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극(521, 522)을 포함한다.
도 11b를 참조하면, 본 발명의 또 다른 일 측면에 따른 3단자 적층형 커패시터(500)의 제2 내부 전극층(530)은 상술한 본 발명의 일 실시 형태에 따른 제2 내부 전극층(130)과 동일한 구성요소를 가질 수 있다. 또한, 본 발명의 또 다른 일 실시 형태에 따른 제2 내부 전극층(330)과 동일한 구성요소를 가질 수도 있다.
도 11c를 참조하면, 제3 내부 전극층(520`)은 제2 절연부(523`)를 사이에 두고 대향하여 배치되는 더미 전극(521`) 및 제4 내부 전극(522`)을 포함한다. 더미 전극(521`)은 제1 내지 제3 외부 전극(541, 542, 543)과 절연되어 있다. 제1 내부 전극층(520)의 제1 내부 전극(521)과 달리, 제3 면과 이격된 공간(524')이 형성되어 있어 제1 외부 전극(541)과 절연될 수 있다.
더미 전극(521`)은 제1 내지 제3 외부 전극(541, 542, 543)과 절연되어 있어, 용량 형성에 기여하지 않아, 본 발명의 또 다른 일 측면에 따른 3단자 적층형 커패시터(500)는 용량이 상이한 커패시터 2개가 연결된 효과를 가질 수 있다.
또한, 본 발명의 다른 일 실시예에 따른 3단자 적층형 커패시터(400)와 같이, 내부 전극이 형성되지 않는 영역(422`)을 형성하여 용량을 제어하는 경우에는 적층 수가 증가함에 따라 내부 전극 두께에 따른 적층 불량 문제가 발생될 우려가 있다. 반면에, 더미 전극(521`)을 형성하여 용량을 제어하는 경우에는 내부 전극 두께에 따른 적층 불량 문제를 해소할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 3단자 적층형 커패시터
110: 바디
111: 유전체층
112: 커버
120: 제1 내부 전극층
121, 122: 제1 및 제2 내부 전극
123: 절연부
130: 제2 내부 전극층
131: 제3 내부 전극
133: 리드부
141, 142, 143: 제1 내지 제3 외부 전극

Claims (15)

  1. 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층;
    제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층;
    유전체층을 사이에 두고 번갈아 배치되는 상기 제1 및 제2 내부 전극층을 포함하는 바디;
    상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 및
    상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하고,
    상기 제1 내부 전극과 상기 제3 내부 전극이 오버랩되는 면적이 상기 제2 내부 전극과 상기 제3 내부 전극이 오버랩되는 면적과 상이하고,
    상기 리드부는 상기 바디의 폭 방향 양면 중 어느 한 면으로 노출되며, 상기 바디의 길이 방향 양면 중 어느 한 면에 가깝게 노출되고, 상기 제3 외부 전극은 상기 리드부가 노출된 위치에 배치되는 3단자 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 내지 제3 외부 전극은 서로 연결되어 있지 않은 3단자 적층형 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 내부 전극과 상기 제2 내부 전극의 면적이 상이한 3단자 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제3 내부 전극과 상기 제1 외부 전극이 이격된 거리는 상기 제3 내부 전극과 상기 제2 외부 전극과 이격된 거리와 상이한 3단자 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극은 바디의 길이 방향 양면 중 일면으로 노출되고, 상기 제2 내부 전극은 상기 제1 내부 전극이 노출된 면의 타면으로 노출되는 3단자 적층형 커패시터.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 바디의 길이 방향 양면에 대향하여 배치되는 3단자 적층형 커패시터.
  10. 제9항에 있어서,
    상기 제3 외부 전극은 상기 바디의 길이 방향 양면을 제외한 면들을 둘러싸도록 형성되며, 상기 제1 및 제2 외부 전극과 이격되어 형성되는 3단자 적층형 커패시터.
  11. 제1 절연부를 사이에 두고 대향하여 배치되는 제1 및 제2 내부 전극을 포함하는 제1 내부 전극층;
    제3 내부 전극 및 상기 제3 내부 전극과 연결된 리드부를 포함하는 제2 내부 전극층;
    제2 절연부를 사이에 두고 대향하여 배치되는 더미 전극 및 제4 내부 전극을 포함하는 제3 내부 전극층;
    유전체층을 사이에 두고 번갈아 배치되는 상기 제1 내지 제3 내부 전극층을 포함하는 바디;
    상기 바디에 상기 제1 내부 전극과 접속되도록 배치되는 제1 외부 전극;
    상기 바디에 상기 제2 및 제4 내부 전극과 접속되도록 배치되는 제2 외부 전극; 및
    상기 바디에 상기 리드부와 접속되도록 배치되는 제3 외부 전극; 을 포함하고,
    상기 더미 전극은 제1 내지 제3 외부 전극과 절연되어 있는 3단자 적층형 커패시터.
  12. 제11항에 있어서,
    상기 제1 내지 제3 외부 전극은 서로 절연되어 있는 3단자 적층형 커패시터.
  13. 제11항에 있어서,
    상기 제1 내부 전극은 바디의 길이 방향 양면 중 일면으로 노출되고, 상기 제2 내부 전극은 상기 제1 내부 전극이 노출된 면의 타면으로 노출되는 3단자 적층형 커패시터.
  14. 제11항에 있어서,
    상기 리드부는 바디의 폭 방향 양면 중 어느 한 면으로 노출되어 상기 제3 외부 전극과 접속되도록 배치되는 3단자 적층형 커패시터.
  15. 제11항에 있어서,
    상기 제3 외부 전극은 상기 바디의 폭 방향 양면 중 적어도 일면에 배치되는 3단자 적층형 커패시터.
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