KR20210079931A - 적층형 전자 부품 - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 제1 영역 및 상기 제1 영역과 연결되며 상기 제3 면으로 노출되는 제1 리드부를 포함하며, 상기 제2 내부 전극은 제2 영역 및 상기 제2 영역과 연결되며 상기 제4 면으로 노출되는 제2 리드부를 포함하고, 상기 제1 리드부는 인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되지 않도록 배치되며, 상기 제2 리드부는 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되지 않도록 배치되고, 상기 제1 및 제2 리드부는 상기 제1 및 제2 영역보다 상기 제3 방향의 길이가 작다.
Description
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 전자 기기가 점차 소형화되고 고성능화됨에 따라 전자 기기의 동작 주파수가 상승하고 고주파 노이즈가 발생하게 된다.
이러한 고주파 노이즈를 제거하기 위하여 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)를 사용하고 있다. MLCC는 전자회로 전원 단의 고주파 노이즈 제거를 위해 주로 사용되는데, 가장 큰 단점은 불량모드가 대부분 단락 형태로 나타나기 때문에 MLCC 단락 발생시 전원라인의 전압이 0V로 되어 세트가 더 이상의 기능을 못하게 된다. 그리고, MLCC은 대부분 회로 내 병렬로 구성이 되기 때문에 병렬 구성 MLCC중 단 하나라도 불량이 발생하면 그 회로는 더 이상 기능을 못하게 된다.
따라서, 본 발명에서는 MLCC에 단락 발생 시 흐르는 과전류를 이용해 해당 단락 시트의 내부 전극만 끊어 MLCC가 다시 정상으로 복귀하는 구조를 제안하고자 한다.
본 발명의 여러 목적 중 하나는 내부 전극 간에 단락(short)이 발생할 경우 단락(short)된 부분이 과전류에 의해 개방(open)되도록 퓨즈(fuse) 역할을 수행할 수 있는 내부 전극을 포함하는 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 등가직렬인덕턴스(ESL, Equivalent Serial Inductance) 특성이 우수한 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 제1 영역 및 상기 제1 영역과 연결되며 상기 제3 면으로 노출되는 제1 리드부를 포함하며, 상기 제2 내부 전극은 제2 영역 및 상기 제2 영역과 연결되며 상기 제4 면으로 노출되는 제2 리드부를 포함하고, 상기 제1 리드부는 인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되지 않도록 배치되며, 상기 제2 리드부는 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되지 않도록 배치되고, 상기 제1 및 제2 리드부는 상기 제1 및 제2 영역보다 상기 제3 방향의 길이가 작다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 상기 제3 면으로 노출되는 제1a 영역, 상기 제1a 영역과 이격되어 배치되는 제1b 영역, 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부를 포함하며, 상기 제2 내부 전극은 상기 제4 면으로 노출되는 제2a 영역, 상기 제2a 영역과 이격되어 배치되는 제2b 영역, 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부를 포함하고, 상기 제1 연결부는 인접한 제1 내부 전극끼리 서로의 제1 연결부가 오버랩되지 않도록 배치되며, 상기 제2 연결부는 인접한 제2 내부 전극끼리 서로의 제2 연결부가 오버랩되지 않도록 배치되고, 상기 제1 및 제2 연결부는 상기 제1a, 1b, 2a 및 제2b 영역보다 상기 제3 방향의 길이가 작다.
본 발명의 또 다른 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 상기 제3 면으로 노출되는 제1a 영역, 상기 제1a 영역과 이격되어 배치되는 제1b 영역, 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부를 포함하며, 상기 제2 내부 전극은 상기 제4 면으로 노출되는 제2a 영역, 상기 제2a 영역과 이격되어 배치되는 제2b 영역, 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부를 포함하고, 상기 제1 및 제2 연결부는 상기 제3 방향의 위치가 동일하되, 서로 오버랩되지 않도록 상기 제2 방향의 위치가 상이하고, 상기 제1 및 제2 연결부는 상기 제1a, 1b, 2a 및 제2b 영역보다 상기 제3 방향의 길이가 작다.
본 발명의 여러 효과 중 하나는 내부 전극의 형상을 제어함으로써 내부 전극 간에 단락(short)이 발생할 경우 단락(short)된 부분이 과전류에 의해 개방(open)되도록 하여 퓨즈(fuse) 역할을 수행할 수 있도록 한 것이다.
본 발명의 여러 효과 중 하나는 적층형 전자 부품의 ESL을 저감시킨 것이며, 특히 고주파에서의 ESL을 저감시켜 ESL 특성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 3은 도 1의 I-I` 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 제1 내부 전극의 평면도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 7은 도 6의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 8은 본 발명의 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 9는 본 발명의 다른 일 실시형태에 따른 제1 내부 전극의 평면도이다.
도 10은 본 발명의 다른 일 실시형태의 변형예에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 11은 본 발명의 또 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 12는 비교예 1에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 13은 비교예 2에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 14는 발명예, 비교예 1 및 2의 임피던스 특성을 비교한 그래프이다.
도 15는 발명예, 비교예 1 및 2의 ESR 특성을 비교한 그래프이다.
도 16은 발명예, 비교예 1 및 2의 ESL 특성을 비교한 그래프이다.
도 2는 도 1의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 3은 도 1의 I-I` 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 제1 내부 전극의 평면도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 7은 도 6의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 8은 본 발명의 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 9는 본 발명의 다른 일 실시형태에 따른 제1 내부 전극의 평면도이다.
도 10은 본 발명의 다른 일 실시형태의 변형예에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 11은 본 발명의 또 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 12는 비교예 1에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 13은 비교예 2에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 14는 발명예, 비교예 1 및 2의 임피던스 특성을 비교한 그래프이다.
도 15는 발명예, 비교예 1 및 2의 ESR 특성을 비교한 그래프이다.
도 16은 발명예, 비교예 1 및 2의 ESL 특성을 비교한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 3은 도 1의 I-I` 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 제1 내부 전극의 평면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 복수의 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치된 복수의 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극(132);을 포함하고, 상기 제1 내부 전극(121)은 제1 영역(121p) 및 상기 제1 영역과 연결되며 상기 제3 면으로 노출되는 제1 리드부(121f1, 121f2)를 포함하며, 상기 제2 내부 전극(122)은 제2 영역(122p) 및 상기 제2 영역과 연결되며 상기 제4 면으로 노출되는 제2 리드부(122f1, 122f2)를 포함하고, 상기 제1 리드부(121f1, 121f2)는 인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되지 않도록 배치되며, 상기 제2 리드부(122f1, 122f2)는 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되지 않도록 배치되고, 상기 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 상기 제1 및 제2 영역(121p, 122p)보다 상기 제3 방향의 길이가 작다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 보호층(112, 113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 내부 전극(121)은 제1 영역(121p) 및 상기 제1 영역과 연결되며 상기 제3 면(3)으로 노출되는 제1 리드부(121f1, 121f2)를 포함하며, 제2 내부 전극(122)은 제2 영역(122p) 및 상기 제2 영역과 연결되며 상기 제4 면(4)으로 노출되는 제2 리드부(122f1, 122f2)를 포함한다.
제1 및 제2 영역(121p, 122p)은 제3 및 제4 면과 이격되어 배치되어, 제1 및 제2 외부 전극(131, 132)과 직접적으로 연결되어 있지 않을 수 있으며, 리드부(121f1, 121f2, 122f1, 122f2)를 통해 외부 전극(131, 132)과 연결된 형태일 수 있다.
바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 제1 내부 전극(121)과 제2 내부 전극(122)이 단락(short)되는 경우 과전류가 인가되면 끊어짐으로써, 제1 내부 전극(121)과 제2 내부 전극(122)이 전기적으로 연결되지 않은 개방(open)된 상태가 되도록 하는 퓨즈(fuse) 역할을 수행한다.
MLCC의 내부 결함, 외부 충격, 외부 서지(Surge) 등에 의해 제1 내부 전극(121)과 제2 내부 전극(122)이 단락(short)되는 경우가 발생할 수 있다. MLCC 단락 발생시 MLCC의 기능이 손상될 수 있으며, 전원라인의 전압이 0V로 되어 MLCC가 포함된 회로 전체가 작동되지 않을 우려가 있다. 또한, MLCC은 대부분 회로 내 병렬로 구성이 되기 때문에 병렬 구성 MLCC중 단 하나라도 불량이 발생하면 그 회로는 더 이상 기능을 못하게 될 우려가 있다.
본 발명에서는 내부 전극(121, 122)이 퓨즈 역할을 수행하는 리드부(121f1, 121f2, 122f1, 122f2)를 포함하기 때문에, 제1 내부 전극(121)과 제2 내부 전극(122)이 단락(short)되더라도, 단락 발생 시 흐르는 과전류를 이용해 리드부(121f1, 121f2, 122f1, 122f2)가 끊어지도록 하여 제1 내부 전극(121)과 제2 내부 전극(122)이 전기적으로 연결되지 않은 개방(open)된 상태가 되도록 함으로써 MLCC의 기능이 손상되지 않으며, 회로가 정상 작동되도록 할 수 있다.
제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 제1 및 제2 영역(121p, 122p)보다 상기 제3 방향(Y 방향)의 길이가 작다. 즉, 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 제1 및 제2 영역(121p, 122p)보다 폭이 작은 형태이며, 이에 따라 과전류 인가시 끊어져 퓨즈(fuse) 역할을 수행할 수 있다.
도 5를 참조하면, 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)의 폭(Wf)은 각각 0.1~1.0mm일 수 있다. 여기서, 제1 및 제2 리드부의 폭(Wf)은 제1 및 제2 리드부의 제3 방향(Y 방향)의 길이를 의미한다.
제1 및 제2 리드부의 폭(Wf)이 0.1mm 미만인 경우에는 외부 전극(131, 132)과의 전기적 연결성이 저하될 우려가 있으며, 1.0mm 초과인 경우에는 과전류가 인가되더라도 끊어지지 않을 수 있어 퓨즈 역할을 수행하지 못할 우려가 있다.
또한, 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)의 길이(Lf)는 각각 0.1~1.0mm일 수 있다. 여기서, 제1 및 제2 리드부의 길이(Lf)는 제1 및 제2 리드부의 제2 방향의 길이를 의미한다.
제1 및 제2 리드부의 길이(Lf)가 0.1mm 미만인 경우에는 제1 및 제2 영역(121p, 122p)과 외부 전극(131, 132) 간의 거리가 너무 짧기 때문에 제조 오차 등에 의해 제1 영역(121p) 또는 제2 영역(122p)이 외부 전극(131, 132)과 직접적으로 연결될 우려가 있으며, 1.0mm 초과인 경우에는 외부 전극(131, 132)과의 전기적 연결성이 저하되거나 커패시터 용량이 저하될 우려가 있다.
도 4을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 Fe-Cr-Al, Ni-Cr, Pt 및 Mo-W-Ta 중 1 이상을 포함할 수 있다.
리드부(121f, 122f)의 폭이 얇거나 길이가 짧은 경우 약간 높은 전류가 인가된 경우에도 리드부(121f, 122f)가 끊어져 개방(open) 상태가 될 우려가 있다. Fe-Cr-Al, Ni-Cr, Pt 및 Mo-W-Ta는 MLCC 사용 시 온도보다 녹는점이 더 높은 고융점을 가지기 때문에, 리드부(121f, 122f)의 폭이 얇거나 길이가 짧은 경우에도 설계한 허용 전류에 도달하기 전에 리드부가 끊어지는 것을 방지할 수 있다. 이에 따라, 리드부가 퓨즈 역할을 보다 확실히 수행할 수 있다.
따라서, 제1 및 제2 리드부(121f1, 121f2, 122f1, 122f2)는 제1 및 제2 영역(121p, 122p)과 상이한 재료로 형성될 수 있으며, 제1 및 제2 영역(121p, 122p)과 별도로 인쇄되어 형성된 것일 수 있다.
인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되거나, 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되는 경우, 각 리드부에서 발생한 자속이 중첩되어 등가직렬인덕턴스(ESL, Equivalent Serial Inductance) 이 증가될 우려가 있다. 본 발명에 따르면, 제1 리드부(121f1, 121f2)는 인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되지 않도록 배치되며, 제2 리드부(122f1, 122f2)는 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되지 않도록 배치되기 때문에 각 리드부에서 발생한 자속이 서로 상쇄되어 ESL을 저감시킬 수 있다. 또한, 이러한 ESL 저감 효과는 고주파에서 그 효과가 현저해진다.
또한, 도 2 및 도 4를 참조하면, 제1 리드부(121f)는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제1 리드부(121f1, 121f2)가 상기 제3 면으로 번갈아 노출되고, 제2 리드부(122f)는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제2 리드부(122f1, 122f2)가 상기 제4 면으로 번갈아 노출될 수 있다. 이러한 구성에 따라, ESL 저감 효과를 보다 향상시킬 수 있다.
이때, 2가지 형태의 제1 리드부(121f1, 121f2) 중 하나는 제1 영역(121p)의 폭 방향 일 단에 배치하고, 다른 하나는 제1 영역(121p)의 폭 방향 타 단에 배치함으로써 ESL 저감 효과를 보다 더 향상시킬 수 있다. 또한, 2가지 형태의 제2 리드부(122f1, 122f2) 중 하나는 제1 영역(122p)의 폭 방향 일 단에 배치하고, 다른 하나는 제1 영역(122p)의 폭 방향 타 단에 배치함으로써 ESL 저감 효과를 보다 더 향상시킬 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 도 3에 도시된 바와 같이 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다. 또한, 제1 및 제2 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 7은 도 6의 적층형 전자 부품의 바디를 도시한 사시도이다.
도 8은 본 발명의 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 9는 본 발명의 다른 일 실시형태에 따른 제1 내부 전극의 평면도이다.
도 10은 본 발명의 다른 일 실시형태의 변형예에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 6 내지 도 10을 참조하여 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(200) 및 그 변형예에 대하여 상세히 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)과 공통되는 설명은 생략한다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(200)은 복수의 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치된 복수의 제1 및 제2 내부 전극(221, 222)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(210); 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극(132);을 포함하고, 상기 제1 내부 전극(221)은 상기 제3 면으로 노출되는 제1a 영역(221a), 상기 제1a 영역과 이격되어 배치되는 제1b 영역(222b), 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부(221c)를 포함하며, 상기 제2 내부 전극(222)은 상기 제4 면으로 노출되는 제2a 영역(222a), 상기 제2a 영역과 이격되어 배치되는 제2b 영역(222b), 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부(222c)를 포함하고, 상기 제1 연결부(221c)는 인접한 제1 내부 전극끼리 서로의 제1 연결부가 오버랩되지 않도록 배치되며, 상기 제2 연결부(222c)는 인접한 제2 내부 전극끼리 서로의 제2 연결부가 오버랩되지 않도록 배치되고, 상기 제1 및 제2 연결부(221c, 222c)는 상기 제1a, 1b, 2a 및 제2b 영역(221a, 221b, 222a, 222b)보다 상기 제3 방향의 길이가 작다.
본 발명의 일 실시형태에 따른 적층형 전자 부품의 리드부(121f, 122f)와 마찬가지로, 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(200)의 연결부(221c, 222c)는 제1 내부 전극(221)과 제2 내부 전극(222)이 단락(short)되는 경우 과전류가 인가되면 끊어짐으로써, 제1 내부 전극(221)과 제2 내부 전극(222)이 전기적으로 연결되지 않은 개방(open)된 상태가 되도록 하는 퓨즈(fuse) 역할을 수행한다.
따라서, 연결부(221c, 222c)의 폭, 길이, 재질 등은 상술한 리드부(121f, 122f)의 폭, 길이, 재질 등이 적용될 수 있다.
도 9을 참조하면, 제1 및 제2 연결부(221c, 222c)의 폭(Wc)은 각각 0.1~1.0mm일 수 있다. 여기서, 제1 및 제2 연결부의 폭(Wc)은 제1 및 제2 연결부(221c, 222c)의 제3 방향(Y 방향)의 길이를 의미할 수 있다.
제1 및 제2 연결부의 폭(Wc)이 0.1mm 미만인 경우에는 제1a 영역(221a)과 제1b 영역(222b)의 전기적 연결성 또는 제2a 영역(222a)과 제2b 영역(222b)의 전기적 연결성이 저하될 우려가 있으며, 1.0mm 초과인 경우에는 과전류가 인가되더라도 끊어지지 않을 수 있어 퓨즈 역할을 수행하지 못할 우려가 있다.
또한, 제1 및 제2 연결부(221c, 222c)의 길이(Lc)는 각각 0.1~1.0mm일 수 있다. 여기서, 제1 및 제2 연결부의 길이(Lc)는 제1 및 제2 연결부의 제2 방향의 길이를 의미할 수 있다.
제1 및 제2 연결부의 길이(Lc)가 0.1mm 미만인 경우에는 제1a 영역과 제1b 영역 간의 거리 또는 제2a 영역과 제2b 영역 간의 거리가 너무 짧기 때문에 제조 오차 등에 의해 제1a 영역과 제1b 영역 또는 제2a 영역과 제2b 영역이 직접적으로 연결될 우려가 있으며, 1.0mm 초과인 경우에는 전기적 연결성이 저하되거나 커패시터 용량이 저하될 우려가 있다.
본 발명의 다른 일 실시형태에 따르면 제1 내부 전극의 제1a 영역이 제3 면을 통해 노출되어 제1 외부 전극과 연결되며, 제2 내부 전극의 제2a 영역이 제4 면을 통해 노출되어 제2 외부 전극과 연결된다.
본 발명의 일 실시형태와 같이 내부 전극이 리드부(121f, 122f)를 통해서 외부 전극과 연결되는 경우에는 유전체층(111)과 리드부(121f, 122f)의 수축율 차이, 제조 공정의 오차 등에 의해서 외부 전극(131, 132)과 내부 전극(121, 122) 간의 전기적 연결성이 저하될 우려가 있다.
반면에, 본 발명의 다른 일 실시형태에서는 연결부보다 폭이 큰 제1a 영역(221a) 또는 제2a 영역(222a)을 통해 외부 전극과 연결되므로 외부 전극과 내부 전극 간의 전기적 연결성을 향상시킬 수 있다.
또한, 제1a 영역 및 제2a 영역의 폭(Wa)은 각각 제1b 영역 및 제2b 영역의 폭(Wb)과 동일할 수 있다.
인접한 제1 내부 전극(221)끼리 서로의 제1 연결부(221c)가 오버랩되거나, 인접한 제2 내부 전극(222)끼리 서로의 제2 연결부(222c)가 오버랩되는 경우, 각 연결부(221c, 222c)에서 발생한 자속이 중첩되어 ESL이 증가될 우려가 있다. 본 발명의 다른 일 실시 형태에 따르면, 제1 연결부(221c, 222c)는 인접한 제1 내부 전극(221)끼리 서로의 제1 연결부(221c)가 오버랩되지 않도록 배치되며, 제2 연결부(222c)는 인접한 제2 내부 전극(222)끼리 서로의 제2 연결부(222c)가 오버랩되지 않도록 배치되기 때문에 각 연결부(221c, 222c)에서 발생한 자속이 서로 상쇄되어 ESL을 저감시킬 수 있다. 또한, 이러한 ESL 저감 효과는 고주파에서 그 효과가 현저해진다. 여기서, 제1 내부 전극과 그에 인접한 제1 내부 전극이란 그들 사이에 다른 제1 내부 전극이 배치되지 않은 경우를 의미한다.
또한, 도 8을 참조하면, 제1 연결부(221c)는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제1 연결부(221c1, 221c2)가 상기 제1 방향으로 번갈아 배치되고, 제2 연결부(222c)는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제2 연결부(222c1, 222c2)가 상기 제1 방향으로 번갈아 배치될 수 있다. 이러한 구성에 따라, ESL 저감 효과를 보다 향상시킬 수 있다.
이때, 2가지 형태의 제1 연결부(221c1,221c2) 중 하나는 제1b 영역(221b)의 폭 방향 일 단에 배치하고, 다른 하나는 제1b 영역(221b)의 폭 방향 타 단에 배치함으로써 ESL 저감 효과를 보다 더 향상시킬 수 있다. 또한, 2가지 형태의 제2 연결부(222c1, 222c2) 중 하나는 제2b 영역(222b)의 폭 방향 일 단에 배치하고, 다른 하나는 제2b 영역(222b)의 폭 방향 타 단에 배치함으로써 ESL 저감 효과를 보다 더 향상시킬 수 있다.
또한, 제1 연결부(221c)는 제2b 영역(222b)과 오버랩되지 않도록 배치되며, 제2 연결부(222c)는 제1b 영역(221b)과 오버랩되지 않도록 배치될 수 있다. 이 경우, 제1 내부 전극(221)과 제2 내부 전극(222)이 중첩되는 면적을 최대한 넓혀 용량을 향상시킬 수 있다.
다만, 이에 한정되는 것은 아니며 본 발명의 다른 일 실시형태의 변형예에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도인 도 10을 참조하면, 제1 연결부(321c)는 제2b 영역(322b)과 오버랩되도록 배치되고, 제2 연결부(322c)는 제1b 영역(321b)과 오버랩되도록 배치될 수도 있다. 이 경우, 제1a 영역(321a) 및 제2a 영역(322a)의 면적을 충분히 확보할 수 있어 내부 전극(321, 322)과 외부 전극(131, 132) 간의 전기적 연결성을 보다 확실히 확보할 수 있는 장점이 있다.
도 11은 본 발명의 또 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 11을 참조하여, 본 발명의 또 다른 일 실시형태에 따른 적층형 전자 부품에 대하여 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태 및 다른 일 실시형태에 따른 적층형 전자 부품과 공통되는 설명은 생략한다.
본 발명의 또 다른 일 실시 형태에 따른 적층형 전자 부품은 복수의 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치된 복수의 제1 및 제2 내부 전극(421, 422)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극(132);을 포함하고, 상기 제1 내부 전극(421)은 상기 제3 면으로 노출되는 제1a 영역(421a), 상기 제1a 영역과 이격되어 배치되는 제1b 영역(421b), 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부(421c)를 포함하며, 상기 제2 내부 전극(422)은 상기 제4 면으로 노출되는 제2a 영역(422a), 상기 제2a 영역과 이격되어 배치되는 제2b 영역(422b), 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부(422c)를 포함하고, 상기 제1 및 제2 연결부(421c, 422c)는 상기 제3 방향의 위치가 동일하되, 서로 오버랩되지 않도록 상기 제2 방향의 위치가 상이하고, 상기 제1 및 제2 연결부(421c, 422c)는 상기 제1a, 1b, 제2a 및 제2b 영역(421a, 421b, 422a 422b)보다 상기 제3 방향의 길이가 작다.
본 발명의 또 다른 일 실시 형태와 같이, 제1 및 제2 연결부(421c, 422c)의 제3 방향의 위치가 동일한 경우, 인접한 제1 내부 전극의 제1 연결부(421c) 간의 영향보다는 상하에 배치된 제1 연결부(421c)와 제2 연결부(422c) 간의 영향이 보다 클 수 있다.
이에 본 발명의 또 다른 일 실시형태에서는, 제1 및 제2 연결부(421c, 422c)의 제3 방향의 위치가 동일한 경우, 제1 연결부(421c)와 제2 연결부(422c)가 서로 오버랩되지 않도록 제2 방향의 위치를 상이하게 하여 각 연결부(421c, 422c)에서 발생한 자속이 서로 상쇄되어 ESL을 저감시킬 수 있다.
(실시예)
도 12는 비교예 1에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다. 도 13은 비교예 2에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 12 및 도 13에 도시한 바와 같이, 비교예 1은 퓨즈 역할을 하는 리드부(21f, 22f)가 없는 종래의 일반적인 내부 전극(21, 22)이 배치된 경우이며, 비교예 2는 퓨즈 역할을 하는 리드부(21f, 22f)를 오버랩되도록 배치한 경우이다.
발명예의 경우, 도 4에 도시된 바와 같이 인접한 제1 내부 전극끼리 서로의 제1 리드부(121f1, 121f2)가 오버랩되지 않도록 배치하고, 인접한 제2 내부 전극끼리 서로의 제2 리드부(122f1, 122f2)가 오버랩되지 않도록 배치하였다.
발명예, 비교예 1 및 2의 임피던스 특성, ESR 특성 및 ESL 특성을 주파수 변화에 따라 비교하여 도 14, 15 및 16에 나타내었다.
도 14를 참조하면, 리드부가 배치된 발명예 및 비교예 2가 리드부가 배치되지 않은 비교예 1에 비하여 자기 공진 주파수(SRF, self resonance frequency) 부근에서 임피던스가 약간 상승하나, 전체적으로 임피던스 특성이 유사함을 확인할 수 있다.
도 15를 참조하면, 리드부가 배치된 발명예 및 비교예 2가 리드부가 배치되지 않은 비교예 1에 비하여 ESR은 약간 상승했음을 알 수 있다.
하기 표 1은 주파수에 따른 발명예, 비교예 1 및 2의 ESL 값을 기재한 것이다.
| 구분 | 100MHz | 500MHz | 1GHz | 5GHz | 8GHz |
| 비교예 1 | 148.05 pH | 106.78 pH | 95.08 pH | 84.68 pH | 83.75 pH |
| 비교예 2 | 166.36 pH | 121.16 pH | 107.70 pH | 97.44 pH | 86.82 pH |
| 발명예 | 146.61 pH | 114.38 pH | 102.27 pH | 86.46 pH | 69.63 pH |
상기 표 1 및 도 16를 참조하면, 발명예 및 비교예 1에 비하여 비교예 2는 거의 모든 주파수에서 ESL이 높은 것을 확인할 수 있다. 반면에, 발명예의 경우 비교예 1과 ESL이 거의 동등 수준이며, 특히 주파수가 증가함에 따라 고주파에서는 비교예 1에 비하여 ESL이 더욱 저감된다는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
121P, 122P: 제1 및 제2 영역
121f, 122f1, 122f2: 제1 리드부
122f, 122f1, 122f2: 제2 리드부
221a: 제1a 영역
221b: 제1b 영역
221c, 221c1, 221c2: 제1 연결부
222a: 제2a 영역
222b: 제2b 영역
222c, 222c1, 222c2: 제2 연결부
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
121P, 122P: 제1 및 제2 영역
121f, 122f1, 122f2: 제1 리드부
122f, 122f1, 122f2: 제2 리드부
221a: 제1a 영역
221b: 제1b 영역
221c, 221c1, 221c2: 제1 연결부
222a: 제2a 영역
222b: 제2b 영역
222c, 222c1, 222c2: 제2 연결부
Claims (16)
- 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고,
상기 제1 내부 전극은 상기 제3 및 제4 면과 이격된 제1 영역 및 상기 제1 영역과 연결되며 상기 제3 면으로 노출되는 제1 리드부를 포함하며, 상기 제2 내부 전극은 상기 제3 및 제4 면과 이격된 제2 영역 및 상기 제2 영역과 연결되며 상기 제4 면으로 노출되는 제2 리드부를 포함하고,
상기 제1 리드부는 인접한 제1 내부 전극끼리 서로의 제1 리드부가 오버랩되지 않도록 배치되며, 상기 제2 리드부는 인접한 제2 내부 전극끼리 서로의 제2 리드부가 오버랩되지 않도록 배치되고,
상기 제1 및 제2 리드부는 상기 제1 및 제2 영역보다 상기 제3 방향의 길이가 작은 적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부는 상기 제3 방향의 길이가 각각 0.1~1.0mm인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부는 상기 제2 방향의 길이가 각각 0.1~1.0mm인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 리드부는 Fe-Cr-Al, Ni-Cr, Pt 및 Mo-W-Ta 중 1 이상을 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 리드부는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제1 리드부가 상기 제3 면으로 번갈아 노출되고,
상기 제2 리드부는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제2 리드부가 상기 제4 면으로 번갈아 노출되는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 영역은 상기 제3 및 제4 면과 이격되어 배치되는
적층형 전자 부품.
- 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고,
상기 제1 내부 전극은 상기 제3 면으로 노출되는 제1a 영역, 상기 제1a 영역과 이격되어 배치되는 제1b 영역, 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부를 포함하며, 상기 제2 내부 전극은 상기 제4 면으로 노출되는 제2a 영역, 상기 제2a 영역과 이격되어 배치되는 제2b 영역, 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부를 포함하고,
상기 제1 연결부는 인접한 제1 내부 전극끼리 서로의 제1 연결부가 오버랩되지 않도록 배치되며, 상기 제2 연결부는 인접한 제2 내부 전극끼리 서로의 제2 연결부가 오버랩되지 않도록 배치되고,
상기 제1 및 제2 연결부는 상기 제1a, 1b, 2a 및 제2b 영역보다 상기 제3 방향의 길이가 작은 적층형 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 연결부는 상기 제3 방향의 길이가 각각 0.1~1.0mm인
적층형 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 연결부는 상기 제2 방향의 길이가 각각 0.1~1.0mm인
적층형 전자 부품.
- 제7항에 있어서,
상기 제1 및 제2 연결부는 Fe-Cr-Al, Ni-Cr, Pt 및 Mo-W-Ta 중 1 이상을 포함하는
적층형 전자 부품.
- 제7항에 있어서,
상기 제1 연결부는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제1 연결부가 상기 제1 방향으로 번갈아 배치되고,
상기 제2 연결부는 상기 제3 방향의 위치가 상이한 2가지 형태를 가지며, 상기 2가지 형태의 제2 연결부가 상기 제1 방향으로 번갈아 배치되는
적층형 전자 부품.
- 제7항에 있어서,
상기 제1 연결부는 상기 제2b 영역과 오버랩되지 않도록 배치되며,
상기 제2 연결부는 상기 제1b 영역과 오버랩되지 않도록 배치되는
적층형 전자 부품.
- 제7항에 있어서,
상기 제1 연결부는 상기 제2b 영역과 오버랩되도록 배치되며,
상기 제2 연결부는 상기 제1b 영역과 오버랩되도록 배치되는
적층형 전자 부품.
- 복수의 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고,
상기 제1 내부 전극은 상기 제3 면으로 노출되는 제1a 영역, 상기 제1a 영역과 이격되어 배치되는 제1b 영역, 상기 제1a 영역과 제1b 영역을 연결시켜주는 제1 연결부를 포함하며, 상기 제2 내부 전극은 상기 제4 면으로 노출되는 제2a 영역, 상기 제2a 영역과 이격되어 배치되는 제2b 영역, 상기 제2a 영역과 제2b 영역을 연결시켜주는 제2 연결부를 포함하고,
상기 제1 및 제2 연결부는 상기 제3 방향의 위치가 동일하되, 서로 오버랩되지 않도록 상기 제2 방향의 위치가 상이하고,
상기 제1 및 제2 연결부는 상기 제1a, 1b, 2a 및 제2b 영역보다 상기 제3 방향의 길이가 작은 적층형 전자 부품.
- 제14항에 있어서,
상기 제1 및 제2 연결부는 상기 제3 방향의 길이가 각각 0.1~1.0mm인
적층형 전자 부품.
- 제14항에 있어서,
상기 제1 및 제2 연결부는 Fe-Cr-Al, Ni-Cr, Pt 및 Mo-W-Ta 중 1 이상을 포함하는
적층형 전자 부품.
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