KR20150042500A - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

적층 세라믹 전자 부품 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 복수의 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극; 을 포함하며, 상기 제2 내부 전극은 상기 세라믹 본체의 일 단면을 통해 노출된 부분에 상기 제1 내부 전극과 오버랩되지 않도록 스페이스부가 형성된 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{Multi-Layered Ceramic Electronic Component and Manufacturing Method thereof}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 초고용량화를 위해 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
이렇게 적층 세라믹 커패시터는 소형화되면서 유전체층의 두께가 감소되어 BDV(breakdown voltage) 및 ESD(electrostatic discharge)의 저하가 문제점으로 대두되고 있다.
또한, 적층 세라믹 커패시터의 제조 공정시 내부 전극의 적층 가압시 인쇄 또는 적층 정밀도의 영향으로 인해 상하 내부 전극 간의 오버랩되는 면적의 산포가 발생하게 된다. 이러한, 내부 전극 간의 오버랩되는 면적의 산포는 칩의 크기가 작은 소형 칩의 경우 인쇄와 적층 정밀도에 민감하게 되어 용량 산포를 더욱 발생하게 된다.
하기 특허문헌 1의 적층 세라믹 커패시터는 제1 및 제2 내부 전극이 폭 방향으로 오프셋된 구조를 개시하며, 제1 또는 제2 내부 전극이 세라믹 본체의 단면을 통해 노출된 부분에 스페이스부를 갖는 구조는 개시하지 않는다.
일본특허공개공보 제2002-184648호
당 기술분야에서는, 적층 세라믹 전자 부품의 소형화에 따른 BDV, ESD 감소를 억제하고, 인쇄와 적층 정밀도에 영향을 줄여 상하 내부 전극의 오버랩되는 면적을 최대한 균일하게 하여 용량 선포를 개선시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극; 을 포함하며, 상기 제2 내부 전극은 상기 세라믹 본체의 일 단면을 통해 노출된 부분에 상기 제1 내부 전극과 오버랩되지 않도록 스페이스부가 형성된 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극과 상기 제2 내부전극의 폭은 동일하게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 세라믹 본체의 타 단면을 통해 노출된 부분에 상기 제2 내부 전극과 오버랩되지 않도록 스페이스부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부전극의 폭을 W로, 상기 스페이스부의 폭을 W'로 규정할 때, W'/W는 0.7 이하일 수 있다.
본 발명의 다른 측면은, 제1 세라믹 시트에 일정 간격으로 복수의 제1 내부 전극막을 형성하는 단계; 제2 세라믹 시트에 제2 스페이스부가 구비된 복수의 제2 내부 전극막을 일정 간격으로 형성하는 단계; 상기 제1 및 제2 세라믹 시트 복수 개를 길이 방향으로 번갈아 오프셋되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 상기 제1 및 제2 내부 전극막이 양 단면을 통해 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단하여 제1 및 제2 내부 전극을 갖는 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체를 소성하는 단계; 를 포함하며, 상기 세라믹 본체를 마련하는 단계는, 상기 적층체의 상기 제2 내부 전극막을 상기 제2 스페이스부가 상기 세라믹 본체의 일 단면을 통해 노출된 부분에 인접하여 위치하도록 절단하는 적층 세라믹 전자 부품 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극막을 형성하는 단계는, 상기 제1 및 제2 내부 전극막의 폭을 동일하게 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극막을 형성하는 단계는 상기 제1 세라믹 시트에 제1 스페이스부가 구비된 복수의 제1 내부 전극막을 형성하며, 상기 세라믹 본체를 마련하는 단계는 상기 적층체의 상기 제1 내부 전극막을 상기 제1 스페이스부가 상기 세라믹 본체의 타 단면을 통해 노출된 부분에 인접하여 위치하도록 절단할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극과 각각 연결되도록 제1 및 제2 외부전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 측면은, 제1 세라믹 시트에 인접한 2개의 제1 스페이스부가 구비된 복수의 제1 내부 전극막을 일정 간격으로 형성하는 단계; 제2 세라믹 시트에 인접한 2개의 제2 스페이스부가 구비된 복수의 제2 내부 전극막을 일정 간격으로 형성하는 단계; 상기 제1 및 제2 세라믹 시트 복수 개를 상기 제1 및 제2 스페이스부가 서로 어긋나게 위치하면서 길이 방향으로 번갈아 오프셋되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 상기 제1 및 제2 내부 전극막이 양 단면을 통해 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단하여 제1 및 제2 내부 전극을 갖는 세라믹 본체를 마련하는 단계; 및
상기 세라믹 본체를 소성하는 단계; 를 포함하며, 상기 세라믹 본체를 마련하는 단계는, 상기 적층체의 상기 제1 및 제2 내부 전극막을 상기 제1 및 제2 스페이스부가 상기 세라믹 본체의 양 단면을 통해 노출된 부분에 각각 인접하여 위치하도록 절단하는 적층 세라믹 전자 부품 제조 방법을 제공한다.
본 발명의 일 실시 예에 따르면, 적어도 한 극성의 내부 전극은 세라믹 본체의 일 단면을 통해 노출된 부분에 다른 극성의 내부 전극과 오버랩되지 않도록 스페이스부를 형성함으로써, 적층 세라믹 전자 부품의 소형화에 따른 BDV, ESD 감소를 억제하고, 인쇄와 적층 정밀도에 영향을 줄여 극성이 서로 다른 상하 내부 전극의 오버랩되는 면적이 설계치보다 틀어지는 것을 최소화시켜 오버랩 면적을 최대한 균일하게 함으로써 용량 선포를 개선시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극의 적층 구조를 개략적으로 나타낸 분해 사시도이다.
도 4는 도 3의 결합 사시도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 제1 및 제2 내부 전극막의 배치된 구조를 나타낸 평면도이다.
도 6은 도 5 중 칩으로 절단되는 하나의 영역을 발췌하여 나타낸 평면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 제1 및 제2 내부 전극막의 배치된 구조를 나타낸 평면도이다.
도 8은 도 7 중 칩으로 절단되는 하나의 영역을 발췌하여 나타낸 평면도이다.
도 9는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 측단면도이다.
도 10은 스페이스부의 폭과 내부 전극의 폭에 대한 BDV 변화를 나타낸 그래프이다.
도 11 내지 도 13은 스페이스부의 크기에 따른 적층 세라믹 커패시터의 용량 산포를 각각 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
이하, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 서로 대향되는 두께 방향의 면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하여 서로 대향되는 길이 방향의 면을 제1 및 제2 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 제1 및 제2 측면으로 정의하기로 한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 본체(110)와, 세라믹 본체(110)의 내부에 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치되며, 서로 다른 극성을 갖는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
이때, 세라믹 본체(110)의 제1 및 제2 단면에는 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
또한, 유전체층(111)의 평균 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극의 적층 구조를 개략적으로 나타낸 분해 사시도이고, 도 4는 도 3의 결합 사시도이다.
도 3 및 도 4를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.
또한, 제1 및 제2 내부 전극(121, 122)은 일정한 마진부를 확보하면서 상하로 배치시 오버랩 면적을 최대화하기 위해 서로 동일한 폭으로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이때 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접촉되어 전기적으로 연결될 수 있다.
이때, 제2 내부 전극(122)은 제1 내부 전극(121)과 오버랩되며 용량을 형성하는 몸체부(122a)와 세라믹 본체(110)의 제2 단면으로 노출되는 리드부(122c)를 포함한다.
몸체부(122a)와 리드부(122c)는 소정 폭을 갖는 연결부(122c)로 연결되되, 그 사이에 상하로 배치된 제1 내부 전극(121)과 오버랩되지 않도록 제2 스페이스부(111a)가 형성된다.
한편, 제1 내부 전극(121)은 제2 내부 전극(122)과 동일한 구조로서 세라믹 본체(110)의 제1 단면을 통해 노출된 부분에 제2 내부 전극(122)과 오버랩되지 않도록 제1 스페이스부(미도시)를 가질 수 있다. 이러한 제1 내부 전극(121)의 구조는 제2 내부 전극(122)과 길이 방향으로 대칭이므로 이에 상세한 설명은 생략한다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에 형성되며, 제1 내부 전극(121) 및 제2 내부 전극, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 위에는 필요시 도금층(미도시)이 형성될 수 있다.
상기 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이러한 도금층은 예를 들어 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층의 구조로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 11 내지 도 13은 스페이스부의 크기에 따른 적층 세라믹 커패시터의 용량 산포를 각각 나타낸 그래프이다.
도 11 내지 도 13은 4×2㎜ 사이즈이며, C0G특성 4.7pF(용량규격 ±4.26%)의 칩을 모두 적용하였다.
도 11은 스페이스부가 없는 기존의 적층 세라믹 커패시터의 용량 산포를 나타낸 것이고, 도 12는 스페이스부의 크기가 10㎛인 적층 세라믹 커패시터의 용량 산포를 나타낸 것이며, 도 13은 스페이스부의 크기가 20㎛인 적층 세라믹 커채시터의 용량 산포를 나타낸 것이다.
도 11 내지 도 13을 참조하면, 용량 값의 공정능력지수(Cp)는 도 11에서 0.56이었으며, 도 12 및 도 13에서 각각 0.81 및 0.96으로 스페이스부의 크기가 증가되면 함께 개선되는 것으로 확인되었다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 제1 및 제2 내부 전극막의 배치된 구조를 나타낸 평면도이고, 도 6은 도 5 중 칩으로 절단되는 하나의 영역을 발췌하여 나타낸 평면도이다.
도 5 및 도 6을 참조하면, 먼저 복수의 제1 및 제2 세라믹 시트를 준비한다. 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것이다.
제1 및 제2 세라믹 시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하며, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛의 두께의 시트(sheet) 형상으로 제작할 수 있다.
이후, 제1 및 제2 세라믹 시트 상에 소정의 두께, 예를 들어 0.1 내지 2.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 일정 간격으로 제1 및 제2 내부 전극막(1210, 1220)을 형성하며, 제1 및 제2 내부 전극막(1210, 1220)의 두께가 이에 한정되는 것은 아니다.
상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다. 또한, 상기 금속 분말은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있다. 한편, 상기 내부 전극 막은 상기 그린 시트 상에 상기 도전성 페이스트를 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하여 형성할 수도 있다.
이때, 제1 및 제2 내부 전극막(1210, 1220)은 동일한 폭으로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극막(1210, 1220)은 각각 제1 및 제2 스페이스부(1211, 1221)을 갖는다. 본 실시예에서는 제1 및 제2 내부 전극막이 둘 다 스페이스부를 갖는 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것이 아니며, 필요시 제1 내부 전극막만 스페이스부를 갖거나 제2 내부 전극막에만 스페이스부가 형성되도록 할 수도 있다.
다음으로, 제1 및 제2 내부 전극막(1210, 1220)이 형성된 제1 및 제2 세라믹 시트 복수 개를 길이 방향으로 번갈아 오프셋되도록 적층하고 고온 및 고압으로 가압하여 적층체를 마련한다.
다음으로, 적층체를 제1 및 제2 내부 전극막(1210, 1220)이 제1 및 제2 단면으로 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 도 5의 절단선(CL)을 따라 절단하고 소성 및 연마하여 제1 및 제2 내부 전극(121, 122)이 제1 및 제2 단면을 통해 번갈아 노출되도록 형성된 세라믹 본체(110)를 마련한다.
이?, 적층체의 제2 내부 전극막(1220)은 제2 스페이스부(1221)가 세라믹 본체의 일 단면을 통해 노출된 부분에 인접하여 위치하도록 절단하며, 제1 내부 전극막(1210)은 제1 스페이스부(1211)가 세라믹 본체의 타 단면을 통해 노출된 부분에 인접하여 위치하도록 절단할 수 있다.
종래의 적층 세라믹 커패시터 제조 방법에서는, 제1 및 제2 내부 전극막을 서로 엇갈리게 오프셋되도록 적층하고 1개의 칩에 대응하는 영역으로 절단한 것으로서, 상하로 이웃한 제1 및 제2 내부 전극이 적층시 적층 정밀도에 의해 밀리면서 전계가 집중되어 제1 및 제2 내부 전극의 오버랩된 면적의 차이가 발생하고, 이로 인해 적층 세라믹 커패시터의 용량 산포가 발생하였다. 또한, 전압인가시 적층 세라믹 커패시터의 제1 및 제2 내부 전극 끝단에서 전계가 집중되어 유전체층이 파괴되면서 칩의 BDV나 ESD가 저하되는 문제점이 발생하였다.
그러나, 본 실시 형태에 따르면, 도 6에서와 같이, 각각의 내부 전극 인쇄 패턴 마다 적층 정밀도(a) 보다 큰 미인쇄 패턴을 하나씩 삽입하여 내부 전극막과는 오버랩되지 않도록 스페이스부(1221)를 형성하여, 스페이스부(1221)가 용량 생성에 기여하지 못하면서 적층 정밀도(a)에 의한 칩 간의 내부 전극 적층 오버랩 면적의 편차가 발생되지 않도록 하여 용량 산포를 개선할 수 있다.
여기서, 도면부호 Ec는 내부 전극 인쇄 패턴의 중심선을 나타내고, 도면부호 b와 c는 각각 스페이스부가 없는 종래의 적층 세라믹 커패시터에서 최대 오버랩 면적과 최소 오버랩 면적을 나타내며, 도면부호 d와 e는 본 실시 형태에 의해 개선된 오버랩 면적을 나타낸다. 이때, 오버랩 면적 d와 e는 그 크기가 같게 된다.
한편, 본 실시 형태에서와 같이, 2개의 미인쇄패턴을 추가하면 전계가 집중되는 제1 및 제2 내부 전극 끝단부와 미인쇄패턴이 오버랩되어 전계 집중부의 실제 대응되는 유전체 두께가 저하되어 BDV나 ESD의 저하를 억제할 수 있다.
다음으로, 세라믹 본체(110)의 제1 및 제2 단면에 복수의 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132) 위에 도금층을 더 형성할 수 있다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 제1 및 제2 내부 전극막의 배치된 구조를 나타낸 평면도이고, 도 8은 도 7 중 칩으로 절단되는 하나의 영역을 발췌하여 나타낸 평면도이고, 도 9는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 측단면도이다.
도 7 내지 도 9를 참조하면, 먼저 복수의 제1 및 제2 세라믹 시트를 준비한다. 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것이다.
제1 및 제2 세라믹 시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하며, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛의 두께의 시트(sheet) 형상으로 제작할 수 있다.
이후, 제1 및 제2 세라믹 시트 상에 소정의 두께, 예를 들어 0.1 내지 2.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 일정 간격으로 제1 및 제2 내부 전극막(1230, 1240)을 형성하며, 제1 및 제2 내부 전극막(1230, 1240)의 두께가 이에 한정되는 것은 아니다.
이때, 제1 및 제2 내부 전극막(1210, 1220)은 동일한 폭으로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극막(1210, 1220)은 각각 서로 인접한 2개의 제1 스페이스부(1231, 1232) 및 제2 스페이스부(1241, 1242)를 갖는다. 본 실시예에서는 제1 및 제2 내부 전극막이 둘 다 스페이스부를 갖는 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것이 아니며, 필요시 제1 내부 전극막만 스페이스부를 갖거나 제2 내부 전극막에만 스페이스부가 형성되도록 할 수도 있다.
다음으로, 제1 및 제2 내부 전극막(1230, 1240)이 형성된 제1 및 제2 세라믹 시트 복수 개를 길이 방향으로 번갈아 오프셋되도록 적층하고 고온 및 고압으로 가압하여 적층체를 마련한다.
다음으로, 적층체를 제1 및 제2 내부 전극막(1230, 1420)이 제1 및 제2 단면으로 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단선(CL)을 따라 절단하고 소성 및 연마하여 제1 및 제2 내부 전극(121, 122)이 제1 및 제2 단면을 통해 번갈아 노출되도록 형성된 세라믹 본체(110)를 마련한다.
이때, 적층체의 제2 내부 전극막(1240)은 제2 스페이스부(1241)가 세라믹 본체의 일 단면을 통해 노출된 부분에 인접하여 위치하도록 절단하며, 제1 내부 전극막(1230)은 제1 스페이스부(1231)가 세라믹 본체의 타 단면을 통해 노출된 부분에 인접하여 위치하도록 절단할 수 있다.
여기서, 도면부호 Ec는 내부 전극 인쇄 패턴의 중심선을 나타내고, 도면부호 b와 c는 각각 스페이스부가 없는 종래의 적층 세라믹 커패시터에서 최대 오버랩 면적과 최소 오버랩 면적을 나타내며, 도면부호 d와 e는 본 실시 형태에 의해 개선된 오버랩 면적을 나타낸다. 이때, 오버랩 면적 d와 e는 그 크기가 같게 된다.
하기 표 1 및 도 10은, 도 8에 도시된 스페이스부의 폭(W')을 내부 전극의 폭(W)에 대하여 90%까지 변화하며 BDV의 결과를 나타낸 것이다.
W'/W 0% 10% 20% 50% 70% 90%
평균BDV 　　1,053 　　1,035 　　1,159 　　1,626 　　1,738 　　1,405
1 　　1,000 　　1,150 　　1,100 　　1,260 　　1,650 　　1,600
2 　　1,120 　　　　920 　　1,230 　　1,760 　　1,850 　　　　740
3 　　1,150 　　　　930 　　1,270 　　1,810 　　1,900 　　　　720
4 　　1,210 　　1,200 　　1,330 　　1,910 　　2,000 　　1,930
5 　　1,200 　　1,020 　　1,320 　　1,890 　　1,980 　　1,910
6 　　　　980 　　　　940 　　1,080 　　1,540 　　1,620 　　　　980
7 　　　　950 　　　　960 　　1,050 　　1,500 　　1,570 　　1,520
8 　　1,050 　　1,100 　　1,160 　　1,650 　　1,730 　　1,670
9 　　　　940 　　1,120 　　1,030 　　1,480 　　1,550 　　1,500
10 　　　　930 　　1,010 　　1,020 　　1,460 　　1,530 　　1,480
상기 표 1을 참조하면, W'/W가 10 내지 70%일 때 W'/W의 증가에 따라 BDV가 증가하는 것을 알 수 있으며, 스페이스부가 형성되지 않은 0%의 비교예에 비해 BDV가 최대 65%까지 개선되는 것을 확인할 수 있다.
또한, W'/W가 90%인 경우 BDV가 저하되는 경우가 발견되었으며, 스페이스부로 인해 좁아진 내부 전극 부근에서 소성 후 크랙이 발견되었다. 이는 BDV가 급격히 나빠지는 시료들에서 발생된 것으로 보인다.
하기 표 2는, 도 8에 도시된 스페이스부의 폭(W')을 내부 전극의 폭(W)에 대하여 90%까지 변화하며 ESD의 결과를 나타낸 것이다.
ESD Level
800V 1000V 1200V 1400V 1600V 1800V 2000V
0%) OK NG - - - - -
10% OK NG - - - - -
20% OK OK NG - - - -
50% OK OK OK NG - - -
70% OK OK OK OK OK OK NG
90% OK OK OK NG - - -
상기 표 2를 참조하면, W'/W의 증가에 따라 ESD 수준이 증가하는 것을 알 수 있으며, 다만 W'/W가 90%인 경우 ESD가 W'/W가 70%인 시료보다 더 낮게 평가되었다. 이는 소성시 발생되는 크랙에 의한 것으로 보인다.
다음으로, 세라믹 본체(110)의 제1 및 제2 단면에 복수의 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132) 위에 도금층을 더 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층형 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
111a ; 제2 스페이스부 131, 132 ; 제1 및 제2 외부 전극
1210, 1230 ; 제1 내부 전극막 1220, 1240 ; 제2 내부 전극막

Claims (14)

  1. 복수의 유전체층을 포함하는 세라믹 본체; 및
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극; 을 포함하며,
    상기 제2 내부 전극은 상기 세라믹 본체의 일 단면을 통해 노출된 부분에 상기 제1 내부 전극과 오버랩되지 않도록 스페이스부가 형성된 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 내부전극과 상기 제2 내부전극의 폭은 동일한 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제2 내부전극의 폭을 W로, 상기 스페이스부의 폭을 W'로 규정할 때, W'/W는 0.7 이하인 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 제1 내부 전극은 상기 세라믹 본체의 타 단면을 통해 노출된 부분에 상기 제2 내부 전극과 오버랩되지 않도록 스페이스부가 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 제1 내부전극의 폭을 W로, 상기 스페이스부의 폭을 W'로 규정할 때, W'/W는 0.7 이하인 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1 세라믹 시트에 일정 간격으로 복수의 제1 내부 전극막을 형성하는 단계;
    제2 세라믹 시트에 제2 스페이스부가 구비된 복수의 제2 내부 전극막을 일정 간격으로 형성하는 단계;
    상기 제1 및 제2 세라믹 시트 복수 개를 길이 방향으로 번갈아 오프셋되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 상기 제1 및 제2 내부 전극막이 양 단면을 통해 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단하여 제1 및 제2 내부 전극을 갖는 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체를 소성하는 단계; 를 포함하며,
    상기 세라믹 본체를 마련하는 단계는, 상기 적층체의 상기 제2 내부 전극막을 상기 제2 스페이스부가 상기 세라믹 본체의 일 단면을 통해 노출된 부분에 인접하여 위치하도록 절단하는 적층 세라믹 전자 부품 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 내부 전극막을 형성하는 단계는, 상기 제1 및 제2 내부 전극막의 폭을 동일하게 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
  9. 제7항에 있어서,
    상기 제1 내부 전극막을 형성하는 단계는, 상기 제1 세라믹 시트에 제1 스페이스부가 구비된 복수의 제1 내부 전극막을 형성하며,
    상기 세라믹 본체를 마련하는 단계는, 상기 적층체의 상기 제1 내부 전극막을 상기 제1 스페이스부가 상기 세라믹 본체의 타 단면을 통해 노출된 부분에 인접하여 위치하도록 절단하는 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
  10. 제7항에 있어서,
    상기 제2 내부 전극의 폭을 W로, 상기 제2 스페이스부의 폭을 W'로 규정할 때, W'/W는 0.7 이하인 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
  11. 제7항에 있어서,
    상기 세라믹 본체의 양 단면에 상기 제1 및 제2 내부 전극과 각각 연결되도록 제1 및 제2 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
  12. 제1 세라믹 시트에 인접한 2개의 제1 스페이스부가 구비된 복수의 제1 내부 전극막을 일정 간격으로 형성하는 단계;
    제2 세라믹 시트에 인접한 2개의 제2 스페이스부가 구비된 복수의 제2 내부 전극막을 일정 간격으로 형성하는 단계;
    상기 제1 및 제2 세라믹 시트 복수 개를 상기 제1 및 제2 스페이스부가 서로 어긋나게 위치하면서 길이 방향으로 번갈아 오프셋되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 상기 제1 및 제2 내부 전극막이 양 단면을 통해 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단하여 제1 및 제2 내부 전극을 갖는 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체를 소성하는 단계; 를 포함하며,
    상기 세라믹 본체를 마련하는 단계는, 상기 적층체의 상기 제1 및 제2 내부 전극막을 상기 제1 및 제2 스페이스부가 상기 세라믹 본체의 양 단면을 통해 노출된 부분에 각각 인접하여 위치하도록 절단하는 적층 세라믹 전자 부품 제조 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 내부 전극막을 형성하는 단계는, 상기 제1 및 제2 내부 전극막의 폭을 동일하게 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
  14. 제12항에 있어서,
    상기 제1 및 제2 내부 전극의 폭을 W로, 상기 제1 및 제2 스페이스부의 폭을 W'로 규정할 때, W'/W는 0.7 이하인 것을 특징으로 하는 적층 세라믹 전자 부품 제조 방법.
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