KR20130104338A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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KR20130104338A KR1020120025745A KR20120025745A KR20130104338A KR 20130104338 A KR20130104338 A KR 20130104338A KR 1020120025745 A KR1020120025745 A KR 1020120025745A KR 20120025745 A KR20120025745 A KR 20120025745A KR 20130104338 A KR20130104338 A KR 20130104338A
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김두영
김태혁
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 상하방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부전극; 상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 각각 형성된 복수의 더미전극; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며, 상기 더미전극의 길이는 상기 제1 및 제2 외부전극이 상기 세라믹 소체를 덮는 길이보다 길게 형성된 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 제조방법{Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 영상기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
이러한 적층 세라믹 커패시터는 세라믹 적층체의 양 단면에 전도성 물질을 도포하여 외부전극을 형성한다.
이때, 상기 외부전극은 상기 적층체의 코너 부분에 형성된 두께가 적층체의 중앙부에 형성된 두께에 비해 얇게 형성된다.
따라서, 상기 적층체의 코너 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부전극의 노출되는 면으로 침투하여 적층 세라믹 전자부품의 절연저항 열화 및 신뢰성 저하 등의 문제를 야기할 수 있다.
이러한 문제점을 방지하기 위해, 적층 세라믹 커패시터의 내부전극은 유전체층의 둘레를 따라 소정의 마진부가 구비된 구조로 인쇄되는데, 이에 마진부와 내부전극이 형성된 영역 간의 단차가 발생하게 된다.
이에 제조 과정에서 내부전극이 인쇄된 복수의 시트를 적층 후 동일 압력으로 압착할 때 단차가 있는 마진부를 수축하는데 한계가 발생하므로, 이러한 단차에 의해 적층된 유전체층 중에서 일부가 서로 박리되는 디라미네이션(delamination)이 발생할 수 있다.
따라서, 상기 디라미네이션을 통해 앞서 설명한 습기, 이온 및 도전성 이물질 등이 내부전극의 노출되는 면으로 침투하는 현상이 심화될 수 있으며, 이러한 문제는 특히 시트의 적층수가 많은 초고용량의 제품에서 더욱 심화될 수 있다.
선행기술문헌 1은 더미전극이 제1 및 제2 내부전극 사이에 배치되며, 더미전극이 세라믹 소체의 상하부에 형성된 구조는 개시하지 않는다.
한국특허공개공보 제10-2011-0027321호
당 기술분야에서는, 적층 세라믹 전자부품의 디라미네이션을 억제하거나 디라미네이션이 발생하더라도 칩의 신뢰성에 영향을 주지 않는 쪽에 발생하도록 하여, 도금 및 구동환경에서 내부전극이 노출되는 면으로 습기, 이온 및 도전성 이물질 등이 침투하는 것을 최소화할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 상하방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부전극; 상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 각각 형성된 복수의 더미전극; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며, 상기 더미전극의 길이는 상기 제1 및 제2 외부전극이 상기 세라믹 소체를 덮는 길이보다 길게 형성된 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 더미전극은 하나의 유전체층 상에 서로 이격된 상태로 형성되며, 상기 제1 및 제2 외부전극에 각각 접속되는 제1 및 제2 더미전극으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미전극의 길이는 각각 상기 세라믹 소체 길이의 1/2 보다 작은 길이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미전극은 서로 동일한 길이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미전극은 서로 상이한 길이로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미전극의 서로 이격된 간격은 상기 세라믹 소체의 길이의 0.5 ~ 1.5 %로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극은, 상기 제1 및 제2 외부전극 중 하나에 접속되는 제1 더미전극; 및 상기 제1 및 제2 외부전극 중 상기 제1 더미전극이 접속된 것과 다른 외부전극에 접속되는 제2 더미전극; 을 포함하며, 상기 제 1 및 제2 더미전극은 상기 세라믹 소체의 최외곽 면에 형성된 내부전극과 동일한 방향으로 노출된 더미전극이 상기 세라믹 소체의 상하부에 각각 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체는 상하부에 유전체 커버층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극은 상기 세라믹 소체의 단면을 통해 노출된 부분의 코너부가 경사지게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극은 상기 세라믹 소체의 내측에 위치한 부분의 코너부가 경사지게 형성될 수 있다.
본 발명의 다른 측면은, 복수의 제1 세라믹 시트 상에 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 제1 내부전극막을 각각 형성하는 단계; 복수의 제2 세라믹 시트 상에 상기 제2 세라믹 시트의 타 단면을 통해 노출되도록 제2 내부전극막을 각각 형성하는 단계; 복수의 제3 세라믹 시트 상에 복수의 더미전극막을 형성하는 단계; 상기 제3 세라믹 시트를 복수 개 적층하고, 그 위에 상기 제1 세라믹 시트와 상기 제2 세라믹 시트를 번갈아 복수 개 적층하고, 그 위에 상기 제3 세라믹 시트를 다시 복수 개 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하는 단계; 및 상기 적층체의 양 단면에 상기 제1 및 제2 내부전극막의 노출된 부분을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며, 상기 더미전극막의 길이는 상기 제1 및 제2 외부전극이 상기 적층체를 덮는 길이보다 길게 형성하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 하나의 제3 세라믹 시트 상에 서로 이격된 상태로 양 단면을 통해 각각 노출되도록 제1 및 제2 더미전극막을 형성하여 수행될 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 제1 및 제2 더미전극막의 길이를 각각 상기 제3 세라믹 시트의 길이의 1/2 보다 작은 길이로 형성하여 수행될 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 제1 및 제2 더미전극막을 상기 제3 세라믹 시트의 중앙을 기준으로 서로 대칭형이 되도록 동일한 길이로 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 제1 및 제2 더미전극막을 상기 제3 세라믹 시트 상에 서로 상이한 길이가 되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 제1 및 제2 더미전극막의 서로 이격된 간격이 상기 제3 세라믹 시트의 길이의 0.5 ~ 1.5 %가 되도록 할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막은, 상기 제1 및 제2 외부전극 중 하나에 접속되는 제1 더미전극막; 및 상기 제1 및 제2 외부전극 중 상기 제1 더미전극이 접속된 것과 다른 외부전극에 접속되는 제2 더미전극막; 을 포함하며, 상기 제 1 및 제2 더미전극막은 상기 세라믹 소체의 최외곽 면에 형성된 내부전극과 동일한 방향으로 노출된 더미전극막을 상기 세라믹 소체의 상하부에 각각 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체를 소성하는 단계 이전에, 상기 적층체의 상하부에 유전체 커버층을 더 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 더미전극막이 상기 제3 세라믹 시트의 단면을 통해 노출된 부분의 코너부를 경사지게 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 더미전극막을 형성하는 단계는, 상기 더미전극막이 상기 제3 세라믹 시트의 내측에 위치한 부분의 코너부를 경사지게 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 세라믹 소체의 상하부에 더미전극을 형성해 단차를 개선함으로써, 디라미네이션을 억제하거나 디라미네이션이 발생하더라도 더미전극에서 발생하도록 하여, 도금 및 구동환경에서 세라믹 소체의 코너 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부전극의 노출되는 면으로 침투하는 것을 최소화하고, 적층 세라믹 전자부품의 절연저항 열화 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 2의 적층 세라믹 커패시터에서 유전체층, 제1 내부전극, 제2 내부전극, 더미전극 및 상하 커버층을 나타낸 분해사시도이다.
도 4는 도 3의 결합된 구조를 나타낸 사시도이다.
도 5는 도 3의 제1 더미전극이 형성된 유전체층을 나타낸 사시도이다.
도 6은 도 4의 코너부에 대한 현미경 사진을 나타낸 사진이다.
도 7은 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터의 유전체층, 제1 내부전극, 제2 내부전극, 더미전극 및 상하 커버층을 나타낸 분해사시도이다.
도 8은 도 7의 결합된 구조를 나타낸 사시도이다.
도 9는 도 7의 제1 더미전극이 형성된 유전체층을 나타낸 사시도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 더미전극을 나타낸 사시도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 더미전극을 나타낸 사시도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 예에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 예에서는 설명의 편의를 위해 세라믹 소체의 외부전극이 형성된 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 설명하기로 한다..
도 1 내지 도 5를 참조하면, 본 실시 예에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층이 적층된 세라믹 소체(110)와, 세라믹 소체(110) 중 중간부에 위치한 유전체층(111) 상에 형성되며, 세라믹 소체(110)의 상하방향을 따라 세라믹 소체(110)의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부전극(131, 132)과, 세라믹 소체(110) 중 상하부에 위치한 유전체층(114, 115) 상에 형성되는 복수의 더미전극(133, 134)을 포함한다.
또한, 세라믹 소체(110)의 양 단면에는 제1 및 제2 내부전극(131, 132)의 노출된 부분과 각각 접속하여 전기적으로 연결되도록 제1 및 제2 외부전극(121, 122)이 형성된다.
이때, 더미전극(133, 134)은 제1 및 제2 외부전극(121, 122)이 세라믹 소체(110)를 덮는 길이보다 긴 길이를 갖도록 형성된다.
본 실시 예에서, 더미전극(133, 134)은 하나의 유전체층(111) 상에 서로 이격된 상태로 형성되며, 제1 및 제2 외부전극(121, 122)에 각각 접속되도록 세라믹 소체(110)의 양 단면 중 일 단면을 통해 번갈아 노출되는 제1 더미전극(133a, 134a) 및 제2 더미전극(133b, 134b)를 포함할 수 있다.
이러한 더미전극(133, 134)은 세라믹 소체(110)의 단차를 줄여 디라미네이션의 발생을 억제하거나, 디라미네이션이 발생하더라도 제1 및 제2 내부전극(131, 132)이 아닌 더미전극(133, 134)에 발생하도록 하여 제품의 신뢰성을 향상시킬 수 있다.
이때, 더미전극(133, 134)은 제1 및 제2 내부전극(131, 132)와의 단차 발생을 최소화하기 위해 최대한 크게 형성하는 것이 바람직한데, 그 폭은 유전체층(114, 115)의 폭에 대하여 적어도 50 % 이상의 폭을 갖도록 형성할 수 있다.
또한, 제1 더미전극(133a, 134a) 및 제2 더미전극(133b, 134b)의 길이는 각각 세라믹 소체(110) 길이(a)의 1/2 보다 작은 길이를 갖도록 형성될 수 있다.
따라서, 본 실시 예의 경우, 제1 더미전극(133a, 134a)과 제2 더미전극(133b, 134b) 사이에는 전체 세라믹 소체 길이(a)의 0.5 ~ 1.5 %로 설정된 이격된 간격(b)이 존재하며, 이 이격된 간격(b)은 전극 형성시 인쇄의 번짐 등을 방지하기 위한 용도로 활용될 수 있다.
또한, 본 실시 예에서는, 제1 더미전극(133a, 134a) 및 제2 더미전극(133b, 134b)을 서로 동일한 길이로 형성하여 좌우 대칭 구조로 구성하였으나, 본 발명이 이에 한정되는 것은 아니다.
즉, 더미전극(133, 134)은 필요시 제1 더미전극(133a, 134a) 및 제2 더미전극(133b, 134b)의 길이를 서로 달리하여 비대칭 구조로 구성하는 등 다양하게 변경할 수 있다.
또한, 더미전극(133, 134)은 너무 많은 수를 세라믹 소체(110)의 상하에 적층하게 되면 칩의 크기가 지나치게 커지는 문제점이 있다.
따라서, 더미전극(133, 134)를 갖는 유전체층(114, 115)은 단차 발생을 억제할 수 있는 범위 내에서, 예컨대 제1 및 제2 내부전극(131, 132)이 형성된 유전체층(111)의 두께 대비 10 내지 20 % 정도의 두께로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 더미전극(133, 134)을 갖는 유전체층(114, 115)은 상하 적층되는 수를 동일하게 할 수 있으나, 본 발명은 이에 한정되지 않으며, 필요시 더미전극(133, 134)를 갖는 유전체층(114, 115)의 상하 적층되는 수를 상이하게 구성할 수 있다.
또한, 세라믹 소체(110)의 최외곽면, 즉 도면상으로 상하 면에는 유전체 커버층(112, 113)을 형성할 수 있다.
이때, 유전체 커버층(112)은 필요시 2 개 이상을 상하 방향으로 적층하여 형성할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111, 114, 115)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 따라 임의로 변경할 수 있다.
본 실시 형태에서 유전체층(111)의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부전극(131, 132) 및 더미전극(133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부전극(131, 132) 및 더미전극(133, 134)은 유전체층(111, 114, 115)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄방법을 통하여 도전성 페이스트로 내부전극막을 인쇄하고, 이 내부전극막이 인쇄된 세라믹 그린시트를 번갈아 가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.
이때, 제1 및 제2 내부전극(131, 132)이 중첩되는 영역에 의하여 정전용량을 형성하게 된다.
또한, 제1 및 제2 내부전극(131, 132)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 구성된 본 실시 예의 적층 세라믹 커패시터(100)의 작용에 대해 설명한다.
유전체층(111)은 제1 및 제2 내부전극(131, 132)과의 사이에 소정의 마진부를 갖는다.
이러한 마진부는 각각의 유전체층(111)을 적층하여 세라믹 소체(110)를 형성한 후 제1 및 제2 내부전극(131, 132)으로 이물질이 침투하는 것을 방지하는 역할을 하며, 제1 및 제2 내부전극(131, 132)을 외부 충격으로부터 보호하여 전기적인 단락을 방지하는 역할 등을 할 수 있다.
이때, 제1 및 제2 내부전극(131, 132)과 마진부 사이의 단차에 의해 인쇄시트를 적층한 후 압착하게 되면 세라믹 소체(100)의 코너 부분에서 다리미네이션이 발생하여 이 부분을 통해 습기, 이온 및 도전성 이물질이 제1 및 제2 내부전극(131, 132)의 노출된 부분으로 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.
이때, 모든 유전체층(111)에 제1 및 제2 내부전극(131, 132)을 형성하면 마진부의 폭이 커져서 이러한 문제는 개선될 수 있다.
그러나, 세라믹 소체(110)의 코너 부분에 대한 단차 영향성이 커지고 압착 단계에서 단차부로의 물질 이동이 부족해져 마진부의 밀도가 저하되어 크랙이 발생할 수 있다.
또한, 비어있는 단차부를 메워주기 위해 내부전극이 늘어나면서 내부전극의 끊김이 심화되어 신뢰성이 저하될 수 있다.
그러나, 본 실시 예의 적층 세라믹 커패시터(100)는 세라믹 소체(110) 중 상하부에 위치한 유전체층(114, 115) 상에 형성된 전극은 더미전극(133, 134)으로 형성하여, 세라믹 소체(110)의 코너 부분에 마진부를 갖도록 하게 함으로써, 실제 전기적 접속 역할을 하는 제1 및 제2 내부전극(131, 132)은 이물질의 주된 침투 경로가 되는 이러한 코너 부분으로부터 일정 간격 이격된 위치에 형성되도록 하고 디라미네이션이 발생하더라도 더미전극(133, 134)에 발생하도록 하여 이물질이 제1 및 제2 내부전극으로 침투하는 것을 방지함으로써, 제품의 신뢰성을 향상시킬 수 있다.
따라서, 이러한 구조에 의해 전극의 연결성을 유지하면서 마진이 좁고 커버가 얇은 초고용량 기종에 외부전극 도포두께가 얇은 코너 부분으로의 전도성 이물질의 침투 확률을 낮춰주어 신뢰성을 향상시킬 수 있다.
도 7 내지 도 11은 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터를 나타낸 것이다.
여기서, 세라믹 소체(110')의 양 단면에 제1 및 제2 외부전극의 형성되는 구조는 앞서 설명한 일 실시 예와 동일하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 세라믹 소체(110')를 이루는 구성요소들만을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 7 내지 도 9를 참조하면, 세라믹 소체(110')는 복수의 유전체층(111, 114, 115)이 상하방향을 따라 적층되어 형성된다.
이 중 중간부에 위치한 유전체층(111) 상에 제1 및 제2 내부전극(131, 132)이 세라믹 소체(110')의 양 단면을 통해 번갈아 노출되도록 형성되며, 상하부에 위치한 유전체층(114, 115) 상에 제1 및 제2 더미전극(135, 136)이 각각 형성될 수 있다.
이때, 제1 및 제2 더미전극(135, 136)은 세라믹 소체(110')의 상하방향을 따라 최외곽 면에 형성된 내부전극의 노출된 단면과 동일한 단면을 통해서만 노출되도록 형성된다.
예컨대, 본 실시 예에서는 세라믹 소체(110')의 상부 유전체층(114) 상에 형성된 제1 더미전극(135)은 세라믹 소체(110')의 최상 면에 형성된 제1 내부전극(131)이 노출된 좌측 단면을 통해서만 노출되도록 형성되고, 세라믹 소체(110')의 하부 유전체층(115) 상에 형성된 제2 더미전극(136)은 세라믹 소체(110')의 최하 면에 형성된 제2 내부전극(132)이 노출된 우측 단면을 통해서만 노출되도록 형성된다.
따라서, 적층된 복수의 유전체층(111, 114, 115)을 압착하여 적층체를 형성할 때, 세라믹 소체(110')의 상하부 양단에서 내부전극과 마진부의 단차에 의해 디라미네이션이 발생하는 것을 억제하거나 디라미네이션이 발생하더라도 제1 및 제2 내부전극(131, 132)과 동일한 유전체층의 단면을 향해 노출되도록 형성된 제1 및 제2 더미전극(135, 136)에만 발생하도록 함으로써, 습기, 이온 및 도전성 이물질이 제1 및 제2 내부전극(131, 132)으로 침투하는 것을 방지하여 신뢰성의 저하를 방지할 수 있다.
도 10 및 도 11은 본 발명의 다른 실시 예에 따른 제1 및 제2 더미전극의 다양한 형태를 나타낸 것이다.
제1 더미전극과 제2 더미전극은 세라믹 소체의 중앙을 기준으로 서로 대칭되는 형태로서, 하기에서는 제2 더미전극에 대한 설명은 중복을 피하기 위하여 생략하며, 제1 더미전극에 대해서만 구체적으로 설명하기로 한다.
도 10을 참조하면, 제1 더미전극(137)은 유전체층(114)의 일 단면을 통해 노출되는 부분이 내부에 위치한 부분 보다 작은 폭이 되도록 형성할 수 있으며, 이를 위해 제1 더미전극(137)의 좌측 코너부(137a)는 유전체층(114)의 일 단면을 향해 폭이 좁아지는 테이퍼진 형상으로 구성할 수 있다.
도 11을 참조하면, 제1 더미전극(138)은 유전체층(114)의 내측에 위치한 부분의 코너부가 경사진 형태가 되도록 형성할 수 있으며, 이를 위해 제1 더미전극(138)의 우측 코너부(138a)는 유전체층(114)의 내측을 향해 폭이 좁아지는 테이퍼진 형상으로 구성할 수 있다.
이하, 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
복수의 세라믹 그린시트를 준비한다.
세라믹 그린시트는 세라믹 소체(110)의 유전체층(111, 114, 115)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작하여 마련할 수 있다.
다음으로, 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 내부전극막, 제2 내부전극막 및 더미전극막을 각각 형성한다.
상기 제1 및 제2 내부전극막은 세라믹 그린시트의 가장자리부를 따라 마진부가 형성되도록 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 제1 내부전극막은 제1 세라믹 시트 상에 제1 세라믹 시트의 일 단면을 통해 노출되도록 형성하며, 상기 제2 내부전극막은 제1 내부전극막과 반대 방향으로 제2 세라믹 시트 상에 제2 세라믹 시트의 타 단면을 통해 노출되도록 형성할 수 있다.
상기 더미전극막은 제3 세라믹 시트 상에 서로 이격된 상태로 양 단면을 통해 각각 노출되는 제1 및 제2 더미전극막이 서로 이격된 상태가 되도록 형성할 수 있다.
이때, 상기 제1 및 제2 더미전극막은 각각 제3 세라믹 시트 길이의 1/2 이하의 길이로 형성하여, 바람직하게 서로 이격된 간격은 제3 세라믹 시트 길이의 0.5 ~ 1.5 %가 되도록 할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 더미전극막은 제3 세라믹 시트의 중앙을 기준으로 서로 대칭형이 되게 동일한 길이로 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 필요시 상기 제1 및 제2 더미전극막은 서로 상이한 길이로 형성할 수 있다.
상기 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
또한, 상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 금속 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 상기 제3 세라믹 시트를 복수 개 적층하고, 그 위에 상기 제1 세라믹 시트와 상기 제2 세라믹 시트를 번갈아 복수 개 적층하고, 그 위에 상기 제3 세라믹 시트를 복수 개 적층한 후, 적층 방향으로부터 가압하여 적층된 상기 복수의 제1 내지 제3 세라믹 시트와 상기 복수의 제1 내지 제3 세라믹 그린시트 상에 형성된 제1 및 제2 내부전극막과 더미전극막을 상하방향으로 압착시켜 적층체를 구성한다.
이때, 적층체의 상하면에 적어도 하나의 유전체 커버층(112, 113)을 더 적층할 수 있다.
이 유전체 커버층(112, 113))은 상기 제1 내지 제3 세라믹 시트와 동일한 조성의 세라믹 시트로 이루어질 수 있으며, 전극막을 포함하지 않는다는 점에서 차이가 있다.
다음으로, 상기 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화하고, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양 단면에 제1 및 제2 내부전극막의 노출된 부분을 덮어 전기적으로 각각 연결될 수 있도록 제1 및 제2 외부전극(121, 122)을 형성한다.
이때, 제1 및 제2 외부전극(121, 122)은 그 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
한편, 본 발명의 더미전극막은 다른 실시 예로서 세라믹 시트들 을 압착하여 적층체를 형성할 때, 적층체의 최외곽면에 형성된 내부전극막과 동일한 방향으로만 노출되도록 적층체의 상하부에 제1 또는 제2 더미전극막 중 한 종류만을 각각 형성하여 구성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111, 114, 115 ; 유전체층 112, 113 ; 유전체 커버층
121 , 122 ; 제1 및 제2 외부전극 131, 132 ; 제1 및 제2 내부전극
133, 134, 135, 136, 137, 138 ; 더미전극

Claims (20)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 상하방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부전극;
    상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 각각 형성된 복수의 더미전극; 및
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며,
    상기 더미전극의 길이는 상기 제1 및 제2 외부전극이 상기 세라믹 소체를 덮는 길이보다 길게 형성된 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 더미전극은 하나의 유전체층 상에 서로 이격된 상태로 형성되며, 상기 제1 및 제2 외부전극에 각각 접속되는 제1 및 제2 더미전극으로 이루어진 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 더미전극의 길이는 각각 상기 세라믹 소체 길이의 1/2 보다 작은 길이로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 제2항에 있어서,
    상기 제1 및 제2 더미전극은 서로 동일한 길이로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제2항에 있어서,
    상기 제1 및 제2 더미전극은 서로 상이한 길이로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제2항에 있어서,
    상기 제1 및 제2 더미전극의 서로 이격된 간격은 상기 세라믹 소체의 길이의 0.5 ~ 1.5 %인 것을 특징으로 하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 더미전극은, 상기 제1 및 제2 외부전극 중 하나에 접속되는 제1 더미전극; 및 상기 제1 및 제2 외부전극 중 상기 제1 더미전극이 접속된 것과 다른 외부전극에 접속되는 제2 더미전극; 을 포함하며,
    상기 제 1 및 제2 더미전극은 상기 세라믹 소체의 최외곽 면에 형성된 내부전극과 동일한 방향으로 노출된 더미전극이 상기 세라믹 소체의 상하부에 각각 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 세라믹 소체의 상하부에 형성된 유전체 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 더미전극은 상기 세라믹 소체의 단면을 통해 노출된 부분의 코너부가 경사지게 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 더미전극은 상기 세라믹 소체의 내측에 위치한 부분의 코너부가 경사지게 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  11. 복수의 제1 세라믹 시트 상에 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 제1 내부전극막을 각각 형성하는 단계;
    복수의 제2 세라믹 시트 상에 상기 제2 세라믹 시트의 타 단면을 통해 노출되도록 제2 내부전극막을 각각 형성하는 단계;
    복수의 제3 세라믹 시트 상에 복수의 더미전극막을 형성하는 단계;
    상기 제3 세라믹 시트를 복수 개 적층하고, 그 위에 상기 제1 세라믹 시트와 상기 제2 세라믹 시트를 번갈아 복수 개 적층하고, 그 위에 상기 제3 세라믹 시트를 다시 복수 개 적층하여 적층체를 형성하는 단계;
    상기 적층체를 소성하는 단계; 및
    상기 적층체의 양 단면에 상기 제1 및 제2 내부전극막의 노출된 부분을 덮도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며,
    상기 더미전극막의 길이는 상기 제1 및 제2 외부전극이 상기 적층체를 덮는 길이보다 길게 형성하는 적층 세라믹 전자부품 제조방법.
  12. 제11항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 하나의 제3 세라믹 시트 상에 서로 이격된 상태로 양 단면을 통해 각각 노출되도록 제1 및 제2 더미전극막을 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  13. 제12항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 제1 및 제2 더미전극막의 길이를 각각 상기 제3 세라믹 시트의 길이의 1/2 보다 작은 길이로 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  14. 제12항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 제1 및 제2 더미전극막을 상기 제3 세라믹 시트의 중앙을 기준으로 서로 대칭형이 되도록 동일한 길이로 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  15. 제12항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 제1 및 제2 더미전극막을 상기 제3 세라믹 시트 상에 서로 상이한 길이가 되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  16. 제12항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 제1 및 제2 더미전극막의 서로 이격된 간격이 상기 제3 세라믹 시트의 길이의 0.5 ~ 1.5 %가 되도록 하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  17. 제11항에 있어서,
    상기 더미전극막은, 상기 제1 및 제2 외부전극 중 하나에 접속되는 제1 더미전극막; 및 상기 제1 및 제2 외부전극 중 상기 제1 더미전극이 접속된 것과 다른 외부전극에 접속되는 제2 더미전극막; 을 포함하며,
    상기 제 1 및 제2 더미전극막은 상기 세라믹 소체의 최외곽 면에 형성된 내부전극과 동일한 방향으로 노출된 더미전극막을 상기 세라믹 소체의 상하부에 각각 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  18. 제11항에 있어서,
    상기 적층체를 소성하는 단계 이전에,
    상기 적층체의 상하부에 유전체 커버층을 더 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  19. 제11항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 더미전극막이 상기 제3 세라믹 시트의 단면을 통해 노출된 부분의 코너부를 경사지게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  20. 제11항에 있어서,
    상기 더미전극막을 형성하는 단계는,
    상기 더미전극막이 상기 제3 세라믹 시트의 내측에 위치한 부분의 코너부를 경사지게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
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