KR20140050210A - 적층 세라믹 전자 부품 - Google Patents

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KR20140050210A
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김종한
최재열
김응수
이승호
이종호
김두영
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극의 적어도 일면을 통해 인출되도록 각각 상기 제1 및 제2 내부 전극 상에 형성되며, 탈바인더 경로가 되는 적어도 하나의 제1 및 제2 슬릿부; 를 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층 적층시 서로 겹치는 면적이 상기 유전체층의 전체 면적에 대하여 80 내지 98 %인 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자 부품에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근에는 전자 제품이 소형화 됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 제품의 초고용량화를 위해 많은 수의 유전체층을 적층한 구조의 적층 세라믹 커패시터가 제조되고 있다.
이렇게 적층 세라믹 커패시터가 고용량화 되면 세라믹 소체를 형성하는 유전체층과 상기 유전체층 상에 인쇄된 내부 전극에 함유된 유전체 및 금속 분말의 미립화가 심화될 수 있다.
위와 같이 상기 유전체층과 상기 내부 전극에 함유된 유전체 및 금속 분말의 미립화가 심화되면 기존의 내부 전극을 세라믹 소체의 양 단면으로 노출시키는 2 면 전극 노출 설계로는 가소 및 소성 공정에서 탈바인더가 용이하게 이루어지지 않는 문제점이 있다.
만약 가소 및 소성 공정에서 탈바인더가 제대로 이루어지지 않고 세라믹 소체 내부에 잔류 가스가 쌓이게 되면 이러한 잔류 가스에 의해 세라믹 소체에 크랙이 발생될 수 있다.
또한, 상기 유전체층 및 상기 내부 전극은 분산제, 수지 및 첨가제 등의 다량의 유기물을 함유하고 있는데, 이러한 각종 유기물의 함량이 증가될수록 탈바인더의 수행이 더 어려워져 세라믹 소체 내부에 많은 잔탄이 발생될 수 있다.
이러한 잔탄 제거의 문제는 최근에 고용량화를 위해 많은 수의 유전체층을 적층한 구조의 적층 세라믹 커패시터에 있어서 더 심화되는 실정이다.
하기 선행기술문헌 1은 좁은 폭의 선단부를 갖는 내부 전극을 개시하고 있으며, 상기 내부 전극 상에 탈바인더의 경로가 형성되는 구조는 개시하지 않는다.
일본특허공개공보 제2000-311830호
당 기술 분야에서는, 2 면 전극 노출 설계를 갖는 적층 세라믹 전자 부품을 제조함에 있어서, 내부 전극 상에 잔탄 제거가 용이한 탈바인더 경로를 형성하여 가소 및 소성 공정에서 탈바인더 작업이 용이하게 이루어져 적층 세라믹 전자 부품의 신뢰성을 향상시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극의 적어도 일면을 통해 인출되도록 각각 상기 제1 및 제2 내부 전극 상에 형성되며, 탈바인더 경로가 되는 적어도 하나의 제1 및 제2 슬릿부; 를 포함하며, 상기 제1 및 제2 내부 전극은, 상기 유전체층 적층시 서로 겹치는 면적이 상기 유전체층의 전체 면적에 대하여 80 내지 98 %인 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 각각의 제1 및 제2 슬릿부는, 상기 제1 및 제2 내부 전극의 폭 방향을 따라 이격되게 형성된 복수의 제1 슬릿을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 각각의 제1 및 제2 슬릿부는, 상기 제1 및 제2 내부 전극의 길이 방향으로 형성된 제1 슬릿과, 상기 제1 슬릿에서 상기 제1 및 제2 내부 전극의 폭 방향으로 연장되는 적어도 하나의 제2 슬릿을 포함할 수 있다.
이때, 상기 제2 슬릿은 상기 제1 슬릿에 대해 수직으로 형성되거나, 또는 경사지게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제2 슬릿은 상기 유전체층 적층시 상기 제1 및 제2 내부 전극이 서로 겹치지 않는 부분에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 슬릿부의 폭은 20 내지 100 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 슬릿부의 상기 제1 및 제2 내부 전극의 일면을 통해 노출되는 부분은 확장되도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 내부 전극에 잔탄 제거가 용이한 탈바인더 경로로서 슬릿부를 형성하여, 상기 슬릿부를 통해 상기 유전체층과 상기 내부 전극에 함유된 잔류 유기물이 열분해 후 용이하게 배출되도록 함으로써, 가소 및 소성 공정에서 균일한 탈바인더가 이루어지도록 하여 고 신뢰성의 부품을 제조할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 B-B'선 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 제1 및 제2 내부 전극이 서로 분리되기 이전에 유전체층에 같이 형성된 구조를 나타낸 평면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 유전체층과 제1 내부 전극을 나타낸 평면도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 유전체층과 제2 내부 전극을 나타낸 평면도이다.
도 7 내지 도 14는 본 발명의 여러 가지 실시 형태에 따른 탈바인더 경로로서의 슬릿부의 형상을 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명은 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 소체의 제1 및 제2 외부 전극이 형성되는 면을 좌우 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
도 1 내지 도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성되며 유전체층(111)의 적층 방향을 따라 세라믹 소체(110)의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
이때, 제1 및 제2 내부 전극(121, 122) 상에는 제1 및 제2 내부 전극(121, 122)과 유전체층(111)의 잔류 유기물을 배출할 수 있도록 탈바인더 경로로 활용되는 제1 및 제2 슬릿부가 형성된다.상기 제1 및 제2 슬릿부는 제1 및 제2 내부 전극(121, 122)의 길이 방향으로 형성된 제1 슬릿(141, 142)을 포함하여 필요시 제1 슬릿(141, 142)에서 제1 및 제2 내부 전극(121, 122)의 폭 방향으로 연장되는 제2 슬릿을 더 포함하는 등, 다양한 형태로 변경될 수 있다.
상기 제1 및 제2 슬릿부의 여러 가지 형태에 대해서는 아래 본 발명의 다른 실시 형태 등에서 도면을 참조하여 보다 구체적으로 설명하기로 한다.
그리고, 세라믹 소체(110)의 양 단면에는 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속하여 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 니켈(Ni) 및 주석(Sn)을 순차적으로 도금 처리하여 니켈 도금층(133, 134) 및 주석 도금층(135, 136)을 더 형성할 수 있다.
또한, 세라믹 소체(110)의 최외곽면, 즉 도면 상으로 세라믹 소체(110)의 상하 면에는 내부 전극을 포함하지 않는 상하 유전체 커버층(112, 113)을 더 형성할 수 있다.
이때, 상하 유전체 커버층(112, 113)은 단일 유전체층으로 형성하거나 또는 필요시 내부 전극을 포함하지 않는 2 개 이상의 유전체층(111)의 적층 방향을 따라 적층하여 형성할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성할 수 있다. 이때, 세라믹 소체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한이 없으며, 일반적으로 직방체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한이 없으며, 예를 들어 0.6 mm × 0.3 mm의 크기로 구성하여 1.0 ㎌ 이상의 고 용량을 갖는 적층 세라믹 커패시터(1)를 구성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 부분으로, 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 고 유전률의 세라믹 재료, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 및 바인더 등을 포함할 수 있다.
상기 티탄산바륨(BaTiO3)계 세라믹 분말은 티탄산바륨(BaTiO3)에 칼슘(Ca) 또는 지르코늄(Zr) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 ?등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 세라믹 분말의 평균 입경은 바람직하게 0.8 ㎛ 이하가 되도록 구성할 수 있으며, 더 바람직하게는 0.05 내지 0.50 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 유전체층(111)에는 필요시 상기 세라믹 분말과 함께, 예를 들어 전이 금속 산화물이나 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등의 다양한 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
또한, 소결 온도를 낮추기 위하여 글라스(Glass) 성분의 소결 조제를 더 포함할 수 있다.
상기 글라스 성분의 소결 조제는 특정 성분으로 제한되는 것은 아니며, 예컨대 붕소(B), 바륨(Ba), 칼슘(Ca), 알루미늄(Al) 또는 리튬(Li) 등의 원소를 함유하는 이산화규소계 글라스 성분일 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의해 하나의 유전체층(111)을 사이에 두고 세라믹 소체(110)의 내부에 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 형성할 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
이때, 도 4에 도시된 바와 같이, 유전체층(111) 상에 4 면의 가장자리가 마진부를 갖도록 내부 전극막을 형성하고, 상기 내부 전극막의 중간 부분을 폭 방향의 절단선(CL)을 따라 절단하면 유전체층(111)의 양 단면을 통해 교대로 노출되는 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)을 제작할 수 있다.
이렇게 제1 및 제2 내부 전극(121, 122)이 형성된 각각의 유전체층을 유전체층(111)의 적층 방향에 따라 서로 대향되도록 적층하면, 세라믹 소체(110)의 일 단면을 통해 교대로 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 일단은 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상하로 인접한 제1 및 제2 내부 전극(121, 122)의 서로 겹치는 면적(L2)은 유전체층(111)의 전체 면적(L1)에 대하여 80 내지 98 %가 바람직하다. 만약, 제1 및 제2 내부 전극(121, 122)의 서로 겹치는 면적(L2)이 유전체층(111)의 전체 면적(L1)에 대하여 80 % 미만인 경우에는 적층 세라믹 커패시터(100)의 용량이 저하될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 서로 겹치는 면적(L2)이 유전체층(111)의 전체 면적(L1)에 대하여 98 %를 초과하는 경우에는 제1 슬릿(141, 142)의 면적 또한 상대적으로 너무 작아져 제1 슬릿(141, 142)이 형성되는 과정에서 인쇄 번짐 등으로 인해 막히면서 제1 슬릿(141, 142)이 잔탄 제거 경로로서의 역할을 제대로 수행하지 못할 수 있다.
본 실시 형태에서, 제1 슬릿(141, 142)은 제1 및 제2 내부 전극(121, 122)의 길이 방향을 따라 양측 선단부가 제1 및 제2 내부 전극(121, 122)의 단면을 통해 인출되도록 형성될 수 있다.
일 예로, 도 4에 도시된 바와 같이, 유전체층(111) 상에 4 면의 가장자리가 마진부를 갖도록 내부 전극막을 형성하고, 상기 내부 전극막의 중앙부에 제1 슬릿을 형성한 후, 상기 내부 전극막의 중간 부분을 폭 방향의 절단선(CL)을 따라 절단하면 유전체층(111)의 양 단면을 통해 교대로 노출되는 제1 및 제2 내부 전극(121, 122) 및 이 제1 및 제2 내부 전극(121, 122)와 동일한 면을 통해 노출되는 제1 슬릿(141, 142)를 갖는 유전체층(111)을 제작할 수 있다.
따라서, 제1 슬릿(141, 142)이 적층체의 가소 및 소성 공정에서 잔탄 제거 경로를 확보하여 적층체 내부에 발생하는 잔탄을 용이하게 제거함으로써, 적층체를 소성할 때 칩 내부에 가스가 쌓이지 않고 이 제1 슬릿(141, 142)을 따라 배출되면서 적층체가 전체적으로 균일한 소성이 이루어질 수 있는 것이다.
이러한 제1 슬릿(141, 142)의 폭(T)은 20 내지 100 ㎛이 될 수 있다.
만약 제1 슬릿(141, 142)의 폭(T)이 20 ㎛ 미만인 경우에는 제1 및 제2 내부 전극(141, 142)을 형성하기 위한 스크린 인쇄시 제1 슬릿(141, 142)에 도전성 페이스트가 번지면서 채워져 제1 슬릿(141, 142)에 부분적으로 연결되지 않고 끊기는 부분이 발생할 수 있다.
또한, 제1 슬릿(141, 142)의 두께가 100 ㎛를 초과하는 경우에는 상하로 인접한 제1 및 제2 내부 전극(121, 122)의 겹침 면적 또한 비례하여 줄어들게 되므로 결과적으로 적층 세라믹 커패시터(100)의의 정전 용량이 저하될 수 있다.
도 7 내지 도 14는 본 발명의 여러 가지 다른 실시 형태에 따른 탈바인더 경로를 갖는 제2 내부 전극과 유전체층을 각각 나타낸 것이다.
여기서, 유전체층(111)과 제2 내부 전극(122)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 탈바인더 경로로서의 슬릿부의 변경된 구조에 대해서만 구체적으로 설명하기로 한다.
또한, 제1 내부 전극(122)에 대한 슬릿부의 구조는 제2 내부 전극(122)에 대한 슬릿부의 구조와 대칭의 구조를 가지게 되므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
도 7을 참조하면, 제2 내부 전극(122)의 길이 방향으로 제2 내부 전극(122)의 양 단면을 통해 노출되도록 제1 슬릿(142)이 형성되고, 제1 슬릿(142)의 일측 부분에 제1 슬릿(142)에서 상하로 각각 연장되어 제2 슬릿(142a)이 형성될 수 있다.
이때, 도 7은 제2 슬릿(142a)이 상하로 인접한 제1 및 제2 내부 전극(121, 122)의 서로 겹치는 영역에 위치하는 것으로 도시하고 있지만, 제2 슬릿(142a)은 필요시 상하로 인접한 제1 및 제2 내부 전극(121, 122)이 서로 겹치는 영역을 벗어난 부분, 즉 적층 세라믹 커패시터(100)의 정전 용량의 형성에 기여하지 않는 부분에 형성할 수 있으며, 이 경우 적층 세라믹 커패시터(100)의 정전 용량을 저하시키지 않으면서 탈바인더를 촉진시켜 분해된 가스를 세라믹 소체(110)의 외부로 용이하게 배출시킬 수 있다.
도 8을 참조하면, 제1 슬릿(142)의 제2 내부 전극(122)의 일 단면을 통해 인출되는 부분에 제1 슬릿(142)의 다른 부분에 비해 큰 폭을 갖는 확장홈(142b)이 형성될 수 있다.
이때, 도 8은 확장홈(142b)이 "＜" 또는 "＞" 형태의 삼각형 형상으로 형성된 것으로 도시하고 있으나, 이러한 확장홈은 필요시 사각 형상이나 "（" 또는 "）"와 같은 완곡한 형상 등으로 변경될 수 있으며, 본 발명이 확장홈의 형상을 한정하는 것은 아니다.
도 9 및 도 10을 참조하면, 제1 슬릿(142')의 양 단부는 앞서 설명한 실시 형태와 달리 제2 내부 전극(122)의 양 단면을 통해 인출되지 않고, 제2 내부 전극(122)의 유전체층(111)을 통해 노출되는 일 단면을 통해서만 인출될 수 있다.
이때, 제1 슬릿(142')은 도 8에 도시된 바와 같이 1 개를 제2 내부 전극(122)의 폭 방향에 대해 중앙에 형성하거나, 또는 도 9에 도시된 바와 같이 2 개의 제1 슬릿(142')를 제2 내부 전극(122)의 폭 방향을 따라 일정 간격을 두고 이격하여 평행이 되도록 형성하는 등, 본 발명이 제1 슬릿(142')의 개수 및 위치를 한정하는 것은 아니다.
도 11을 참조하면, 제1 슬릿(142')의 일 단부가 제2 내부 전극(122)의 일 단면을 통해 노출되도록 형성되고, 제1 슬릿(142')의 노출되지 않는 타 단부에 제2 내부 전극(122)의 폭 방향으로 연장되는 제2 슬릿(142a')이 형성될 수 있다.
또한, 제2 슬릿(142a')은 도면상으로 볼 때 아래쪽이나 위쪽으로 복수 개를 더 형성할 수 있으며, 필요시 도 12에 도시된 바와 같이 상하 대칭 구조를 갖도록 형성하거나, 도 13에 도시된 바와 같이, 제1 슬릿(142')의 중앙 부분에 상하 대칭 구조를 갖는 제2 슬릿(142a')를 추가로 형성하는 등, 본 발명이 제2 슬릿의 개수 및 형상을 한정하는 것은 아니다.
또한, 도 11 내지 도 13에 도시된 실시 형태에서는 제2 슬릿(142a')이 제1 슬릿(142')에 대해 수직으로 연장되어 형성되어 있으나, 본 발명은 도 14에 도시된 바와 같이, 제2 슬릿(142a")을 필요시 제1 슬릿(142')에 대해 경사진 각도로 형성하는 것도 가능하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 112 ; 상부 유전체 커버층
113 ; 하부 유전체 커버층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 133, 134 ; 니켈 도금층
135, 136 ; 주석 도금층 141, 142, 142' ; 제1 슬릿
142a, 142a', 142a" ; 제2 슬릿
142b ; 확장홈

Claims (9)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 유전체층의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극의 적어도 일면을 통해 인출되도록 각각 상기 제1 및 제2 내부 전극 상에 형성되며, 탈바인더 경로가 되는 적어도 하나의 제1 및 제2 슬릿부; 를 포함하며,
    상기 제1 및 제2 내부 전극은, 상기 유전체층 적층시 서로 겹치는 면적이 상기 유전체층의 전체 면적에 대하여 80 내지 98 %인 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 각각의 제1 및 제2 슬릿부는, 상기 제1 및 제2 내부 전극의 폭 방향을 따라 이격되게 형성된 복수의 제1 슬릿을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 각각의 제1 및 제2 슬릿부는, 상기 제1 및 제2 내부 전극의 길이 방향으로 형성된 제1 슬릿과, 상기 제1 슬릿에서 상기 제1 및 제2 내부 전극의 폭 방향으로 연장되는 적어도 하나의 제2 슬릿을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 제2 슬릿은 상기 제1 슬릿에 대해 수직으로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제3항에 있어서,
    상기 제2 슬릿은 상기 제1 슬릿에 대해 경사지게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제3항에 있어서,
    상기 제2 슬릿은 상기 유전체층 적층시 상기 제1 및 제2 내부 전극이 서로 겹치지 않는 부분에 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 슬릿부의 폭은 20 내지 100 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 슬릿부의 상기 제1 및 제2 내부 전극의 일면을 통해 노출되는 부분이 확장되도록 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극의 노출된 부분과 전기적으로 연결된 제1 및 제2 외부 전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
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JP2020061433A (ja) * 2018-10-09 2020-04-16 太陽誘電株式会社 セラミック電子部品及びその製造方法
KR20220072410A (ko) 2020-11-25 2022-06-02 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

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