KR20140012322A - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

적층 세라믹 전자 부품 및 그 제조 방법 Download PDF

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곽준환
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극층; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 전기적으로 연결되고, 도전성 페이스트로 이루어진 제1 및 제2 접착층; 및 상기 제1 및 제2 접착층의 표면에 형성되며, 유리 프리(glass free)의 도전성 페이스트로 이루어진 제1 및 제2 외부 전극층; 포함하는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 영상 기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자 기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자 기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
이러한 적층 세라믹 커패시터는 세라믹 유전체층과 내부 전극층을 교대로 겹친 적층체를 형성하고, 이 적층체를 소성한 후 그 양 단면에 외부 전극을 설치하여 구성될 수 있다.
종래의 외부 전극을 형성하는 방법은, 도전성 분말로 구리 등의 금속 분말을 사용하여, 이 도전성 분말에 유리 프리트(frit) 및 베이스 수지와 유기 용제에서 제작되는 유기 비이클(vehicle) 등을 혼합하여 도전성 페이스트를 제작하고, 세라믹 소체의 양 단면에 이 외부 전극 페이스트를 도포한 후, 외부 전극 페이스트가 도포된 세라믹 소체를 소성하여, 외부 전극 페이스트 내의 금속 분말을 소결시키는 것으로 형성할 수 있다.
이후, PCB 등에 실장하기 위해 외부 전극의 표면에 Ni/Sn 솔더층을 도금 공법으로 형성할 수 있다.
상기 도전성 페이스트에서 유리 프리트의 역할은 구리 분말의 소결을 촉진시키는 역할 뿐만 아니라 세라믹 소체와 외부 전극 간의 접착제로서의 역할을 하게 되며, 소결된 구리 분말이 채우지 못하는 빈 공간을 유리가 채워서 밀폐 실링(hermetic sealing)을 구현하기 위한 것이다.
그러나, PCB 등에 실장을 위한 2종 이상의 솔더층 형성시 유리는 구리에 비해 상대적으로 습윤성(wetting)이 낮아 형상이 불균일한 솔더층이 형성되는 현상의 원인이 되는 것이었다.
또한, 이러한 현상은 PCB 기반의 실장시 탈락 현상 및 크랙 등이 발생되어 이를 통해 도금액이 침투하는 등 신뢰성을 저하 시키거나 도금 시간이 늘어나는 원인이 되는 것이었다.
한편, 이러한 문제점을 해소하기 위해 외부 전극 표면의 유리 성분을 제거하거나 그 첨가량을 줄이게 되면, 세라믹 소체와 외부 전극 자체의 접착력이 상쇄되어 그 형상을 유지하지 못하거나 외부 전극과의 접착력이 저하되어 신뢰성에 문제가 발생할 수 있었다.
선행기술문헌 1 및 선행기술문헌 2는 적층 세라믹 커패시터에 관한 것이나, 선행기술문헌 1은 제1 및 제2 도전층이 유리 프리(glass free)라는 내용은 개시하지 않으며, 선행기술문헌 2는 제1 외부 전극이 유리를 포함하고 있어 상기 신뢰성 저하의 문제를 해소하기 어렵다.
한국공개특허공보 2011-0002431 한국공개특허공보 2010-0032341
당 기술 분야에서는, 적층 세라믹 전자 부품을 PCB 등에 솔더링시 크랙의 발생을 방지하여 신뢰성을 향상시킬 수 있으며, 외부 전극 형성시 도금 시간을 더 단축시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극층; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 전기적으로 연결되고, 도전성 페이스트로 이루어진 제1 및 제2 접착층; 및 상기 제1 및 제2 접착층의 표면에 형성되며, 유리 프리(glass free)의 도전성 페이스트로 이루어진 제1 및 제2 외부 전극층; 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접착층은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상이의 도전성 금속 및 유리를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층을 둘러싸도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접착층은 상기 세라믹 소체의 상하면 및 양 측면 중 일부를 둘러싸도록 형성되며, 상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층 보다 작은 길이를 가져 상기 제1 및 제2 접착층이 외부로 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층 상에 도금층이 더 형성될 수 있다.
본 발명의 다른 측면은, 세라믹 슬러리로 복수의 세라믹 그린 시트를 마련하는 단계; 상기 복수의 세라믹 그린 시트의 적어도 일면에 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부 전극 패턴이 형성된 상기 복수의 세라믹 그린 시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 칩 별로 절단하는 단계; 상기 절단된 적층체를 소성하여 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 양 단면에 상기 제1 및 제2 내부 전극 패턴의 노출된 부분을 덮도록 도전성 페이스트로 제1 및 제2 접착층을 형성하는 단계; 및 상기 제1 및 제2 접착층의 표면에 유리 프리의 도전성 페이스트로 제1 및 제2 외부 전극층을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층은 상기 세라믹 소체의 양 단면에서 국부적인 부분에 특정 형태의 유리 프리의 도전성 페이스트를 도포하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층을 형성하는 단계는, 다수의 기공으로 형성된 기구물에 상기 제1 및 제2 외부 전극층을 통과시켜 점 또는 면 형태의 상기 제1 및 제2 외부 전극층을 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접착층을 형성하는 단계에서, 상기 제1 및 제2 접착층은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상이의 도전성 금속 및 글라스를 포함하는 도전성 페이스트를 상기 세라믹 소체의 양 단면에 도포하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층이 상기 제1 및 제2 접착층을 둘러싸도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접착층을 형성하는 단계에서, 상기 제1 및 제2 접착층은 상기 세라믹 소체의 상하면 및 양 측면 중 일부를 둘러싸도록 형성되며, 상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층 보다 작은 길이를 가져 상기 제1 및 제2 접착층이 외부로 노출되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극층 상에 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 전자 부품의 외부 전극에 유리 성분이 없기 때문에 PCB 등에 솔더링시 크랙 발생 및 열화를 방지하여 신뢰성을 향상시킬 수 있다.
또한, 전처리 없이 용융 솔더링의 적용이 가능해져 외부 전극 형성시 도금 시간을 단축시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 A-A'선 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 예에서는 설명의 편의를 위해 세라믹 소체의 외부 전극이 형성되는 L 방향의 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 W 방향의 면을 양 측면으로 설정하고, 두께 T 방향의 면을 상하면으로 설정하여 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 세라믹 소체(110)의 적어도 일면에 형성되며 세라믹 소체(110)의 상하 적층 방향을 따라 세라믹 소체(110)의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부 전극층(121, 122)과, 세라믹 소체(110)의 양 단면에 형성되며 제1 및 제2 내부 전극층(121, 122)의 노출된 부분과 전기적으로 연결되는 제1 및 제2 접착층(131, 132)과, 제1 및 제2 접착층(131, 132)의 표면에 형성된 제1 및 제2 외부 전극층(133, 134)를 포함한다.
제1 및 제2 접착층(131, 132)은 전도성 페이스트로 이루어질 수 있으며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 유리 성분을 포함할 수 있다.
제1 및 제2 외부 전극층(133, 134)은 유리 프리(glass free)의 도전성 페이스트로 이루어지며, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속을 포함할 수 있다.
제1 및 제2 외부 전극층(133, 134)은 제1 및 제2 접착층(131, 132)을 둘러싸도록 형성될 수 있다.
또한, 제1 및 제2 외부 전극층(133, 134) 상에 Ni/Sn의 도금층을 더 형성할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 따라 임의로 변경할 수 있다.
본 실시 형태에서 유전체층(111)의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극층(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부 전극층(121, 122)은 유전체층(111)을 형성하는 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄방법을 통하여 도전성 페이스트로 내부 전극 패턴을 인쇄하고, 이 내부 전극 패턴이 인쇄된 세라믹 그린 시트를 번갈아 가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.
이때, 제1 및 제2 내부 전극층(121, 122)이 중첩되는 영역에 의하여 정전 용량을 형성하게 된다.
또한, 제1 및 제2 내부 전극층(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 것이다.
여기서, 세라믹 소체(110) 및 제1 및 제2 내부 전극층(121, 122)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 구체적인 설명은 생략하며, 제1 및 제2 접착층(131', 132')과 제1 및 제2 외부 전극층(133', 134')의 다른 실시 형태를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 3을 참조하면, 제1 및 제2 접착층(131, 132)은 세라믹 소체(110)의 상하면 및 양 측면 중 일부를 둘러싸도록 형성되며, 제1 및 제2 외부 전극층(133, 134)은 제1 및 제2 접착층(131, 132) 보다 작은 길이를 가져 제1 및 제2 접착층(131, 132)이 외부로 노출되도록 할 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조 방법을 설명한다.
복수의 세라믹 그린 시트를 준비한다.
세라믹 그린 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 세라믹 슬러리를 제조하고, 이 세라믹 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작하여 마련할 수 있다.
다음으로, 각각의 세라믹 그린 시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 내부 전극층(121) 및 제2 내부 전극층(122)을 각각 형성한다.
제1 및 제2 내부 전극(121, 122)은 상기 세라믹 그린 시트의 가장자리부를 따라 마진부가 형성되도록 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 제1 내부 전극(121)은 제1 세라믹 그린 시트 상에 상기 제1 세라믹 그린 시트의 일 단면을 통해 노출되도록 형성하며, 제2 내부 전극(122)은 제1 내부 전극(121)과 반대 방향으로 제2 세라믹 그린 시트 상에 제2 세라믹 그린 시트의 타 단면을 통해 노출되도록 형성할 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 금속 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 상기 제1 세라믹 그린 시트와 상기 제2 세라믹 그린 시트를 번갈아 복수 개 적층한 후, 적층 방향으로부터 가압하여 적층된 상기 복수의 제1 및 제2 세라믹 그린 시트와 상기 복수의 제1 및 제2 세라믹 그린 시트 상에 형성된 제1 및 제2 내부 전극(121, 122)을 상하 방향으로 압착시켜 적층체를 구성한다.
다음으로, 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화하고, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양 단면에 제1 및 제2 내부 전극층(121, 122)의 노출된 부분을 덮도록 도전성 페이스트로 제1 및 제2 접착층(131, 132)을 형성한다.
이때, 제1 및 제2 접착층(131, 132)을 형성하는 상기 도전성 페이스트는, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 유리 성분을 포함할 수 있으며, 이러한 도전성 페이스트를 세라믹 소체(110)의 양 단면에 도포하여 형성할 수 있다.
다음으로, 제1 및 제2 접착층(131, 132)의 표면에 유리 프리의 도전성 페이스트로 제1 및 제2 외부 전극층(133, 134)을 형성한다.
제1 및 제2 외부 전극층(133, 134)은 제1 및 제2 접착층(131, 132)을 둘러싸도록 형성할 수 있다.
한편, 제1 및 제2 접착층(131, 132)은 세라믹 소체(110)의 상하면 및 양 측면 중 일부를 둘러싸도록 수 있으며, 제1 및 제2 외부 전극층(133, 134)은 제1 및 제2 접착층(131, 132) 보다 작은 길이를 가져 제1 및 제2 접착층(131, 132)이 외부로 노출되도록 형성할 수 있다.
다음으로, 제1 및 제2 외부 전극층(133, 134)은 필요시 그 표면에 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
121, 122 ; 제1 및 제2 내부 전극층
131, 132, 131', 132' 제1 및 제2 접착층
133, 134, 133', 134'; 제1 및 제2 외부 전극층

Claims (12)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 적층 방향을 따라 상기 세라믹 소체의 양 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극층; 및
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부전극의 노출된 부분과 전기적으로 연결되고, 도전성 페이스트로 이루어진 제1 및 제2 접착층; 및
    상기 제1 및 제2 접착층의 표면에 형성되며, 유리 프리(glass free)의 도전성 페이스트로 이루어진 제1 및 제2 외부 전극층; 포함하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 접착층은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상이의 도전성 금속 및 유리를 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층을 둘러싸도록 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 접착층은 상기 세라믹 소체의 상하면 및 양 측면 중 일부를 둘러싸도록 형성되며, 상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층 보다 작은 길이를 가져 상기 제1 및 제2 접착층이 외부로 노출되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극층 상에 도금층이 더 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 세라믹 슬러리로 복수의 세라믹 그린 시트를 마련하는 단계;
    상기 복수의 세라믹 그린 시트의 적어도 일면에 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극 패턴을 형성하는 단계;
    상기 제1 및 제2 내부 전극 패턴이 형성된 상기 복수의 세라믹 그린 시트를 적층하여 적층체를 형성하는 단계;
    상기 적층체를 칩 별로 절단하는 단계;
    상기 절단된 적층체를 소성하여 세라믹 소체를 형성하는 단계;
    상기 세라믹 소체의 양 단면에 상기 제1 및 제2 내부 전극 패턴의 노출된 부분을 덮도록 도전성 페이스트로 제1 및 제2 접착층을 형성하는 단계; 및
    상기 제1 및 제2 접착층의 표면에 유리 프리의 도전성 페이스트로 제1 및 제2 외부 전극층을 형성하는 단계; 를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층은 상기 세라믹 소체의 양 단면에서 국부적인 부분에 특정 형태의 유리 프리의 도전성 페이스트를 도포하여 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 및 제2 외부 전극층을 형성하는 단계는, 다수의 기공으로 형성된 기구물에 상기 제1 및 제2 외부 전극층을 통과시켜 점 또는 면 형태의 상기 제1 및 제2 외부 전극층을 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 및 제2 접착층을 형성하는 단계에서, 상기 제1 및 제2 접착층은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)로 이루어진 군으로부터 선택된 하나 이상이의 도전성 금속 및 글라스를 포함하는 도전성 페이스트를 상기 세라믹 소체의 양 단면에 도포하여 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층이 상기 제1 및 제2 접착층을 둘러싸도록 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제6항에 있어서,
    상기 제1 및 제2 접착층을 형성하는 단계에서, 상기 제1 및 제2 접착층은 상기 세라믹 소체의 상하면 및 양 측면 중 일부를 둘러싸도록 형성되며,
    상기 제1 및 제2 외부 전극층을 형성하는 단계에서, 상기 제1 및 제2 외부 전극층은 상기 제1 및 제2 접착층 보다 작은 길이를 가져 상기 제1 및 제2 접착층이 외부로 노출되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  12. 제6항에 있어서,
    상기 제1 및 제2 외부 전극층 상에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
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