KR102061503B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 복수의 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 구리-글라스를 포함하는 재료로 이루어지며, 상기 세라믹 본체의 양 단면에서 양 주면의 일부 및 양 측면의 일부까지 연장되게 형성된 제1 외부 전극층; 글라스를 포함하는 재료로 이루어지며, 상기 제1 외부 전극층의 표면에 형성되되, 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이를 갖는 제2 외부 전극층; 및 구리-글라스를 포함하는 재료로 이루어지며, 상기 제1 및 제2 외부 전극층을 덮도록 형성된 제3 외부 전극층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극이 교대로 적층되어 있는 세라믹 본체와 외부 전극을 포함하며, 상기 외부 전극은 세라믹 본체에 도전성 페이스트를 도포하여 형성하게 된다.
최근 들어, 전자 제품의 기술이 발전함에 따라 적층 세라믹 커패시터도 고용량의 소형 사이즈를 갖는 제품이 요구되고 있다.
고용량을 위해서는 내부 전극의 적층수를 증가시켜야 하는데, 이는 세라믹 본체의 크기를 증가시키게 된다.
이 경우, 각 제품에 존재하는 외부 전극을 포함한 적층 세라믹 커패시터의 전체 사이즈에 대한 규격에서 외부 전극이 가지는 두께의 허용 범위가 매우 줄어들게 되므로 외부 전극 두께의 박막화가 필요하다.
그러나, 종래의 초소형, 초고용량 적층 세라믹 커패시터에서 일반적으로 사용되는 구리-글라스 재료로 형성된 소성 타입의 외부 전극으로는 박막 도포시 도금액 침투에 의한 신뢰성 저하가 발생되는 문제가 있었다.
한편, 이러한 박막 도포시 발생하는 외부 전극 치밀도 저하에 의한 신뢰성 열화 문제를 개선하기 위해 외부 전극의 글라스 함량을 증가시키는 방법이 있지만, 이렇게 글라스 함량이 높아지면 내부 전극과의 전기 전도성이 저하되고 도금성 저하에 의한 미도금 및 기판에 실장시 납땜 불량 문제가 발생될 수 있다.
하기 특허문헌 1은 이중 층 구조의 외부 전극을 갖는 적층 세라믹 커패시터를 제공하고 있으며, 내부 전극과 접촉하는 영역 및 도금이 되는 영역은 구리-글라스를 포함하는 외부 전극층을 형성하고, 그 사이의 영역은 글라스를 포함하는 외부 전극층을 형성하는 3중 층 구조에 대한 내용은 개시하지 않는다.
국내특허공개공보 제2010-0032341호
당 기술 분야에서는, 내부 전극과의 전기 전도성 및 도금성을 일정 수준으로 유지하면서도, 외부 전극 치밀도 저하에 의한 신뢰성 저하를 개선할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 구리-글라스를 포함하는 재료로 이루어지며, 상기 세라믹 본체의 양 단면에서 양 주면의 일부 및 양 측면의 일부까지 연장되게 형성된 제1 외부 전극층; 글라스를 포함하는 재료로 이루어지며, 상기 제1 외부 전극층의 표면에 형성되되, 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이를 갖는 제2 외부 전극층; 및 구리-글라스를 포함하는 재료로 이루어지며, 상기 제1 및 제2 외부 전극층을 덮도록 형성된 제3 외부 전극층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제2 외부 전극층의 밴드 길이는, 상기 세라믹 본체의 선단 보다 3 ㎛ 이상 크며, 상기 제1 외부 전극층의 밴드 길이 보다 10 ㎛ 이상 작을 수 있다.
본 발명의 일 실시 예에서, 상기 제2 외부 전극층은 구리를 포함하며, 글라스 함량은 전체 함량의 60 vol% 이상이 될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 제3 외부 전극층 상에 형성된 도금층을 더 포함할 수 있다.
본 발명의 다른 측면은, 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-폭 단면에 있어서, 구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 세라믹 본체의 양 단면에 양 주면의 일부 및 양 측면의 일부까지 제1 외부 전극층을 형성하는 단계; 글라스가 포함된 페이스트를 사용하여 상기 제1 외부 전극층의 표면에 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이로 제2 외부 전극층을 형성하는 단계; 구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 제1 및 제2 외부 전극층을 덮도록 제3 외부 전극층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제2 외부 전극층을 형성하는 단계는, 상기 제2 외부 전극층의 밴드 길이가, 상기 세라믹 본체의 선단 보다 3 ㎛ 이상 크며, 상기 제1 외부 전극층의 밴드 길이 보다 10 ㎛ 이상 작도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 외부 전극층을 형성하는 단계는, 상기 제2 외부 전극층이 구리를 포함하며, 글라스 함량은 60 vol% 이상이 되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 외부 전극층을 형성하는 단계 이후에, 상기 제3 외부 전극층의 표면을 도금 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 실시 형태에 따르면, 내부 전극과 접촉하는 영역 및 도금이 되는 영역은 구리-글라스 페이스트로 외부 전극층을 형성하고, 그 사이의 영역은 글라스로 이루어진 페이스트로 외부 전극층을 형성함으로써, 외부 전극의 치밀도 저하에 의한 신뢰성 열화 문제를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 외부 전극을 형성하는 과정을 순서대로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
이때, 제1 및 제2 외부 전극(131, 132)은 제1 외부 전극층(131a, 132a), 제2 외부 전극층(131b, 132b) 및 제3 외부 전극층(131c, 132c)을 포함하는 3중 층 구조로 형성된다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 면을 양 주면으로, 상기 양 주면을 연결하며 서로 대향되는 길이 방향의 면을 양 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 양 측면으로 정의하기로 한다.
또한, 본 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이때 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되어 제1 및 제2 내부 전극(121, 122)이 노출된 부분과 직접 접촉되는 제1 외부 전극층(131a, 132a), 제1 외부 전극층(131a, 132a)의 양 표면에 형성된 제2 외부 전극층(131b, 132b) 및 제1 외부 전극층(131a, 132a) 및 제2 외부 전극층(131b, 132b)을 덮도록 형성된 제3 외부 전극층(131c, 132c)을 포함한다.
제1 외부 전극층(131a, 132a)은 제1 및 제2 내부 전극(121, 122)과 직접 접촉되는 부분으로서, 도전성이 우수한 구리-글라스 성분을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 페이스트에는 도전성 금속으로서 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금이 더 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 외부 전극층(131a, 132a)은 세라믹 본체(110)의 양 단면에서 세라믹 본체(110)의 양 주면 및 양 측면의 일부까지 연장되게 형성될 수 있다.
제2 외부 전극층(131b, 132b)은 글라스 성분을 포함하는 페이스트 등으로 형성될 수 있으며, 박막에서도 치밀도 형성이 가능한 이점을 갖는다.
또한, 제2 외부 전극층(131b, 132b)은 세라믹 본체(110)의 양 단면에서 세라믹 본체(110)의 양 주면 및 양 측면의 일부까지 연장되게 형성될 수 있으며, 이때 제2 외부 전극층(131b, 132b)은 제1 외부 전극층(131b, 132b)의 일부가 노출되도록 제1 외부 전극층(131a, 132a)에 비해 짧은 길이로 형성될 수 있다.
한편, 제2 외부 전극층(131b, 132b)의 밴드 길이는, 세라믹 본체(110)의 선단 보다 5 ㎛ 이상 크며, 제1 외부 전극층(131a, 132a)의 밴드 길이 보다 10 ㎛ 이상 작을 수 있다.
또한, 제2 외부 전극층(131b, 132b)은 필요시 도전성 금속을 포함할 수 있으며, 이때 글라스의 함량은 전체 성분의 60vol% 이상이 될 수 있다. 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금 중 적어도 하나일 수 있으며, 본 발명이 이에 한정되는 것은 아니다
제3 외부 전극층(131c, 132c)은 구리-글라스 성분을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 페이스트에는 도전성 금속으로서 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금이 더 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제3 외부 전극층(131a, 132a)은 세라믹 본체(110)의 양 단면에서 세라믹 본체(110)의 양 주면 및 양 측면의 일부까지 연장되게 형성될 수 있다.
이때, 제2 외부 전극층(131b, 132b)은 전기 전도성이 미비하므로, 내부 전극과 외부 전원의 연결을 위해서는 제2 외부 전극층(131b, 132b)은 제1 외부 전극층(131a, 132a) 및 제3 외부 전극층(131c, 132c)에 비해 짧은 길이를 가져, 제1 외부 전극층(131a, 132a)과 제3 외부 전극층(131c, 132c)이 반드시 접촉되어 전기적으로 연결되도록 한 것이다.
예컨대, 제1 외부 전극층(131a, 132a)과 제3 외부 전극층(131c, 132c)이 접촉되는 구간은 세라믹 본체(110)의 선단에서 제1 외부 전극층(131a, 132a)의 밴드 선단 사이에 존재해야만 하며, 만약 그렇지 못한 경우 신뢰성 및 용량 구현을 확보하기 어렵다.
즉 제1 외부 전극층(131a, 132a)과 제3 외부 전극층(131c, 132c)이 접촉되는 구간이 세라믹 본체(110)의 선단보다 바깥쪽에 위치하게 되면 세라믹 본체(110)의 모서리 방향으로 침투되는 도금액을 차단하지 못하여 신뢰성 개선효과가 저하되고, 제1 외부 전극층(131a, 132a)과 제3 외부 전극층(131c, 132c)이 접촉되는 구간이 제1 외부 전극층(131a, 132a)의 밴드 선단 보다 더 길면 글라스 함량이 높은 경우 제1 외부 전극층(131a, 132a)과 제3 외부 전극층(131c, 132c)이 서로 접촉되지 못하기 때문에 용량 구현이 제대로 이루어지지 않는다.
한편, 제3 외부 도전층(131c, 132c)에는 도금층이 각각 더 형성될 수 있다.
상기 도금층은 제3 외부 도전층(131c, 132c) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
적층 세라믹 커패시터의 제조 방법
이하 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 길이 방향의 양 단면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련한다.
이때, 상기 적층체는 복수의 세라믹 시트를 두께 방향으로 적층하고 가압하여 마련할 수 있다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 도 3a에 도시된 바와 같이, 서로 대향하는 두께 방향의 제1 및 제2 주면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체(110)를 마련한다.
다음으로, 세라믹 본체(110)의 두께-폭 단면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이하, 본 발명의 일 실시 형태에 따른 제1 및 제2 외부 전극을 형성하는 방법에 대해 구체적으로 설명한다.
먼저, 도 3b를 참조하면, 구리-글라스가 포함된 도전성 페이스트를 사용하여 세라믹 본체(110)의 제1 및 제2 단면을 통해 노출된 제1 및 제2 내부 전극(121, 122)을 덮도록 세라믹 본체(110)의 제1 및 제2 단면에 제1 외부 전극층(131a, 132a)을 형성한다.
이때, 제1 외부 전극층(131a, 132a)은 세라믹 본체(110)의 제1 및 제2 단면에서 제1 및 제2 주면과 제1 및 제2 측면의 일부까지 연장되게 형성할 수 있다.
또한, 상기 도전성 페이스트는 디핑 또는 다양한 인쇄 방법을 이용하여 도포할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 본체(110)에 상기 도전성 페이스트를 도포한 이후에는 열처리 공정을 실시하여 도포된 도전성 페이스트가 굳어지도록 한다.
다음으로, 도 3c를 참조하면, 글라스를 포함하는 페이스트를 사용하여 제1 외부 전극층(131a, 132a) 상에 제1 및 제2 단면에서 제1 및 제2 주면의 일부까지 형성하되, 제1 외부 전극층(131a, 132a)의 일부가 노출되도록 제1 외부 전극층(131a, 132a) 보다 짧은 길이를 갖도록 제2 외부 전극층(131b, 132b)을 형성한다.
상기 도전성 수지 페이스트는 디핑 또는 다양한 인쇄 방법을 이용하여 도포할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도포 과정 이후에는 열처리 공정을 실시하여 도포된 도전성 수지 페이스트가 굳어지도록 한다.
다음으로, 도 3d를 참조하면, 구리-글라스를 포함하는 페이스트를 사용하여 제1 외부 전극층(131a, 132a) 및 제2 외부 전극층(131b, 132b)를 덮도록 제1 및 제2 단면에서 제1 및 제2 주면의 일부까지 제3 외부 전극층(131c, 132c)을 형성한다.
상기 도전성 수지 페이스트는 디핑 또는 다양한 인쇄 방법을 이용하여 도포할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도포 과정 이후에는 열처리 공정을 실시하여 도포된 도전성 수지 페이스트가 굳어지도록 한다.
한편, 필요시 제3 외부 전극층(131c, 132c)을 형성하는 단계 이후에, 상기 제3 외부 전극층(131c, 132c)의 표면을 전기 도금 등의 방법으로 도금 처리하여 도금층을 형성할 수 있다.
상기 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 필요시 상기 도금층은 니켈 도금층과 주석 도금층을 제3 외부 전극층(131c, 132c)의 표면에 순서대로 적층하여 구성할 수 있다.
하기 표 1은 적층 세라믹 커패시터의 제2 외부 전극층이 글라스 100%일 때, 제2 외부 전극층의 밴드 길이에 따른 신뢰성 불량 여부 및 용량 접촉 불량 여부를 나타낸 것이다.
본 실시 예는 1005 사이즈의 칩에서 세라믹 본체의 선단을 기준으로 제1 외부 전극층의 밴드 길이는 140 ㎛를 기준으로 하였으며, 제3 외부 전극층의 밴드 길이는 160 ㎛를 기준으로 하였다.
제2 외부 전극층의
밴드 길이(㎛)		 신뢰성 불량 여부
(N=400)		 용량 접촉 불량
여부(N=200)
-10 9/400 0/200
0 6/400 0/200
3 0/400 0/200
5 0/400 0/200
10 0/400 0/200
30 0/400 0/200
70 0/400 0/200
130 0/400 0/200
135 0/400 27/200
140 0/400 200/200
150 0/400 200/200
상기 표 1을 참조하면, 제2 외부 전극층의 밴드 길이가 세라믹 본체의 선단을 기준으로 3 ㎛ 이상 큰 경우 신뢰성 불량이 나타나지 않았다.
그러나, 제2 외부 전극층의 밴드 길이가 130 ㎛을 초과하게 되면 글라스 성분이 너무 많아져 용량 접촉 불량이 나타남을 알 수 있다. 여기서 제2 외부 전극층의 밴드 길이 130 ㎛을 초과하는 것은 제1 외부 전극층의 밴드 길이를 초과하여 도포된 경우를 나타낸다.
따라서, 제2 외부 전극층의 바람직한 밴드 길이는, 세라믹 본체의 선단 보다 3 ㎛ 이상 크며, 제1 외부 전극층의 밴드 길이 보다 10 ㎛ 이상 작음을 알 수 있다.
하기 표 2는 적층 세라믹 커패시터의 제2 외부 전극층의 밴드 길이를 70 ㎛로 하였을 때, 제2 외부 전극층의 글라스 함량에 따른 신뢰성 평가 내용을 나타낸 것이다.
제2 외부 전극층의
글라스 함량(vol%)		 신뢰성 불량(N=400)
10 17/400
20 14/400
30 8/400
40 2/400
50 1/400
60 0/400
70 0/400
80 0/400
90 0/400
100 0/400
상기 표 2를 참조하면, 제2 외부 전극층의 글라스 함량은 적어도 60vol% 이상에서 신뢰성 불량이 없음을 확인 할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 131a, 132a ; 제1 외부 전극층
131b, 132b ; 제2 외부 전극층 131c, 132c ; 제3 외부 전극층

Claims (8)

  1. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    구리-글라스를 포함하는 재료로 이루어지며, 상기 세라믹 본체의 양 단면에서 양 주면의 일부 및 양 측면의 일부까지 연장되게 형성된 제1 외부 전극층;
    글라스를 포함하는 재료로 이루어지며, 상기 제1 외부 전극층의 표면에 형성되되, 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이를 갖는 제2 외부 전극층; 및
    구리-글라스를 포함하는 재료로 이루어지며, 상기 제1 및 제2 외부 전극층을 덮도록 형성된 제3 외부 전극층; 을 포함하고,
    상기 제2 외부 전극층은 구리를 포함하며, 글라스 함량은 전체 함량의 60 vol% 이상 100 vol% 미만인 적층 세라믹 커패시터.
  2. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    구리-글라스를 포함하는 재료로 이루어지며, 상기 세라믹 본체의 양 단면에서 양 주면의 일부 및 양 측면의 일부까지 연장되게 형성된 제1 외부 전극층;
    글라스를 포함하는 재료로 이루어지며, 상기 제1 외부 전극층의 표면에 형성되되, 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이를 갖는 제2 외부 전극층; 및
    구리-글라스를 포함하는 재료로 이루어지며, 상기 제1 및 제2 외부 전극층을 덮도록 형성된 제3 외부 전극층; 을 포함하고,
    상기 제2 외부 전극층의 밴드 길이는, 상기 세라믹 본체의 선단 보다 3 ㎛ 이상 크며, 상기 제1 외부 전극층의 밴드 길이 보다 10 ㎛ 이상 작은 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 제3 외부 전극층 상에 형성된 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-폭 단면에 있어서,
    구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 세라믹 본체의 양 단면에 양 주면의 일부 및 양 측면의 일부까지 제1 외부 전극층을 형성하는 단계;
    글라스가 포함된 페이스트를 사용하여 상기 제1 외부 전극층의 표면에 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이로 제2 외부 전극층을 형성하는 단계;
    구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 제1 및 제2 외부 전극층을 덮도록 제3 외부 전극층을 형성하는 단계; 를 포함하고,
    상기 제2 외부 전극층을 형성하는 단계는, 상기 제2 외부 전극층이 구리를 포함하며, 글라스 함량은 60 vol% 이상 100 vol% 미만이 되도록 형성하는 적층 세라믹 커패시터의 제조 방법.
  6. 제1 및 제2 내부 전극이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 본체의 두께-폭 단면에 있어서,
    구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 세라믹 본체의 양 단면에 양 주면의 일부 및 양 측면의 일부까지 제1 외부 전극층을 형성하는 단계;
    글라스가 포함된 페이스트를 사용하여 상기 제1 외부 전극층의 표면에 상기 제1 외부 전극층의 일부가 노출되도록 상기 제1 외부 전극층 보다 짧은 길이로 제2 외부 전극층을 형성하는 단계;
    구리-글라스가 포함된 도전성 페이스트를 사용하여 상기 제1 및 제2 외부 전극층을 덮도록 제3 외부 전극층을 형성하는 단계; 를 포함하고,
    상기 제2 외부 전극층을 형성하는 단계는, 상기 제2 외부 전극층의 밴드 길이가, 상기 세라믹 본체의 선단 보다 3 ㎛ 이상 크며, 상기 제1 외부 전극층의 밴드 길이 보다 10 ㎛ 이상 작도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  7. 삭제
  8. 제5항에 있어서,
    상기 제3 외부 전극층을 형성하는 단계 이후에, 상기 제3 외부 전극층의 표면을 도금 처리하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
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