KR20140014773A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 전자부품에 관한 것으로, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 세라믹 본체; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 상기 세라믹 본체의 외측에 형성된 제1 외부전극 및 상기 제1 외부전극의 외측에 형성된 제2 외부전극을 포함하며, 상기 제1 외부전극과 제2 외부전극 사이에는 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층이 형성된 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
이와 더불어, 외부전극 역시 두께가 얇아질 것을 요구함에 따라, 얇아진 외부전극을 통해서 도금액이 칩 내부로 침투하는 문제가 발생할 수 있어, 소형화에 대한 기술적인 어려움이 있다.
특히, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.
따라서, 고용량 제품으로서, 제품 사이즈가 작아지는 경우 제품의 신뢰성 확보가 중요한 인자가 되었다.
일반적으로, 상기 도금액 침투의 방지를 위해 상기 외부전극의 기밀 밀봉(Hermetic Sealing)을 향상하고자 저온 글라스(glass)와 미분의 구리 금속을 사용하였다.
그러나, 상기 저온 글라스는 내산성에 취약한 특징으로 인하여 상기 외부전극 상에 형성되는 도금층으로 인하여 용해되어 신뢰성이 저하되는 문제가 있었다.
아래의 선행기술문헌은 산화막을 포함하는 외부전극을 개시하고 있으나, 외부전극의 기밀 밀봉(Hermetic Sealing)의 향상 효과는 미비하다는 문제가 있다.
본 발명은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 세라믹 본체; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극은 상기 세라믹 본체의 외측에 형성된 제1 외부전극 및 상기 제1 외부전극의 외측에 형성된 제2 외부전극을 포함하며, 상기 제1 외부전극과 제2 외부전극 사이에는 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층이 형성된 적층 세라믹 전자부품을 제공한다.
상기 산화물층은 산화구리(CuO)를 포함할 수 있다.
상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제2 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 외부전극 상에는 도금층이 더 형성될 수 있다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성하는 단계; 상기 세라믹 본체를 열처리하여 상기 제1 외부전극 상에 산화물층을 포함하는 보호층을 형성하는 단계; 상기 산화물층 상에 제2 외부전극을 형성하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 세라믹 본체를 열처리하는 단계는 200 내지 500℃의 온도 범위에서 수행될 수 있다.
상기 보호층은 글라스층을 더 포함할 수 있다.
상기 세라믹 본체를 소성하는 단계는 상기 산화물층이 포함하는 산화물의 일부가 금속으로 환원되도록 수행될 수 있다.
상기 산화물층은 산화구리(CuO)를 포함할 수 있다.
상기 외부전극을 형성하는 단계 이후 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22)을 포함하는 세라믹 본체(10); 및 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)은 상기 세라믹 본체(10)의 외측에 형성된 제1 외부전극(31a, 32a) 및 상기 제1 외부전극(31a, 32a)의 외측에 형성된 제2 외부전극(31c, 32c)을 포함하며, 상기 제1 외부전극(31a, 32a)과 제2 외부전극(31c, 32c) 사이에는 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층(31b, 32b)이 형성될 수 있다.
상기 내부 전극(21, 22)은 일단이 상기 세라믹 본체의 길이 방향 단면으로 교대로 노출될 수 있다.
상기 산화물층은 산화구리(CuO)를 포함할 수 있다.
상기 제1 외부전극(31a, 32a)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 외부전극(31, 32) 상에는 도금층이 더 형성될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 육면체 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.
상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 외부전극(31, 32)은 상기 세라믹 본체(10)의 외측에 형성된 제1 외부전극(31a, 32a) 및 상기 제1 외부전극(31a, 32a)의 외측에 형성된 제2 외부전극(31c, 32c)을 포함하며, 상기 제1 외부전극(31a, 32a)과 제2 외부전극(31c, 32c) 사이에는 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층(31b, 32b)이 형성될 수 있다.
상기 제1 외부전극(31a, 32a)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(31a, 32a)은 구리(Cu)를 포함하는 도전성 금속으로 형성될 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 특별히 제한되는 것은 아니나, 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
상기 제1 외부전극(31a, 32a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체(10)의 일면에서 아크(arc) 방지 갭을 형성하도록 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 상기와 같이 제1 외부전극(31a, 32a)과 제2 외부전극(31c, 32c) 사이에 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층(31b, 32b)이 형성됨으로써, 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.
상기 제1 외부전극(31a, 32a)과 제2 외부전극(31c, 32c) 사이에는 산화물층만이 존재할 수 있으며, 혹은 글라스층만이 형성될 수도 있으며, 상기 산화물층에 상기 글라스가 젖음(wetting) 상태로 존재할 수도 있다.
상기 산화물층 및 글라스층 중 하나 이상이 제1 외부전극과 제2 외부전극 사이에 존재함으로 인하여, 상기 적층 세라믹 커패시터의 PCB 기판에 실장을 위한 니켈/주석(Ni/Sn) 도금시 글라스가 용해되어 신뢰성이 저하되는 문제를 개선할 수 있다.
일반적으로, 초소형 및 초고용량 적층 세라믹 커패시터를 구현하기 위하여 외부전극의 두께 역시 감소 추세에 있으며, 이로 인하여 외부전극의 기밀 밀봉(Hermetic Sealing)의 필요성이 증대되었다.
그러나, 상기 기밀 밀봉(Hermetic Sealing)의 향상을 위해 외부전극에 저온 글라스(glass) 및 미분의 금속이 사용되었으며, 상기 적층 세라믹 커패시터를 PCB 기판에 실장하기 위해 니켈/주석(Ni/Sn) 도금을 수행하는 경우 글라스가 용해되어 신뢰성이 저하되는 문제가 있었다.
본 발명의 일 실시형태에 따르면, 상기와 같이 외부전극의 기밀 밀봉(Hermetic Sealing)을 위해 저온 글라스(glass) 및 미분의 금속을 사용하더라도 제1 외부전극과 제2 외부전극 사이에 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층(31b, 32b)이 형성됨으로써, 상기의 문제를 해결할 수 있다.
상기 산화물층은 상기 세라믹 본체(10)의 외측에 제1 외부전극(31a, 32a)을 형성한 후에 일정 온도로 열처리함으로써, 상기 제1 외부전극(31a, 32a) 상에 형성될 수 있다.
상기 산화물층은 산화구리(CuO)를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 외부전극이 포함하는 도전성 금속의 종류에 따라 다양할 수 있다.
즉, 상기 산화물층은 상기 세라믹 본체의 열처리시에 상기 제1 외부전극(31a, 32a)이 포함하는 도전성 금속이 산화되어 형성되는 층으로 이해될 수 있다.
상기 산화물층의 형성에 대한 자세한 사항은 후술하는 적층 세라믹 전자부품의 제조방법에서 설명하도록 한다.
상기 글라스층은 상기 제1 외부전극(31a, 32a)의 외측에 형성된 제2 외부전극(31c, 32c)이 포함하는 글라스가 제1 외부전극 방향으로 이동하여 형성될 수 있으며, 상기 산화물층에 상기 글라스가 젖음(wetting) 상태로 존재할 수도 있다.
상기 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층이 상기 제1 외부전극과 제2 외부전극 사이에 형성됨으로써, 외부전극의 기밀 밀봉(Hermetic Sealing)을 향상시킬 수 있으며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 외부전극(31a, 32a)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(31a, 32a)은 구리(Cu)를 포함하는 도전성 금속으로 형성될 수 있다.
이 경우 상기 산화물층은 산화구리(CuO)를 포함할 수 있다.
또한, 상기 제1 외부전극(31a, 32a)은 특별히 제한되는 것은 아니나, 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.
또한, 상기 외부전극(31, 32) 상에는 도금층이 더 형성될 수 있으며(미도시), 상기 도금층은 니켈/주석(Ni/Sn) 도금층일 수 있으며 이에 제한되는 것은 아니다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 A-A' 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 제1 외부전극(31a', 32a')과 제2 외부전극(31c', 32c') 사이에 산화물층(31b', 32b')과 글라스층(31b'', 32b'')이 동시에 형성될 수 있다.
이로써, 외부전극의 기밀 밀봉(Hermetic Sealing)을 더욱 향상시킬 수 있으며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
그 외의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서는 생략하도록 한다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성하는 단계; 상기 세라믹 본체를 열처리하여 상기 제1 외부전극 상에 산화물층을 포함하는 보호층을 형성하는 단계; 상기 산화물층 상에 제2 외부전극을 형성하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함할 수 있다.
이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
또한, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 부분은 여기서 생략하도록 한다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 마련될 수 있다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층의 평균 두께가 1.0 μm가 되도록 설정될 수 있다.
다음으로, 금속 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련할 수 있으며, 상기 금속 입자 평균 크기는 내부전극의 두께에 따라 다양하게 적용될 수 있다.
상기 금속은 특별히 제한되는 것은 아니며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질일 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 상기 그린시트를 적층하여 적층체를 마련할 수 있다.
이후 압착, 절단하여 1005 규격의 사이즈(Size)의 칩(길이×폭×두께가 1.0 mm×0.5mm×0.5mm)을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성함으로써, 세라믹 본체를 마련할 수 있다.
다음으로, 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하고, 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성할 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 양 단부를 상기 외부전극용 도전성 페이스트에 디핑(dipping)함으로써, 마련될 수 있으나 이에 제한되는 것은 아니며 다양한 방법으로 제작될 수 있음은 물론이다.
또한, 상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
다음으로, 상기 세라믹 본체를 열처리하여 상기 제1 외부전극 상에 산화물층을 포함하는 보호층을 형성할 수 있다.
상기 세라믹 본체를 열처리하는 단계는 200 내지 500℃의 온도 범위에서 수행될 수 있으나, 이에 제한되는 것은 아니다.
상기와 같이 세라믹 본체를 200 내지 500℃의 온도 범위에서 열처리함으로써, 상기 제1 외부전극 상에 산화물층이 형성될 수 있다.
상기 산화물층은 상기 제1 외부전극이 포함하는 도전성 금속의 종류에 따라 다양한 금속 산화물을 포함할 수 있으며, 특히 상기 제1 외부전극이 구리(Cu)를 포함할 경우 상기 산화물층은 산화구리(CuO)를 포함할 수 있다.
다음으로, 상기 산화물층 상에 제2 외부전극을 형성할 수 있다.
상기 제2 외부전극의 형성 방법은 상기 제1 외부전극의 형성 방법과 동일한 방법으로 수행될 수도 있으며, 특히 디핑(dipping)법에 의해 수행될 수 있다.
또한, 상기 제2 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
다음으로, 상기 세라믹 본체를 소성하여 외부전극을 형성할 수 있다.
상기 세라믹 본체를 소성하는 단계는 상기 산화물층이 포함하는 산화물의 일부가 금속으로 환원되도록 수행될 수 있다.
즉, 상기 세라믹 본체의 소성은 환원 분위기에서 진행될 수 있으며, 이 과정에서 상기 제1 외부전극과 제2 외부전극 사이에 형성된 산화물층이 포함하는 산화물의 일부는 금속으로 환원될 수 있다.
또한, 상기 제2 외부전극이 포함하는 글라스가 상기 산화물층에 젖음(wetting) 상태로 존재하게 되어 상기 외부전극의 기밀 밀봉(Hermetic Sealing)이 개선될 수 있다.
끝으로, PCB 기판에의 실장을 위하여, 상기 제2 외부전극 상에 도금 등의 공정을 거쳐 적층 세라믹 캐패시터를 마련할 수 있다.
상기 도금 공정은 특별히 제한되지 않으며, 일반적인 방법으로 수행될 수 있으며, 니켈/주석(Ni/Sn) 도금층이 형성될 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 따라 제조된 적층 세라믹 전자부품은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 효과가 있다.
즉, 상술한 바와 같이 상기 제1 외부전극과 제2 외부전극 사이에 산화물층 및 상기 산화물층에 젖음(wetting) 상태로 존재하는 글라스층을 포함하는 보호층으로 인하여 외부전극의 기밀 밀봉(Hermetic Sealing)이 개선되어 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층 10: 세라믹 소체
21. 22: 내부전극 31, 32: 외부전극
31a, 31a', 32a, 32a': 제1 외부전극
31b, 32b: 보호층
31b', 32b': 산화물층
31b'', 32b'': 글라스층
31c, 31c', 32c, 32c': 제2 외부전극
21. 22: 내부전극 31, 32: 외부전극
31a, 31a', 32a, 32a': 제1 외부전극
31b, 32b: 보호층
31b', 32b': 산화물층
31b'', 32b'': 글라스층
31c, 31c', 32c, 32c': 제2 외부전극
Claims (13)
- 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극을 포함하는 세라믹 본체; 및
상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 외부전극은 상기 세라믹 본체의 외측에 형성된 제1 외부전극 및 상기 제1 외부전극의 외측에 형성된 제2 외부전극을 포함하며, 상기 제1 외부전극과 제2 외부전극 사이에는 산화물층 및 글라스층 중 하나 이상을 포함하는 보호층이 형성된 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 산화물층은 산화구리(CuO)를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품.
- 제3항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제2 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품.
- 제5항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 외부전극 상에는 도금층이 더 형성된 적층 세라믹 전자부품.
- 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계;
상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하여 제1 외부전극을 형성하는 단계;
상기 세라믹 본체를 열처리하여 상기 제1 외부전극 상에 산화물층을 포함하는 보호층을 형성하는 단계;
상기 산화물층 상에 제2 외부전극을 형성하는 단계; 및
상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 세라믹 본체를 열처리하는 단계는 200 내지 500℃의 온도 범위에서 수행되는 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 보호층은 글라스층을 더 포함하는 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 세라믹 본체를 소성하는 단계는 상기 산화물층이 포함하는 산화물의 일부가 금속으로 환원되도록 수행되는 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 산화물층은 산화구리(CuO)를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제8항에 있어서,
상기 외부전극을 형성하는 단계 이후 도금층을 형성하는 단계를 더 포함하는적층 세라믹 전자부품의 제조방법.
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