KR102333094B1 - 커패시터 부품 - Google Patents

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Abstract

본 발명의 일 실시예는 유전체층, 제1 방향으로 적층되고, 서로 대향하는 제1 및 제2 내부 전극, 및 상기 제1 및 제2 내부 전극의 최외곽에 배치되며 두께가 25 μm 이하인 제1 및 제2 커버부를 포함하는 바디; 상기 바디의 제1 방향과 수직인 제2 방향의 양면에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 상에 각각 배치되는 도금층;을 포함하고, 상기 제1 및 제2 외부 전극과 도금층의 계면에 금속 산화물이 배치되어 있는 커패시터 부품을 제공할 수 있다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
최근 세라믹 전자부품, 특히 적층형 케페시터가 초고용량화 되고 있다. 용량확보를 위해서는, 유효마진, 커버 및 전극 단자 등의 두께가 감소할 수 밖에 없다. 하지만 상기와 같은 구조적 변경은 내습 신뢰성을 저하시키는 문제점이 있다.
또한, 도금 공정 중 도금액 침투에 의한 전극 단자 및 소체 내부 구조의 결함을 유도할 수 있고, 이는 최종 제품의 신뢰성, 특히 고온/고압 구동 중의 특성 열화 및 고장을 야기할 수 있는 문제점이 있다.
본 발명의 목적은 내습 신뢰성이 향상되고, 공정 중의 도금액 침투 및/또는 제품 가동 중의 외부 수분의 침투 등을 방지할 수 있는 커패시터 부품을 제공하는 것이다.
본 발명의 일 실시예는 유전체층, 제1 방향으로 적층되고, 서로 대향하는 제1 및 제2 내부 전극, 및 상기 제1 및 제2 내부 전극의 최외곽에 배치되며 두께가 25 μm 이하인 제1 및 제2 커버부를 포함하는 바디; 상기 바디의 제1 방향과 수직인 제2 방향의 양면에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 상에 각각 배치되는 도금층;을 포함하고, 상기 제1 및 제2 외부 전극과 도금층의 계면에 금속 산화물이 배치되어 있는 커패시터 부품을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 내부 전극과 외부 전극의 계면에 홈부를 배치하여, 외부 단자와의 접촉성을 확보하면서도 외부 수분 침투에 의한 결함유발을 최소화할 수 있다.
본 발명의 다른 실시예에 따르면, 내부 전극과 외부 전극의 계면의 홈부를 소정의 크기 및 비율로 배치하여 도금액 또는 수분의 침투에 의한 전자부품의 신뢰성 저하를 방지할 수 있다.
본 발명의 다른 실시예에 따르면, 외부 전극과 도금층의 계면에 금속 산화물을 배치하여 외부 충격 등에 의한 크랙을 방지할 수 있다.
본 발명의 또 다른 실시예에 따르면, 외부 전극과 도금층의 계면에 금속 산화물을 배치하여 내습신뢰성을 향상시킬 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 X 및 Y 방향 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 5는 도 1의 X 및 Y 방향 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6은 도 3의 A 부분의 확대도이다.
도 7은 본 발명의 일 실시예에 따른 내부 전극을 나타내는 모식도이다.
도 8은 본 발명의 다른 실시예에 따른 내부 전극을 나타내는 모식도이다.
도 9는 본 발명의 일 실시형태에 따른 커패시터 부품의 단면도이다.
도 10은 도 9의 B 부분의 확대도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 커패시터 부품에 대하여 상세히 설명한다.
본 발명의 커패시터 부품(100)은 유전체층(111), 제1 방향(Z 방향)으로 적층되고, 서로 대향하는 제1 및 제2 내부 전극(121, 122), 및 상기 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치되며 두께가 25 μm 이하인 제1 및 제2 커버부를 포함하는 바디(110); 상기 바디(110)의 제1 방향(Z 방향)과 수직인 제2 방향(X 방향)의 양면에 각각 배치되고, 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결되는 제1 및 제2 외부 전극(131a, 132a); 및 상기 제1 및 제2 외부 전극(131a, 132a) 상에 각각 배치되는 도금층(131b, 132b);을 포함할 수 있다.
이때, 상기 제1 및 제2 외부 전극(131a, 132a)과 도금층(131b, 132b)의 계면에 금속 산화물이 배치될 수 있다.
본 발명의 일 실시예에서, 바디(110)는 유전체층(111), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 커버부를 포함할 수 있다.
상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
상기 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
하나의 예시에서, 유전체층(111) 및 내부 전극(121, 122)은 제1 방향으로 교대로 적층되어 있을 수 있다. 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
하나의 예시에서, 유전체층(111)의 평균 두께는 0.4 um 이하일 수 있다. 상기 유전체층(111)의 평균 두께는 소성된 유전체층(111)의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 유전체층(111)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명의 일례에서, 복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 바디(110)의 상기 제2 방향(X 방향)의 일 면으로 노출될 수 있으며, 상기 제2 방향(X 방향)의 일 면으로 노출되는 부분이 제1 외부 전극(131)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 바디(110)의 상기 제2 방향(X 방향)의 타 면으로 노출될 수 있으며, 상기 제2 방향(X 방향)의 타 면으로 노출되는 부분이 제2 외부 전극(132)과 연결될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.4 um 이하일 수 있다. 상기 내부 전극의 평균 두께는 소성된 내부 전극의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 제1 및 제2 내부 전극의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
본 발명의 일 실시예에서, 제1 내부 전극(121)과 제1 외부 전극(131)의 계면 및 제2 내부 전극(122)과 제2 외부전극(132)의 계면 중 적어도 한 곳 이상에 홈부가 배치될 수 있다.
도 4 및 도 5는 본 발명에 따른 홈부(151, 152)를 나타내는 도면이다. 도 4 및 도 5를 참조하면, 제1 내부 전극(121)과 제1 외부 전극(131)의 계면에 홈부(151)가 배치될 수 있다. 또한, 제2 내부 전극(122)과 제2 외부 전극(132)의 계면에 홈부(152)가 배치될 수 있다. 상기 홈부(151, 152)를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 내부 전극에 포함되는 금속의 성분 및/또는 함량을 조절하여 소성 시 세라믹층과의 소성 속도 차이를 이용하여 형성하거나, 또는 외부 전극에 포함되는 글라스 성분의 함량을 조절하여 외부 전극 소성 시 용출되는 글라스 성분으로 인하여 형성하는 방법을 사용할 수 있다. 이러한 홈부는 외부 전극과의 접촉성을 유지하면서도, 외부의 수분 침투에도 결함 유발을 최소화하는 기능을 할 수 있다.
하나의 예시에서, 홈부(151, 152)는 글라스를 포함할 수 있다. 상기 홈부(151, 152)가 글라스를 포함한다는 것은 상기 홈부(151, 152)의 내부에 글라스가 채워져 있는 것을 의미할 수 있다. 상기 글라스는 전체 홈부(151, 152) 중 20% 이상의 홈부에 채워져 있을 수 있으며, 이는 전체 홈부의 갯수에 대해 글라스가 채워져 있는 홈부의 개수를 의미할 수 있다. 상기 홈부가 글라스를 포함함으로써, 도금액 및/또는 외부의 수분의 침투를 보다 효과적으로 방지할 수 있으며, 이에 따라 내습 신뢰성이 더욱 개선될 수 있다. 상기 글라스를 포함하는 홈부는 후술하는 바와 같이 외부 전극용 도전성 페이스트에 글라스 성분을 첨가하고, 이를 소성과정에서 용출시켜 형성할 수 있다.
하나의 예시에서, 홈부(151, 152)는 제1 내부 전극(121)과 제1 외부 전극(131)의 계면 및 제2 내부 전극(122)과 제2 외부 전극(132)의 계면 중 바디(110)의 제1 방향의 가장 외곽의 계면에 배치될 수 있다. 도 7은 본 실시예에 따른 바디에 포함되는 유전체층 및 내부 전극을 나타내는 모식도이다. 도 7을 참조하면, 홈부(151, 152)는 제1 내부 전극(121)과 제1 외부 전극(131)의 계면 및 제2 내부 전극(122)과 제2 외부 전극(132)의 계면 중 바디(110)의 제1 방향의 가장 외곽의 계면에 존재할 수 있다. 이와 같이, 제1 내부 전극(121)과 제1 외부 전극(131)의 계면 및 제2 내부 전극(122)과 제2 외부 전극(132)의 계면 중 바디(110)의 제1 방향의 가장 외곽의 계면에 홈부(151, 152)가 배치됨으로써, 도금액이나 외부의 수분이 가장 침투하기 쉬운 최외곽 영역의 내습 신뢰성을 향상시킬 수 있다.
본 발명에 따른 다른 예시에서, 홈부(251, 252)는 제1 내부 전극(221)과 제1 외부 전극(131)의 계면 및 제2 내부 전극(222)과 제2 외부 전극(132)의 계면에 배치될 수 있으며, 상기 계면 모두에 배치될 수 있다. 도 8은 본 실시예에 따른 바디에 포함되는 유전체층 및 내부 전극을 나타내는 모식도이다. 도 8을 참조하면, 바디(110)에 포함되는 제1 및 제2 내부 전극(221, 222)과 제1 및 제2 외부 전극이 만나는 계면에 모두 배치될 수 있으며, 이는 바디의 제2 방향(X 방향)으로 노출되는 제1 및 제2 내부 전극 상에 홈부가 형성되어 있음을 의미할 수 있다. 이 경우, 외부의 수분 침투에 대한 내습 신뢰성을 극대화 할 수 있다.
본 발명의 일 실시예에서, 제1 내부 전극(121) 또는 제2 내부 전극(122)의 홈부(151, 152)의 폭의 총합은 제1 내부 전극(121) 또는 제2 내부 전극(122)의 전체 폭에 대하여 30 내지 80 %의 범위 내일 수 있다. 상기 제1 내부 전극(121)의 홈부의 폭의 총합은, 제1 내부 전극(121)에 형성된 홈부(151)의 제3 방향(W 방향)의 폭을 모두 합한 길이를 의미할 수 있으며, 예를 들어 제1 내부 전극(121)에서 제1 외부 전극(131)과 가장 가까운 면에 형성된 홈부(151)의 폭의 총 합계를 의미할 수 있다. 또한, 상기 제2 내부 전극(122)의 홈부(152)의 폭의 총합은, 제2 내부 전극(122)에 형성된 홈부(152)의 제3 방향(W 방향)의 폭을 모두 합한 길이를 의미할 수 있으며, 예를 들어 제2 내부 전극(122)에서 제2 외부 전극(132)과 가장 가까운 면에 형성된 홈부(152)의 폭의 총 합계를 의미할 수 있다. 제1 내부 전극(121) 또는 제2 내부 전극(122)의 전체 폭은, 제1 내부 전극 및 제2 내부 전극의 Y 방향의 길이를 의미할 수 있으며, 제1 및 제2 내부 전극이 제1 및 제2 외부 전극과 접하여 있는 부분의 폭 및 상기 홈부의 폭의 총합을 더한 길이에 해당할 수 있다. 제1 내부 전극(121) 또는 제2 내부 전극(122)의 전체 폭에 대하여 제1 내부 전극(121) 또는 제2 내부 전극(122)의 홈부(151, 152)의 폭의 총합이 전술한 범위를 만족하는 경우 외부의 수분 침투로 인한 결함 발생을 최소화 할 수 있다.
본 발명의 일 실시형태에서, 홈부(151, 152)의 길이(t1)는 5 μm 이하일 수 있다. 상기 홈부(151, 152)의 길이(t1)는 홈부(151, 152)의 제2 방향(X 방향)의 길이를 의미할 수 있다. 도 6은 본 실시예에 따른 홈부의 길이(t1)를 나타내는 모식도이다. 도 6을 참조하면, Y 방향에서 바라보았을 때, 홈부의 길이(t1)는 내부 전극과 외부 전극이 닿아 있지 않은 길이를 의미할 수 있다. 본 발명에 따른 홈부(151, 152)의 길이가 5 μm를 초과하는 경우, 내부 전극(121, 122)과 외부 전극(131, 132)의 접촉성이 저하되는 문제가 발생할 수 있다. 상기 홈부(151, 152)의 길이의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0 μm 초과, 0.01 μm 이상일 수 있다. 상기 홈부(151, 152)의 길이가 전술한 범위 보다 짧을 경우 내부 전극(121, 122)과 외부 전극(131, 132)의 접촉성 불량과 동시에 내습 신뢰성이 저하될 수 있다.
본 발명의 다른 실시예에서, 제1 내부 전극(121)과 제1 외부 전극(131)의 계면 및/또는 제2 내부 전극(122)과 제2 외부 전극(132)의 계면에 글라스층이 배치될 수 있다. 상기 글라스층은 내부 전극 및/또는 외부 전극에 포함되는 글라스가 소성 과정에서 용출된 것일 수 있다. 상기 글라스층은 외부 수분 등을 차단하는 역할을 하며, 그 두께는 접촉성에 영향을 주지 않는 범위에서 적절히 선택될 수 있다. 상기 글라스층의 두께는 예를 들어 5 μm이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나 예를 들어 0 μm 초과, 0.01 μm 이상일 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 내부 전극(121, 122)의 최외곽에는 제1 및 제2 커버부가 배치될 수 있다. 상기 제1 및 제2 커버부는 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 하부 및 상부 커버부는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
제1 및 제2 커버부는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 커버부의 각 두께는 특별히 제한되는 것은 아니나, 예를 들어, 25 μm 이하일 수 있다. 상기 제1 및 제2 커버부의 각 두께를 최소화하여 커패시터 부품(100)의 단위 부피당 용량을 향상시킬 수 있다.
또한, 제1 및 제2 커버부의 각 두께의 하한은 특별히 한정하지 않으며 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경(R1)을 고려하여 적절하게 선택할 수 있고, 예를 들어 5μm 이상일 수 있다.
여기서, 제1 및 제2 커버부의 각 두께는 제1 및 제2 보호부의 제1 방향(X 방향) 길이를 의미할 수 있다.
본 발명의 일례에서, 바디의 제2 방향의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 전기적으로 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제1 방향(Z 방향)의 양 면 및 제3 방향(Y 방향)으로 연장되어 배치될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 상기 바디의 제1 및 제2 면(1, 2)의 일부까지 연장되어 배치될 수 있다. 또한, 제1 및 제2 외부 전극(131, 132)은 바디의 제5 및 제6 면(5, 6)의 일부까지도 연장되어 배치될 수 있다.
제1 및 제2 외부 전극(131, 132) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질과 글라스를 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 외부 전극을 전술한 도전성 페이스트로 형성함으로써 충분한 전도성을 유지하면서도, 첨가한 글라스로 인하여 외부 전극의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
상기 제1 및 제2 외부 전극에 포함되는 글라스 성분은 산화물 들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
하나의 예시에서, 제1 및 제2 외부 전극의 중심부의 두께는 1 um 내지 10 um의 범위 내일 수 있다. 상기 외부 전극의 중심부의 두께는 외부 전극이 형성된 면의 네 모서리를 기준으로, 서로 마주보는 모서리를 연결한 선의 교점에서 측정한 값일 수 있다. 외부 전극이 상기 두께 보다 얇은 경우 모서리 부분의 바디가 노출될 가능성이 생기며, 상기 두께보다 두꺼운 경우 소성 과정에서 크랙이 발생할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 외부 전극(131a, 132a) 상에 각각 도금층(131b, 132b)이 배치될 수 있다. 상기 도금층(131b, 132b)은 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 도금층(131b, 132b)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다. 상기 도금층을 포함하여 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및/또는 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.
하나의 예시에서, 도금층의 중심부의 두께는 3 um 내지 5 um의 범위 내일 수 있다. 상기 도금층의 중심부의 두께는 도금층이 형성된 면의 네 모서리를 기준으로, 서로 마주보는 모서리를 연결한 선의 교점에서 측정한 값일 수 있다. 도금층이 상기 두께 보다 얇은 경우 외부 수분의 침입을 효과적으로 차단하지 못할 가능성이 있으며, 상기 두께보다 두꺼운 경우 기판 실장 시 외부의 열로 인해 도금층이 분리될 수 있다.
본 발명 일 실시형태에서, 제1 외부 전극(231a)과 도금층(231b)의 계면 및 제2 외부 전극(232a)과 도금층(232b)의 계면에 금속 산화물(361)이 배치되어 있을 수 있다. 상기 금속 산화물(361)은 알루미늄(Al)을 가장 많이 함유할 수 있으나, 이에 한정되는 것은 아니며 마그네슘(Mg), 망간(Mn), 니켈(Ni), 리튬(Li), 규소(Si), 티타늄(Ti), 바륨(Ba) 및 이들의 합금을 포함하는 군에서 선택되는 1종 이상일 수 있다.
상기 금속 산화물은 예를들어, 아일랜드 형태, 복수의 산화물 형태, 비정질인 형태 및 파우더 형상인 형태 중 하나 이상일 수 있으며, 상기 형태들이 혼합된 형태로 배치되어 있을 수 있다.
이러한 금속 산화물은 도금 연결성 강화를 위해 외부전극 표면에 도출된 글라스를 제거하기 위하여 상기 금속산화물 연마재로 연마하는 과정에서 생성되거나, 또는 도금 전 외부전극 부위에 습식 화학적 성장(예를 들어 금속산화물 및 글라스계 2차상 형성), 부분적 건식 물리/화학적 성장(PVD/CVD 등)을 통하여 생성할 수 있다.
상기 금속 산화물이 외부 전극 및 도금층의 계면에 배치됨으로써, 도금액 침투에 의한 칩 내부 결함을 방지할 수 있고, 외부 전극과 도금층 계면에서의 결함으로 수분이 침투하는 것을 방지할 수 있다. 이를 통해 커패시터 부품의 내습 신뢰성 향상에도 기여할 수 있다.
외부 전극 및 도금층의 계면에 배치되는 금속 산화물은, 외부 전극과 도금층 사이 계면의 전체 길이에 대하여 5 % 내지 90 %의 범위에 속하는 길이를 가질 수 있다. 상기 금속 산화물의 길이는, 커패시터 부품의 어느 한 단면을 기준으로 할 수 있으며, 예를 들어 내부 전극에 수직인 단면 또는 내부 전극과 평행한 면을 기준으로 측정한 값일 수 있다. 즉, 커패시터 부품에 대하여 내부 전극에 수직인 단면(예를 들어 커패시터 부품의 중심을 지나는 면)에서, 외부 전극과 도금층의 계면의 전체 길이를 기준으로 할 수 있으며, 상기 단면으로 노출되는 금속 산화물의 길이의 비율일 수 있다. 상기 비율은 커패시터 부품의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다.
상기 비율은 도금 성장에 방해가 되지 않는 범위에서 조절할 수 있으며, 예를 들어 90 % 이하, 80 % 이하, 70 % 이하, 60 % 이하, 50 % 이하, 45 % 이하, 40 % 이하, 38 % 이하, 37 % 이하, 36 % 이하 또는 35 % 이하일 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 비율의 하한은, 예를 들어 1 % 이상, 2 % 이상, 3 % 이상, 4 % 이상, 5 % 이상, 6 % 이상, 7 % 이상 또는 7.5 % 이상일 수 있으나, 이에 제한되는 것은 아니다. 금속 산화물이 존재하는 길이의 비율이 전술한 범위를 만족하는 경우, 내습 신뢰성을 향상시키면서도 도금층의 끊김이 발생하지 않을 수 있다.
하기 표 1은 홈부의 길이에 따른 접촉성, 고온/고압 신뢰성 및 내습 신뢰성을 나타낸 것이다. 표 1은 각 내부 전극에 모두 홈부가 형성된 커패시터 부품을 대상으로 하였으며, 홈부의 폭의 합계가 내부 전극의 폭의 30 내지 80%의 범위에 속하는 커패시터 부품을 대상으로 하였다. 표 1에서 접촉성은 기준 용량의 상한 및 하한에 대하여 ±30%를 벗어나는 경우를 불량으로 평가하였다. 고온/고압 신뢰성 불량은 150℃에서 2Vr의 전압을 인가하였을 때, 400개 의 샘플 중 불량이 발생하는 커패시터 부품의 개수를 조사하였다. 또한, 내습 신뢰성 불량은 85℃ 85%RH 에서, 1Vr의 전압을 인가하였을 때, 400개 의 샘플 중 불량이 발생하는 커패시터 부품의 개수를 조사하였다.
홈부 길이(t1) 접촉성 불량 고온/고압, 내습 신뢰성 불량
0 um 20 / 400 12 / 400, 15 / 400
5 um 18 / 400 0 / 400, 0 / 400
10 um 251 / 400 미평가
상기 표1을 참조하면, 홈부의 길이가 5 um인 경우에 비하여, 0 um인 경우 고온 고압 신뢰성 및 내습 신뢰성이 크게 저하되는 것을 확인할 수 있으며, 홈부의 길이가 10 um인 경우 접촉성 불량이 크게 증가하는 것을 확인할 수 있다.
하기 표 2는 외부 전극과 도금층 사이의 금속 산화물의 존재 비율에 대한 도금 연결성 및 치핑률을 나타낸다. 표 2의 커패시터 부품은 Al2O3 연마제를 활용하여 외부전극부 글라스를 물리적 에칭한 이후, 연마제의 제거 비율을 조절한 후 후공정을 진행하여 제조하였다. (방식 1)
하기 표 2의 금속 산화물 비율은, 후공정 이후 완성 칩의 단면에서 외부전극과 도금층 사이에 Al2O3가 전체 계면 길이 대비 차지하고 있는 길이의 비율을 계산하였다. 도금층 끊김 빈도는 제조된 커패시터 부품 10개를 랜덤으로 선택하여, 커패시터 부품의 제2 방향의 양 단면에 대하여 길이 방향 및 두께 방향으로 소체 중간까지를 5등분하여 각 위치에서 단면의 도금층 끊김 빈도를 확인하였다. 치핑율은 제조된 커패시터 부품 400개를 랜덤으로 선택하여 소체부 외관을 현미경으로 관찰하여 빈도를 확인하였다.
금속 산화물 비율 도금층 끊김 빈도 치핑 빈도
0% 2 / 100 8 / 100
5% 0 / 100 4 / 100
10% 0 / 100 0 / 100
35% 0 / 100 0 / 100
95% 0 / 100 0 / 100
상기 표 2를 참조하면, 금속 산화물이 존재하지 않는 경우 도금층의 끊김 및치핑이 발생하는 빈도가 증가하는 것을 확인할 수 있으며, 금속 산화물이 5 %를 초과하는 경우 도금층의 끊김 및 치핑이 개선되는 것을 확인할 수 있다.
하기 표 3은 외부 전극과 도금층 사이의 금속 산화물의 존재 비율에 대한 도금 연결성 및 치핑률을 나타낸다. 표 3의 커패시터 부품은 외부전극에서 비정질 금속 산화물을 물리적 증착 방식으로 전면 코팅하고, Al2O3 연마제를 이용하여 일정 비율로 증착된 금속 산화물을 제거하여 제조하였다. (방식 2)
금속 산화물 비율 도금층 끊김 빈도 치핑 빈도
1% 0 / 100 100 / 100
5% 0 / 100 9 / 100
10% 0 / 100 0 / 100
35% 1 / 100 0 / 100
95% 100 / 100 0 / 100
상기 표 3을 참조하면, 표 2의 방식 1과 상이한 방식으로 금속 산화물을 형성하더라도, 금속 산화물이 1 % 존재하는 경우 모든 칩에서 치핑이 발생하는 것을 확인할 수 있으며, 금속 산화물이 5 %를 초과하는 경우 도금층의 끊김 및 치핑이 개선되는 것을 확인할 수 있으며, 금속 산화물이 95 %인 경우 모든 도금층에서 끊김 현상이 발생하는 것을 확인할 수 있다.
하기 표 4는 상기 방식 1 및 방식 2에 따른 고온 고압 신뢰성 및 내습 신뢰성을 나타낸다. 고온/고압 신뢰성 불량은 150℃에서 2Vr의 전압을 인가하였을 때, 400개의 샘플 중 불량이 발생하는 커패시터 부품의 개수를 조사하였다. 또한, 내습 신뢰성 불량은 85℃ 85%RH 에서, 1Vr의 전압을 인가하였을 때, 400개 의 샘플 중 불량이 발생하는 커패시터 부품의 개수를 조사하였다.
구분 고온/고압 신뢰성 불량 내습 신뢰성 불량
방식 1, 2 미적용 5 / 400 8 / 400
방식 1 적용 0 / 400 0 / 400
방식 2 적용 0 / 400 0 / 400
상기 표 4를 참조하면, 제조된 커패시터 부품의 외부 전극 부의 글라스를 물리적으로 에칭하고 연마제의 비율을 조절하는 방식 1과, 커패시터 부품의 외부 전극에 비정질 금속을 증착시키고 일정 비율로 증착된 금속 산화물을 제거하는 방식 2는, 서로 상이한 방식으로 금속 산화물의 비율을 조절함에도 고온고압 신뢰성 및 내습 신뢰성이 모두 우수한 결과를 나타냄을 확인할 수 있다. 이를 통해 본 발명에 따른 커패시터 부품의 고온고압 신뢰성 및 내습 신뢰성은 제조 방법에 따라 달라지는 것이 아닌, 금속 산화물의 존재 비율에 따라 개선되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
110: 바디
111: 유전체층
121, 122, 221, 222: 내부 전극
131, 132, 331, 332: 외부 전극
131a, 132a, 331a, 332a: 외부 전극
131b, 132b, 331b, 332b: 도금층
151, 152, 251, 252: 홈부
361: 금속 산화물

Claims (13)

  1. 유전체층, 제1 방향으로 적층되고, 서로 대향하는 제1 및 제2 내부 전극, 및 상기 제1 및 제2 내부 전극의 최외곽에 배치되며 두께가 25 μm 이하인 제1 및 제2 커버부를 포함하는 바디;
    상기 바디의 제1 방향과 수직인 제2 방향의 양면에 각각 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극 상에 각각 배치되는 도금층;을 포함하고,
    상기 제1 및 제2 외부 전극과 도금층의 계면에 금속 산화물이 배치되어 있으며,
    상기 금속 산화물은 알루미늄(Al), 마그네슘(Mg), 망간(Mn), 니켈(Ni), 리튬(Li), 규소(Si), 티타늄(Ti), 바륨(Ba) 및 이들의 합금을 포함하는 군에서 선택되는 1종 이상이고,
    상기 제1 및 제2 외부 전극은 글래스 성분을 포함하는 커패시터 부품.
  2. 제1항에 있어서,
    상기 금속 산화물은 아일랜드 형태, 복수의 산화물 형태, 비정질인 형태 및 파우더 형상인 형태 중 하나 이상인 커패시터 부품.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 구리(Cu)를 포함하는 커패시터 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 중심부의 두께는 1 내지 10 um의 범위 내인 커패시터 부품.
  6. 제1항에 있어서,
    상기 도금층은 니켈(Ni)을 포함하는 커패시터 부품.
  7. 제1항에 있어서,
    상기 도금층의 중심부의 두께는 3 내지 5 um의 범위 내인 커패시터 부품.
  8. 제1항에 있어서,
    제1 내부 전극과 제1 외부 전극의 계면 및 제2 내부 전극과 제2 외부전극의 계면 중 적어도 한 곳 이상에 홈부가 배치되는 커패시터 부품.
  9. 제8항에 있어서,
    상기 홈부는 글라스를 포함하는 커패시터 부품.
  10. 제8항에 있어서,
    상기 홈부는 제1 내부 전극과 제1 외부 전극의 계면 및 제2 내부 전극과 제2 외부전극의 계면 중 바디의 제1 방향의 가장 외곽의 계면에 배치되는 커패시터 부품.
  11. 제8항에 있어서,
    상기 홈부는 제1 내부 전극과 제1 외부 전극의 계면 및 제2 내부 전극과 제2 외부 전극의 계면에 배치되는 커패시터 부품.
  12. 제8항에 있어서,
    상기 홈부의 폭의 총합은 내부 전극의 전체 폭에 대하여 30 내지 80%의 범위 내인 커패시터 부품.
  13. 제8항에 있어서,
    상기 홈부의 길이는 5 μm 이하인 커패시터 부품.
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