JP2010021524A - 積層セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】直接めっきにより形成され、厚みが薄く、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能で信頼性の高い積層セラミック電子部品を提供する。
【解決手段】積層されたセラミック層５０と、内部導体４１（４２）とを備えたセラミック素体１０の、第１および第２の側面２１，２２に配設された、外部端子電極１，２が、直接めっきにより形成され、内部導体の露出部４１ｃ，４２ｃを被覆するように配設された下地めっき膜１ａを含み、かつ、セラミック素体の側面への内部導体の露出部の幅方向の端部５１ａ，５１ｂ，５２ａ，５２ｂと隣接するようにして、セラミック素体の側面上に空隙部６１ａ，６１ｂ，６２ａ，６２ｂが開口しており、下地めっき膜１ａ，２ａを構成するめっき金属がこれらの空隙部の内部に進入し、セラミック素体内部において内部導体と電気的に接続された構成とする。
【選択図】図４
【解決手段】積層されたセラミック層５０と、内部導体４１（４２）とを備えたセラミック素体１０の、第１および第２の側面２１，２２に配設された、外部端子電極１，２が、直接めっきにより形成され、内部導体の露出部４１ｃ，４２ｃを被覆するように配設された下地めっき膜１ａを含み、かつ、セラミック素体の側面への内部導体の露出部の幅方向の端部５１ａ，５１ｂ，５２ａ，５２ｂと隣接するようにして、セラミック素体の側面上に空隙部６１ａ，６１ｂ，６２ａ，６２ｂが開口しており、下地めっき膜１ａ，２ａを構成するめっき金属がこれらの空隙部の内部に進入し、セラミック素体内部において内部導体と電気的に接続された構成とする。
【選択図】図４
Description
本発明は、積層セラミック電子部品およびその製造方法に関し、詳しくは、内部導体と接続する外部端子電極が、セラミック素体の表面に、直接にめっきにより形成された積層セラミック電子部品およびその製造方法に関する。
近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化が進んでいる一方で、高性能化も同時に進んでいる。これらの携帯電子機器には多数の積層セラミック電子部品が搭載されているが、これらの積層セラミック電子部品についても、小型化、高性能化が要求されており、例えば、積層セラミックコンデンサにおいては、小型・大容量化が要求されている。
積層セラミックコンデンサを小型・大容量化する手段としては、セラミック層を薄層化することが有効であり、最近では、セラミック層の厚みが３μｍ以下のコンデンサが実用化されている。そして、現在、さらなる薄層化が指向されているが、セラミック層を薄層化すればするほど、内部電極間の短絡が生じやすくなるため、品質確保が難しくなるという課題がある。
別の手段としては、内部電極の有効面積を広くすることが有効である。しかし、積層セラミックコンデンサを量産する際には、セラミックグリーンシートの積層ずれ、カットずれを考慮して、内部電極とセラミック素体側面とのサイドマージンや、内部電極とセラミック素体端面とのエンドマージンをある程度確保する必要がある。したがって、内部電極の有効面積を広げようとすると、所定のマージンを確保するために、セラミック層の面積を広くする必要がある。しかし、定められた製品の寸法規格内でセラミック層の面積を広げることには限界があり、また、外部端子電極の厚みがセラミック層の面積を広げることの妨げとなる。
従来、積層セラミックコンデンサの外部端子電極は、セラミック素体端部に導電性ペーストを塗布し、焼き付けることにより形成されてきた。導電性ペーストの塗布方法としては、ペースト槽にセラミック素体端部を浸漬して引き上げる方法が主流であるが、この方法では、導電性ペーストの粘性が影響して、セラミック素体端面中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなり（具体的には３０μmを超える）、その分だけセラミック層の面積を小さくせざるを得なかった。
これを受けて、外部端子電極を直接めっきにより形成する方法が提案されている。
この方法によれば、セラミック素体端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部どうしが接続される。この方法によれば、従来の導電性ペーストによる方法に比べて、薄くフラットな電極膜を形成することが可能になる（特許文献1参照）。
この方法によれば、セラミック素体端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部どうしが接続される。この方法によれば、従来の導電性ペーストによる方法に比べて、薄くフラットな電極膜を形成することが可能になる（特許文献1参照）。
しかし、直接めっきにより外部端子電極を形成する方法の場合、従来の導電性ペーストを塗布して焼き付ける方法の場合に得られるようなガラスの接着剤効果による、外部端子電極のセラミック素体への強固な固着力を得ることができないため、めっき膜からなる外部端子電極のセラミック素体に対する固着力が不十分になりやすく、信頼性が低いという問題点がある。
本発明では、薄く、かつ、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能の積層セラミック電子部品を提供することを目的とする。
本発明では、薄く、かつ、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能の積層セラミック電子部品を提供することを目的とする。
本発明は、上記課題を解決するものであり、薄く、かつ、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能の積層セラミック電子部品および該積層セラミック電子部品を効率よく製造することが可能な積層セラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の積層セラミック電子部品は、
複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面を接続する複数の側面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、かつ、少なくとも１つの前記側面に所定の幅を有する露出部を有する内部導体と、
少なくとも１つの前記側面上に形成され、かつ、前記内部導体と電気的に接続された外部端子電極と、
を備え、
前記外部端子電極は、前記内部導体の前記露出部を被覆するようにして、少なくとも１つの前記側面上に直接めっきにより形成された下地めっき膜を含み、
前記内部導体と前記セラミック層とが接する周縁部において不連続状の空隙部が形成され、前記空隙部の一部は、前記セラミック素体の側面上に開口しており、
前記セラミック素体の側面上に開口した前記空隙部内部に前記下地めっき膜を構成するめっき金属が進入し、前記セラミック素体内部において前記内部導体と電気的に接続されていることを特徴としている。
複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面を接続する複数の側面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、かつ、少なくとも１つの前記側面に所定の幅を有する露出部を有する内部導体と、
少なくとも１つの前記側面上に形成され、かつ、前記内部導体と電気的に接続された外部端子電極と、
を備え、
前記外部端子電極は、前記内部導体の前記露出部を被覆するようにして、少なくとも１つの前記側面上に直接めっきにより形成された下地めっき膜を含み、
前記内部導体と前記セラミック層とが接する周縁部において不連続状の空隙部が形成され、前記空隙部の一部は、前記セラミック素体の側面上に開口しており、
前記セラミック素体の側面上に開口した前記空隙部内部に前記下地めっき膜を構成するめっき金属が進入し、前記セラミック素体内部において前記内部導体と電気的に接続されていることを特徴としている。
また、本発明の積層セラミック電子部品の製造方法は、
複数のセラミック層が積層されてなるセラミック素体と、前記セラミック素体内部に形成され、かつ、一部が前記セラミック素体の側面に露出した露出部を有する内部導体と、
前記セラミック素体の側面に、前記内部導体と導通し、かつ、前記内部導体の前記露出部を被覆するように形成された外部端子電極とを備えた積層セラミック電子部品の製造方法において、
前記セラミック層を介して互いに対向するように配設された前記複数の内部導体を有するとともに、前記内部導体と前記セラミック層とが接する周縁部において形成された不連続状の空隙部を有し、前記空隙部の一部が前記セラミック素体の側面上に開口しているセラミック素体を形成する工程と、
前記セラミック素体に前記外部端子電極を形成する工程において、前記セラミック素体の前記側面に、前記内部導体の前記露出部を被覆するとともに、前記セラミック素体の側面上に開口した前記空隙部内部に進入し、前記セラミック素体内部において前記内部導体と電気的に接続するように、下地めっき膜を直接めっきにより形成する工程と
を備えていることを特徴としている。
複数のセラミック層が積層されてなるセラミック素体と、前記セラミック素体内部に形成され、かつ、一部が前記セラミック素体の側面に露出した露出部を有する内部導体と、
前記セラミック素体の側面に、前記内部導体と導通し、かつ、前記内部導体の前記露出部を被覆するように形成された外部端子電極とを備えた積層セラミック電子部品の製造方法において、
前記セラミック層を介して互いに対向するように配設された前記複数の内部導体を有するとともに、前記内部導体と前記セラミック層とが接する周縁部において形成された不連続状の空隙部を有し、前記空隙部の一部が前記セラミック素体の側面上に開口しているセラミック素体を形成する工程と、
前記セラミック素体に前記外部端子電極を形成する工程において、前記セラミック素体の前記側面に、前記内部導体の前記露出部を被覆するとともに、前記セラミック素体の側面上に開口した前記空隙部内部に進入し、前記セラミック素体内部において前記内部導体と電気的に接続するように、下地めっき膜を直接めっきにより形成する工程と
を備えていることを特徴としている。
また、前記セラミック素体を形成する工程において、未焼成セラミック素体を焼成する際に前記空隙部が形成されるようにしたことを特徴としている。
本発明の積層セラミック電子部品は、外部端子電極が、内部導体の露出部を被覆するようにして、少なくとも１つの側面上に直接めっきにより形成された下地めっき膜を含み、下地めっき膜を構成するめっき金属が、内部導体の露出部の幅方向の一方端部と隣接するようにしてセラミック素体の側面上に開口した空隙部内部に進入し、セラミック素体内部において内部導体と電気的に接続された構成としているので、薄く、かつ、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能の積層セラミック電子部品を提供することが可能になる。
また、空隙部は不連続状に形成されているため、めっき金属は必要以上に電子部品本体内部に進入しない。めっき金属はめっき液の進入に伴い析出するが、めっき液が必要以上に電子部品本体内部に進入しないことから、積層セラミック電子部品の信頼性が向上する。
また、空隙部は不連続状に形成されているため、めっき金属は必要以上に電子部品本体内部に進入しない。めっき金属はめっき液の進入に伴い析出するが、めっき液が必要以上に電子部品本体内部に進入しないことから、積層セラミック電子部品の信頼性が向上する。
また、本発明の積層セラミック電子部品の製造方法は、セラミック層を介して互いに対向するように配設された複数の内部導体を有し、その一部がセラミック素体の所定の側面に露出し、内部導体の露出部の幅方向における少なくとも一方端部と隣接するようにして、セラミック素体の側面上に空隙部が開口した構造を有するセラミック素体を形成し、このセラミック素体に外部端子電極を形成する工程において、セラミック素体の側面に、内部導体の露出部を被覆するとともに、セラミック素体の側面上に開口した空隙部内部に進入し、セラミック素体内部において内部導体と電気的に接続するように、下地めっき膜を直接めっきにより形成するようにしているので、めっき膜から形成された、厚みが薄く、かつ、セラミック素体に対する固着力に優れた外部端子電極を備えた、小型、高性能の積層セラミック電子部品を効率よく製造することができる。
また、セラミック素体を形成する工程において、未焼成セラミック素体を焼成する際に空隙部が形成されるようにした場合、別途特別の工程を設けることなく空隙部を形成することが可能になり、特に有意義である。
以下に本発明の実施の形態を示して、本発明の特徴とするところをさらに詳しく説明する。
［実施形態１］
図１は、本実施形態に係る積層セラミック電子部品を示す斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図２の部分拡大図であり第１の外部端子電極の膜構造を示している。図４は、図１の模式分解平面図である。
図１および図２に示すように、この積層セラミック電子部品は、互いに対向する第１の主面１１および第２の主面１２と、それらを接続する第１の側面２１，第２の側面２２，第３の側面３１，第４の側面３２を有する直方体形状のセラミック素体１０を備えており、セラミック素体１０は、積層された複数のセラミック層５０を備えている。
図１は、本実施形態に係る積層セラミック電子部品を示す斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図２の部分拡大図であり第１の外部端子電極の膜構造を示している。図４は、図１の模式分解平面図である。
図１および図２に示すように、この積層セラミック電子部品は、互いに対向する第１の主面１１および第２の主面１２と、それらを接続する第１の側面２１，第２の側面２２，第３の側面３１，第４の側面３２を有する直方体形状のセラミック素体１０を備えており、セラミック素体１０は、積層された複数のセラミック層５０を備えている。
第１の側面２１および第２の側面２２は互いに対向し、第３の側面３１および第４の側面３２は互いに対向している。
また、第１の側面２１には第１の外部端子電極１が形成され、第２の側面２２には第２の外部端子電極２が形成されている。第１の外部端子電極１および第２の外部端子電極２は、電気的に絶縁されている。
また、第１の側面２１には第１の外部端子電極１が形成され、第２の側面２２には第２の外部端子電極２が形成されている。第１の外部端子電極１および第２の外部端子電極２は、電気的に絶縁されている。
また、第１の主面１１および第２の主面１２上には、第１の表面導体１３および第２の表面導体１４が形成されており、第１の表面導体１３は第１の外部端子電極１の折返し部分を補助し、第２の表面導体１４は第２の外部端子電極２の折返し部分を補助する。第１，第２の表面導体１３，１４は、第１，第２の側面２１，２２にも形成され得る。第１，第２の外部端子電極１，２の折返し部分を長くする必要がない場合は、第１，第２の表面導体１３，１４が形成される必要はない。
セラミック素体１０の内部には、第１の内部導体４１および第２の内部導体４２が配置されている。第１の内部導体４１は第１の側面２１まで引出され第１の外部端子電極１と電気的に接続されている。第２の内部導体４２は第２の側面２２まで引出され第２の外部端子電極２と電気的に接続されている。
図３に示すように、第１の外部端子電極１は、下地めっき膜１ａと上層めっき膜５とを有している。下地めっき膜１ａは、各第１の内部導体４１の露出部４１ｃを被覆するように、第１の側面２１上に直接めっきにより形成されている。
また、上層めっき膜５は、下地めっき膜１ａを被覆するようにして形成された第１上層めっき膜５ａと、第１上層めっき膜５ａを被覆するようにして形成された第２上層めっき膜５ｂとを有している。図示しないが、第２の外部端子電極２も同じ膜構造を有している。
図４に示すように、第１の内部導体４１は、第１の有効部４１ａと、第１の有効部４１ａから第１の側面２１まで引出された第１の引出し部４１ｂとを備えている。また、第２の内部導体４２は、第２の有効部４２ａと、第２の有効部４２ａから第２の側面２２まで引出された第２の引出し部４２ｂとを備えている。そして、第１の有効部４１ａと第２の有効部４２ａとがセラミック層５０を挟んで対向する部分において、所定の電気的特性が発現される。
そして、この実施形態１の積層セラミック電子部品においては、第１の内部導体４１の露出部４１ｃの幅方向における一方端部５１ａと隣接するようにして第１の側面２１上に空隙部６１ａ（図５，図６参照）が開口し、幅方向における他方端部５１ｂと隣接するようにして第１の側面２１上に空隙部６１ｂ（図５，図６参照）が開口し、下地めっき膜１ａを構成するめっき金属が空隙部６１ａ，６１ｂの内部にそれぞれ進入し、セラミック素体１０の内部において第１の内部導体４１と電気的に接続されている。
なお、上記露出部の空隙部６１ａ，６１ｂよりも奥側（内部側）の、内部導体の周縁部とセラミック層との境界部にも空隙部（奥側空隙部）７１が形成されているが、空隙部７１と上記露出部の空隙部６１ａ，６１ｂとは連通しておらず、また、空隙部７１自体も不連続状の空隙部となっている。
したがって、空隙部（奥側空隙部）７１には、めっき金属は進入していない。
なお、上記露出部の空隙部６１ａ，６１ｂよりも奥側（内部側）の、内部導体の周縁部とセラミック層との境界部にも空隙部（奥側空隙部）７１が形成されているが、空隙部７１と上記露出部の空隙部６１ａ，６１ｂとは連通しておらず、また、空隙部７１自体も不連続状の空隙部となっている。
したがって、空隙部（奥側空隙部）７１には、めっき金属は進入していない。
また、図４に示すように、第２の内部導体４２についても同様で、第２の内部導体４２の露出部４２ｃの幅方向における一方端部５２ａと隣接するようにして第２の側面２２上に空隙部６２ａが開口し、幅方向における他方端部５２ｂと隣接するようにして第２の側面２２上に空隙部６２ｂが開口し、下地めっき膜２ａを構成するめっき金属が第２の側面２２上の空隙部６２ａ，６２ｂの内部にそれぞれ進入し、セラミック素体１０の内部において第２の内部導体４２と電気的に接続されている。
なお、第２の内部導体４２についても第１の内部導体４１の場合と同様で、上記露出部の空隙部６２ａ，６２ｂよりも奥側（内部側）の、内部導体の周縁部とセラミック層との境界部にも空隙部（奥側空隙部）７２が形成されているが、空隙部７２と上記露出部の空隙部６２ａ，６２ｂとは連通しておらず、また、空隙部７２自体も不連続状の空隙部となっている。
したがって、空隙部（奥側空隙部）７２には、めっき金属は進入していない。
なお、第２の内部導体４２についても第１の内部導体４１の場合と同様で、上記露出部の空隙部６２ａ，６２ｂよりも奥側（内部側）の、内部導体の周縁部とセラミック層との境界部にも空隙部（奥側空隙部）７２が形成されているが、空隙部７２と上記露出部の空隙部６２ａ，６２ｂとは連通しておらず、また、空隙部７２自体も不連続状の空隙部となっている。
したがって、空隙部（奥側空隙部）７２には、めっき金属は進入していない。
図５は、第１の外部端子電極を形成する前の第１の側面２１を示し、第１の内部導体４１の露出部４１ｃの幅方向の一方端部５１ａの近傍を拡大して示している。また、図６は、第１の内部導体４１の露出部４１ｃの幅方向の両端側に空隙部６１ａ，６１ｂが形成され、さらにその奥側にも空隙部（奥側空隙部）７１が形成された状態を模式的に示している。
なお、図４からも分かるように、第２の内部導体４２についても同様に構成されている。
なお、図４からも分かるように、第２の内部導体４２についても同様に構成されている。
このように、内部導体の幅方向における端部（一方端部および他方端部）と隣接するようにして開口した空隙部の内部に下地めっき膜のめっき金属が進入することによりアンカー効果が発揮される。そして、このアンカー効果により、内部導体と外部端子電極との固着力、接続信頼性が向上する。なお、このアンカー効果は、例えば、導電性ペーストを空隙部に充填するような場合に比べて高い。なぜなら、導電性ペーストはその粘度のため空隙部内部に進入しにくいが、めっき液は粘度が低く空隙部内部に進入しやすいため、めっき金属が空隙部内部にまで十分に析出することによる。
一方、空隙部は、上述のように、不連続状に形成されており、めっき液が必要以上にセラミック素体の奥深くにまで進入しないため、製品の信頼性が損なわれるようなことはない。
一方、空隙部は、上述のように、不連続状に形成されており、めっき液が必要以上にセラミック素体の奥深くにまで進入しないため、製品の信頼性が損なわれるようなことはない。
露出部の空隙部６１ａ，６１ｂおよび６２ａ，６２ｂの幅（内部導体の露出部の幅方向に沿った寸法）は１〜３０μｍであることが好ましく、高さ（セラミック層の積層方向に沿った寸法）は０．５〜１０μｍであることが好ましい。
空隙部が小さすぎると上記アンカー効果が十分に得られない場合があり、また、空隙部が大きすぎるとめっき金属で空隙部を十分に充填することが難しくなり、耐湿性が低下する場合がある。
空隙部が小さすぎると上記アンカー効果が十分に得られない場合があり、また、空隙部が大きすぎるとめっき金属で空隙部を十分に充填することが難しくなり、耐湿性が低下する場合がある。
この実施形態では、１つの内部導体の露出部の両端にそれぞれ空隙部が形成されている場合を示したが、空隙部が内部導体の露出部の一方の端部にのみ形成されていてもよい。その場合にも、アンカー効果による内部導体と外部端子電極との固着力向上の効果を得ることができる。
なお、製造工程の条件などによっては、空隙部は必ずしも内部導体の露出部の両端に形成されるとは限らず、内部導体の露出部の一方端部のみに形成される場合がある。
また、内部導体が複数ある場合、一部の内部導体についてはいずれの端部にも空隙部が形成されていない場合があってもよい。両端部またはその一方に空隙部が形成された内部導体において、上述のアンカー効果が得られ、それによる内部導体と外部端子電極との固着力向上の効果が得られるからである。
以下、各構成の詳細について説明する。
なお、製造工程の条件などによっては、空隙部は必ずしも内部導体の露出部の両端に形成されるとは限らず、内部導体の露出部の一方端部のみに形成される場合がある。
また、内部導体が複数ある場合、一部の内部導体についてはいずれの端部にも空隙部が形成されていない場合があってもよい。両端部またはその一方に空隙部が形成された内部導体において、上述のアンカー効果が得られ、それによる内部導体と外部端子電極との固着力向上の効果が得られるからである。
以下、各構成の詳細について説明する。
＜セラミック層＞
セラミック層としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。誘電体セラミックを用いた場合は積層コンデンサとして機能し、圧電体セラミックを用いた場合は圧電部品として機能する。また、半導体セラミックを用いた場合はサーミスタとして機能する。
セラミック層の厚みは、０．１〜１０μｍであることが好ましい。この厚みは、焼成によりセラミック層が形成される場合は、焼成後の厚みを指す。
セラミック層としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。誘電体セラミックを用いた場合は積層コンデンサとして機能し、圧電体セラミックを用いた場合は圧電部品として機能する。また、半導体セラミックを用いた場合はサーミスタとして機能する。
セラミック層の厚みは、０．１〜１０μｍであることが好ましい。この厚みは、焼成によりセラミック層が形成される場合は、焼成後の厚みを指す。
＜内部導体＞
内部導体の構成材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、またはそれらの合金などを用いることができる。
内部導体の厚みは０．１〜２．０μｍであることが好ましい。この厚みは、焼成により内部導体が形成される場合は、焼成後の厚みを指す。
内部導体の構成材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、またはそれらの合金などを用いることができる。
内部導体の厚みは０．１〜２．０μｍであることが好ましい。この厚みは、焼成により内部導体が形成される場合は、焼成後の厚みを指す。
＜外部端子電極＞
下地めっき膜および上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金のめっきからなることが好ましい。
例えば、内部導体としてＮｉを用いた場合、下地めっき膜としては、Ｎｉと接合性のよいＣｕを用いることが好ましい。また、上層めっき膜第２層としては、はんだ濡れ性のよいＳｎやＡｕを用いることが好ましく、第１層としては、はんだバリア性能を有するＮｉを用いることが好ましい。
上層めっき膜は必要に応じて形成されるものであり、外部端子電極は、下地めっき膜１層から構成されたものであってもよい。
各めっき膜１層あたりの厚みは、１〜１５μｍであることが好ましい。
下地めっき膜および上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金のめっきからなることが好ましい。
例えば、内部導体としてＮｉを用いた場合、下地めっき膜としては、Ｎｉと接合性のよいＣｕを用いることが好ましい。また、上層めっき膜第２層としては、はんだ濡れ性のよいＳｎやＡｕを用いることが好ましく、第１層としては、はんだバリア性能を有するＮｉを用いることが好ましい。
上層めっき膜は必要に応じて形成されるものであり、外部端子電極は、下地めっき膜１層から構成されたものであってもよい。
各めっき膜１層あたりの厚みは、１〜１５μｍであることが好ましい。
次に、上記積層セラミック電子部品の製造方法の一例について説明する。
(１)セラミック層用のセラミックグリーンシート、内部導体用の導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストにはバインダ、溶剤などが含まれるが、これらとしては、公知の有機バインダや有機溶剤を用いることができる。
また、この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体用導電性ペーストに含まれる可塑剤の量を少なくすることが挙げられる。
(１)セラミック層用のセラミックグリーンシート、内部導体用の導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストにはバインダ、溶剤などが含まれるが、これらとしては、公知の有機バインダや有機溶剤を用いることができる。
また、この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体用導電性ペーストに含まれる可塑剤の量を少なくすることが挙げられる。
(２)それから、上述のセラミックグリーンシート上に、例えば、スクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部導体パターンを形成する。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体パターンの露出部の一方端部や他方端部の近傍にセルロース系の樹脂を含むペーストを塗布しておき、焼成時にセルロース系の樹脂を飛散させる方法が挙げられる。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体パターンの露出部の一方端部や他方端部の近傍にセルロース系の樹脂を含むペーストを塗布しておき、焼成時にセルロース系の樹脂を飛散させる方法が挙げられる。
(３)内部導体パターンが印刷されたセラミックグリーンシートを所定枚数積層し、その上下に内部導体パターンが印刷されていない外層用セラミックグリーンシートを所定枚数積層し、生のマザー積層体を作製する。マザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。なお、セラミックグリーンシートの具体的な積層順序などに特別の制約はない。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、圧着時に金型とマザー積層体の間に薄膜フィルムを挟む方法が挙げられる。圧着力を制御することにより、上記空隙部を形成することができる。なお、薄膜フィルムとしては、ＰＰ（ポリプロピレン）フィルムやＰＥＴ（ポリエチレンテレフタレート）フィルムなどを用いることが可能である。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、圧着時に金型とマザー積層体の間に薄膜フィルムを挟む方法が挙げられる。圧着力を制御することにより、上記空隙部を形成することができる。なお、薄膜フィルムとしては、ＰＰ（ポリプロピレン）フィルムやＰＥＴ（ポリエチレンテレフタレート）フィルムなどを用いることが可能である。
(４)生のマザー積層体を所定のサイズにカットし、生チップを切り出す。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体の露出部の一方端部や他方端部にレーザー加工を施す方法が挙げられる。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、内部導体の露出部の一方端部や他方端部にレーザー加工を施す方法が挙げられる。
(５)それから、生チップを焼成する。焼成温度は、セラミックグリーンシートや内部電極用の導電ペーストの材料にもよるが、９００〜１３００℃であることが好ましい。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、低酸素分圧の雰囲気における焼成時間を長く設定することにより内部導体を大きく収縮させる方法が挙げられる。
より具体的には、トップ温度に到達する前の焼成前半の保持温度を６５０〜８００℃、保持時間を１〜２ｈｒとし、保持後すぐに、Ｈ2／Ｎ2混合ガスを投入し、酸素分圧を１０-8〜１０-12ＭＰａとすることにより内部導体の露出部の幅方向における端部に空隙部を形成することができる。
この工程において採用することが可能な、上記空隙部を形成するための手段の一つとして、例えば、低酸素分圧の雰囲気における焼成時間を長く設定することにより内部導体を大きく収縮させる方法が挙げられる。
より具体的には、トップ温度に到達する前の焼成前半の保持温度を６５０〜８００℃、保持時間を１〜２ｈｒとし、保持後すぐに、Ｈ2／Ｎ2混合ガスを投入し、酸素分圧を１０-8〜１０-12ＭＰａとすることにより内部導体の露出部の幅方向における端部に空隙部を形成することができる。
(６)それから、必要に応じて、バレル研磨などの方法により、チップ（セラミック素体）の稜部や角部に丸みを付けた後、めっき処理を施し、内部導体の露出部上に下地めっき膜を形成する。
めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。
なお、第１，第２の表面導体１３，１４（図２参照）を形成する場合は、あらかじめ最外層のセラミックグリーンシート上に表面導体パターンを印刷して、セラミック素体と同時焼成してもよく、また、焼成後のセラミック素体の主面上に表面導体を印刷してから焼き付けてもよい。
めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。
なお、第１，第２の表面導体１３，１４（図２参照）を形成する場合は、あらかじめ最外層のセラミックグリーンシート上に表面導体パターンを印刷して、セラミック素体と同時焼成してもよく、また、焼成後のセラミック素体の主面上に表面導体を印刷してから焼き付けてもよい。
(７)それから、必要に応じて、下地めっき膜上に１層以上の上層めっき膜を形成する。
これにより、図１〜４に示すような構造を有する積層セラミック電子部品を得ることができる。
これにより、図１〜４に示すような構造を有する積層セラミック電子部品を得ることができる。
［実施形態２］
図７は本発明の実施形態２にかかる積層セラミック電子部品を示す図である。この実施形態２の積層セラミック電子部品は、セラミック素体１０が、第１の側面２１に露出部を有する第１のダミー内部導体Ｄ1と、第２の側面に露出部を有する第２のダミー内部導体Ｄ2と、をさらに備えていることを除いて、上記実施形態１の積層セラミックコンデンサと実質的に同様に構成されている。図７において、図２、図４と同一符号を付した部分は同一部分または相当する部分を示している。
図７は本発明の実施形態２にかかる積層セラミック電子部品を示す図である。この実施形態２の積層セラミック電子部品は、セラミック素体１０が、第１の側面２１に露出部を有する第１のダミー内部導体Ｄ1と、第２の側面に露出部を有する第２のダミー内部導体Ｄ2と、をさらに備えていることを除いて、上記実施形態１の積層セラミックコンデンサと実質的に同様に構成されている。図７において、図２、図４と同一符号を付した部分は同一部分または相当する部分を示している。
第１、第２のダミー内部導体Ｄ1，Ｄ2は、いずれも電気的特性の発現に寄与しない電極である。
第１のダミー内部導体Ｄ1は、第２の有効内部導体４２と同一平面上に形成されているとともに、第１、第２の有効内部導体が存在しない外層部にも配置されている。なお、外層部では、第１、第２のダミー内部導体Ｄ1，Ｄ2は、同一平面上に配置されている。図７において、図２と同一符号を付した部分は同一部分または相当する部分を示している。
第１のダミー内部導体Ｄ1は、第２の有効内部導体４２と同一平面上に形成されているとともに、第１、第２の有効内部導体が存在しない外層部にも配置されている。なお、外層部では、第１、第２のダミー内部導体Ｄ1，Ｄ2は、同一平面上に配置されている。図７において、図２と同一符号を付した部分は同一部分または相当する部分を示している。
また、図７に示すように、第１の側面２１上において、第１の有効内部導体４１の露出部４１ｃと、第１のダミー内部導体Ｄ1の露出部Ｄ1aとはセラミック層５０の積層方向に沿って交互に配列されている。また、第２の側面２２上においても、同様に、第２の有効内部導体４２の露出部４２ｃと、第２のダミー内部導体Ｄ2の露出部Ｄ2aとはセラミック層５０の積層方向に沿って交互に配列されている。ただし、外層部ではダミー内部導体Ｄ1，Ｄ2が連続して配設されている。
この実施形態２のように、ダミー内部導体を設けることにより、ダミー内部導体の露出部の幅方向（セラミック層の積層方向）の一方端部や他方端部にも空隙部が形成され得るので、この部分におけるアンカー効果も期待することができる。
また、側面上における内部導体の露出部どうしの間隔を短くすることができるため、下地めっき膜のめっき成長を促進することができる。
なお、ダミー内部電極の配設態様に特別の制約はなく、例えば、外層部へのダミー内部電極を省略することも可能である。
なお、ダミー内部電極の配設態様に特別の制約はなく、例えば、外層部へのダミー内部電極を省略することも可能である。
［実施形態３］
図８は、本発明の実施形態３にかかるアレイタイプの積層セラミック電子部品（コンデンサアレイ）を示す図、図９は内部導体の配設パターンを説明する図である。この実施形態３のアレイタイプの積層セラミック電子部品は、互いに対向する第１および第２の主面１１，１２と、互いに対向する第１および第２の側面２１，２２と、互いに対向する第３および第４の側面３１，３２と、を有する直方体形状のコンデンサアレイ本体（セラミック素体）１０Ａを備えている。
図８は、本発明の実施形態３にかかるアレイタイプの積層セラミック電子部品（コンデンサアレイ）を示す図、図９は内部導体の配設パターンを説明する図である。この実施形態３のアレイタイプの積層セラミック電子部品は、互いに対向する第１および第２の主面１１，１２と、互いに対向する第１および第２の側面２１，２２と、互いに対向する第３および第４の側面３１，３２と、を有する直方体形状のコンデンサアレイ本体（セラミック素体）１０Ａを備えている。
そして、コンデンサアレイ本体１０Ａの第１の側面２１には複数の第１の外部端子電極１０１が形成され、第２の側面２２には複数の第２の外部端子電極１０２が形成されている。なお、第１の外部端子電極１０１と第２の外部端子電極１０２とは、電気的に絶縁されている。
また、コンデンサアレイ本体１０Ａの内部には、図９に示すように、セラミック層（誘電体層）５０を介して互いに対向するように、複数の第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ、および、複数の第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄが配置されている。すなわち、第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ、および、第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄは、同一平面についてみると、コンデンサアレイ本体１０Ａの長手方向に沿って交互に形成されており、積層方向についてみると、第１の有効内部導体（１４１ａ〜１４１ｄ）と第２の有効内部導体（１４２ａ〜１４２ｄ）がセラミック層５０を介して対向するように配設されている。そして、図９に示すように、各第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄは第１の側面２１まで引出されて、第１の外部端子電極１０１と電気的に接続され、各第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄは第２の側面２２まで引出され第２の外部端子電極１０２と電気的に接続されている。
この実施形態３のアレイタイプの積層セラミックコンデンサにおいては、各第１の有効内部導体１４１と各第２の有効内部導体１４２とがセラミック層５０を挟んで対向することにより形成される４つのコンデンサ部Ｃ１，Ｃ２，Ｃ３，Ｃ４が、コンデンサアレイ本体１０Ａの長手方向に沿って形成されている。
この実施形態３のような多端子型の積層セラミック電子部品では、外部端子電極が帯状であり、内部導体の露出部の面積が小さいため、実施形態１のような２端子の積層セラミック電子部品に比べて、内部導体と外部端子電極との固着力が不十分になりやすいが、このような多端子型の積層セラミック電子部品において本発明を適用することにより、内部導体の露出部の、幅方向の端部に形成される空隙部の内部に下地めっき膜を構成するめっき金属が進入することによるアンカー効果により、内部導体と外部端子電極の固着力を向上させることが可能になり、特に有意義である。
［実施形態４］
図１０は本発明の実施形態４にかかる、多端子タイプの、低ＥＳＬ型積層セラミックコンデンサの内部導体パターンを示す図である。
この実施形態４の積層セラミックコンデンサにおいて、第１の有効内部導体４１は複数（この実施形態４では４個）の引出し部２４１ａ，２４１ｂ，２４１ｃ，２４１ｄを有し、第２の有効内部導体４２も複数（この実施形態６では４個）の引出し部２４２ａ，２４２ｂ，２４２ｃ，２４２ｄを有している。
図１０は本発明の実施形態４にかかる、多端子タイプの、低ＥＳＬ型積層セラミックコンデンサの内部導体パターンを示す図である。
この実施形態４の積層セラミックコンデンサにおいて、第１の有効内部導体４１は複数（この実施形態４では４個）の引出し部２４１ａ，２４１ｂ，２４１ｃ，２４１ｄを有し、第２の有効内部導体４２も複数（この実施形態６では４個）の引出し部２４２ａ，２４２ｂ，２４２ｃ，２４２ｄを有している。
なお、第１の側面２１、第２の側面２２それぞれにおいて、第１の有効内部導体４１の引出し部２４１ａ，２４１ｂ，２４１ｃ，２４１ｄと第２の有効内部導体４２の引出し部２４２ａ，２４２ｂ，２４２ｃ，２４２ｄは、図１０に示すように、互いに噛み合うような態様、すなわち、平面的にみると、
(ａ)第１の有効内部導体４１の一つの引出し部２４１ｂが、第２の有効内部導体４２の引出し部２４２ａ，２４２ｂの間に位置し、
(ｂ)第１の有効内部導体４１の他の一つの引出し部２４１ｃが、第２の有効内部導体４２の引出し部２４２ｃ，２４２ｄの間に位置し、
(ｃ)第２の有効内部導体４２の一つの引出し部２４２ａが、第１の有効内部導体４１の引出し部２４１ａ，２４１ｂの間に位置し、
(ｄ)第２の有効内部導体４２の他の一つの引出し部２４２ｄが、第１の有効内部導体４１の引出し部２４１ｃ，２４１ｄの間に位置する
ような態様で配置されている。
(ａ)第１の有効内部導体４１の一つの引出し部２４１ｂが、第２の有効内部導体４２の引出し部２４２ａ，２４２ｂの間に位置し、
(ｂ)第１の有効内部導体４１の他の一つの引出し部２４１ｃが、第２の有効内部導体４２の引出し部２４２ｃ，２４２ｄの間に位置し、
(ｃ)第２の有効内部導体４２の一つの引出し部２４２ａが、第１の有効内部導体４１の引出し部２４１ａ，２４１ｂの間に位置し、
(ｄ)第２の有効内部導体４２の他の一つの引出し部２４２ｄが、第１の有効内部導体４１の引出し部２４１ｃ，２４１ｄの間に位置する
ような態様で配置されている。
この積層セラミックコンデンサにおいても、外部端子電極はコンデンサ本体の側面に露出した、第１および第２の有効内部導体の引出し部（露出部）を覆うように形成されることになる。
この実施形態４のような多端子型の積層セラミック電子部品（低ＥＳＬ型積層セラミックコンデンサ）の場合にも、本発明を適用することにより、内部導体の露出部の、幅方向の端部に形成される空隙部の内部に下地めっき膜を構成するめっき金属が進入することによるアンカー効果により、内部導体と外部端子電極との固着力の大きい、信頼性の高い積層セラミック電子部品を得ることが可能になる。
＜本発明の要件を備えた積層セラミック電子部品（実施例の試料）の作製＞
(１)まず、セラミック原料粉末に有機バインダを１０重量％添加し、トルエンとエタノールの混合有機溶剤を５０重量％、可塑剤を５重量％加え、メディア式分散機を用いて十分混合し、誘電体原料スラリーを作製した。
そして、この誘電体原料スラリーを、グラビアコーターによってポリエステルフィルム上に塗布し、厚さ５μｍのセラミックグリーンシートを形成した。
(１)まず、セラミック原料粉末に有機バインダを１０重量％添加し、トルエンとエタノールの混合有機溶剤を５０重量％、可塑剤を５重量％加え、メディア式分散機を用いて十分混合し、誘電体原料スラリーを作製した。
そして、この誘電体原料スラリーを、グラビアコーターによってポリエステルフィルム上に塗布し、厚さ５μｍのセラミックグリーンシートを形成した。
(２)次に、Ｎｉ粉末１０ｇとエチルセルロースを、ブチルカルビトールに分散、溶解させ、Ｎｉペーストを作製した。そして、このＮｉペーストを用いて上記セラミックグリーンシート上に内部電極パターンを印刷し、乾燥した。
(３)そして、内部電極パターンを印刷し、乾燥したセラミックグリーンシートを複数枚積層し、その上下に印刷されていないセラミックグリーンシートを積層して積層体を得た。
(４)次に、この積層体を、金型を用い、６０℃で厚さ方向に約５００ＭＰａの圧力を加えて圧着した後、格子状に裁断し、未焼成の積層チップを得た。
(５)それから、未焼成の積層チップを焼成炉に入れ、６５０℃まで加熱し、２ｈｒ保持して有機バインダを焼成させた。そして、２ｈｒ保持の終了後、Ｈ2、Ｎ2混合ガスを投入し、３００℃／ｈｒの速度で１２５０℃まで加熱、昇温した。そして、１２５０℃到達後から、Ｈ2、Ｎ2混合ガスを投入し、１０-11ＭＰａの低酸素分圧下で２時間保持した。この後、５０℃／ｈｒの速度で７００℃まで降温した後、室温まで冷却して焼成体（セラミック素体）を得た。
このセラミック素体の、内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅４〜１６μｍ、高さ０．６〜４μｍの空隙が形成されていることが確認された。これは、上述のように、６５０℃で保持した時点で、Ｎｉの酸化領域がなくなるとともに、セラミック界面でＮｉを保持する力が低下し、表面張力によってＮｉが収縮したことによるものである。
このセラミック素体の、内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅４〜１６μｍ、高さ０．６〜４μｍの空隙が形成されていることが確認された。これは、上述のように、６５０℃で保持した時点で、Ｎｉの酸化領域がなくなるとともに、セラミック界面でＮｉを保持する力が低下し、表面張力によってＮｉが収縮したことによるものである。
(６)次いで、バレル研磨などの方法により、焼成体の稜部や角部に丸みを付けた後、電解バレルめっきにより、焼成体の端面に直接Ｃｕめっきを行い、下地めっき膜を形成した。その後、同様にＮｉめっき、Ｓｎめっきを施して上層めっき膜を形成し、本発明の実施例１にかかる積層セラミック電子部品（実施例１の試料）を得た。
なお、Ｃｕめっき膜（下地めっき膜）を形成する際のめっき条件は下記の通りである。
めっき浴成分：上村工業社製ピロプライトプロセス
ｐＨ ：８．６
温度 ：５５℃
めっき工法 ：水平回転バレルめっき
バレル周期 ：２．６ｍ／ｍｉｎ
スチールボール寸法：直径１．３ｍｍ
電流密度×時間：０．３Ａ／ｄｍ2×３００ｍｉｎ
めっき浴成分：上村工業社製ピロプライトプロセス
ｐＨ ：８．６
温度 ：５５℃
めっき工法 ：水平回転バレルめっき
バレル周期 ：２．６ｍ／ｍｉｎ
スチールボール寸法：直径１．３ｍｍ
電流密度×時間：０．３Ａ／ｄｍ2×３００ｍｉｎ
＜比較用の積層セラミック電子部品（比較例の試料）の作製＞
次に、比較用の積層セラミック電子部品を作製した。
この比較用の積層セラミック電子部品を作製するにあたっては、上記(４)の未焼成の積層チップを得るまでの工程は上記実施例１の場合と同様とした。
そして、上記(５)の焼成工程において、この比較例では、未焼成の積層チップを焼成炉に入れ、８５０℃まで加熱し、４ｈｒ保持して有機バインダを焼成させた。
その後、３００℃／ｈｒの速度で１２５０℃まで加熱、昇温した。そして、１２５０℃到達後からＨ2、Ｎ2混合ガスを投入し、１０-11ＭＰａの低酸素分圧下で２時間保持した。
その後、５０℃／ｈｒの速度で７００℃まで降温し、室温まで冷却して焼成体（比較用のセラミック素体）を得た。
その後、上記(６)の工程と同様に、バレル研磨などの方法により、焼成体の稜部や角部に丸みを付けた後、電解バレルめっきにより、焼成体の端面に直接Ｃｕめっきを行い、下地めっき膜を形成した。その後、同様にＮｉめっき、Ｓｎめっきを施して上層めっき膜を形成し、比較用の積層セラミック電子部品（比較例の試料）を得た。
次に、比較用の積層セラミック電子部品を作製した。
この比較用の積層セラミック電子部品を作製するにあたっては、上記(４)の未焼成の積層チップを得るまでの工程は上記実施例１の場合と同様とした。
そして、上記(５)の焼成工程において、この比較例では、未焼成の積層チップを焼成炉に入れ、８５０℃まで加熱し、４ｈｒ保持して有機バインダを焼成させた。
その後、３００℃／ｈｒの速度で１２５０℃まで加熱、昇温した。そして、１２５０℃到達後からＨ2、Ｎ2混合ガスを投入し、１０-11ＭＰａの低酸素分圧下で２時間保持した。
その後、５０℃／ｈｒの速度で７００℃まで降温し、室温まで冷却して焼成体（比較用のセラミック素体）を得た。
その後、上記(６)の工程と同様に、バレル研磨などの方法により、焼成体の稜部や角部に丸みを付けた後、電解バレルめっきにより、焼成体の端面に直接Ｃｕめっきを行い、下地めっき膜を形成した。その後、同様にＮｉめっき、Ｓｎめっきを施して上層めっき膜を形成し、比較用の積層セラミック電子部品（比較例の試料）を得た。
＜特性の評価＞
上述のようにして作製した実施例１の試料と比較用の試料について、外部端子電極のセラミック素体への固着力を測定したところ、比較例の試料の場合、固着力が３１．５Ｎであったのに対して、実施例１の試料の場合、固着力が４２．７Ｎに向上していることが確認された。なお、固着力を測定するにあたっては、各試料をガラスエポキシ基板上にはんだ付けにより実装した後、せん断試験機により、各試料の側面から各試料の端面と平行な方向に０．５ｍｍ／secで荷重を加え、Ｃｕめっき膜が焼成体から剥離した時点での荷重を固着力とした。
上述のようにして作製した実施例１の試料と比較用の試料について、外部端子電極のセラミック素体への固着力を測定したところ、比較例の試料の場合、固着力が３１．５Ｎであったのに対して、実施例１の試料の場合、固着力が４２．７Ｎに向上していることが確認された。なお、固着力を測定するにあたっては、各試料をガラスエポキシ基板上にはんだ付けにより実装した後、せん断試験機により、各試料の側面から各試料の端面と平行な方向に０．５ｍｍ／secで荷重を加え、Ｃｕめっき膜が焼成体から剥離した時点での荷重を固着力とした。
実施例１の(１)の、誘電体原料スラリーの作製工程において、可塑剤量を５重量％から２重量％へと変更した。
そして、この誘電体原料スラリーを用いて、未焼成の積層チップを作製し、これを上記実施例１の場合と同様の条件で焼成することにより焼成体（セラミック素体）を作製した。
この焼成体の内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅９〜３３μｍ、高さ０．８〜１０μｍの空隙が形成されることが確認された。
その後、上記実施例１の場合と同様の手順で、本発明の実施例２にかかる積層セラミック電子部品（実施例２の試料）を作製した。
そして、この誘電体原料スラリーを用いて、未焼成の積層チップを作製し、これを上記実施例１の場合と同様の条件で焼成することにより焼成体（セラミック素体）を作製した。
この焼成体の内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅９〜３３μｍ、高さ０．８〜１０μｍの空隙が形成されることが確認された。
その後、上記実施例１の場合と同様の手順で、本発明の実施例２にかかる積層セラミック電子部品（実施例２の試料）を作製した。
この実施例２の試料と、上記実施例１において作製したものと同じ比較用の試料について、外部端子電極のセラミック素体への固着力を測定したところ、比較例の試料の場合、固着力が３１．５Ｎであったのに対して、実施例２の試料の場合、固着力は６３．２Ｎに向上することが確認された。
なお、固着力の測定方法は、上記実施例１の場合と同様とした。
なお、固着力の測定方法は、上記実施例１の場合と同様とした。
実施例１の(４)の、積層体の圧着工程において、金型と積層体の間に薄膜フィルムを挟み、６０℃で厚さ方向に約５００ＭＰａの圧力を加えて圧着することにより、未焼成の積層チップを作製した。
なお、薄膜フィルムとしては、５０μｍ厚みのＰＥＴフィルムを用いた。
そして、この未焼成の積層チップを上記実施例１の場合と同様の条件で焼成することにより焼成体（セラミック素体）を作製した。焼成体の内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅６〜２６μｍ、高さ１〜６μｍの空隙が形成されることが確認された。
その後、上記実施例１の場合と同様の手順で、本発明の実施例２にかかる積層セラミック電子部品（実施例３の試料）を作製した。
なお、薄膜フィルムとしては、５０μｍ厚みのＰＥＴフィルムを用いた。
そして、この未焼成の積層チップを上記実施例１の場合と同様の条件で焼成することにより焼成体（セラミック素体）を作製した。焼成体の内部導体の露出部の幅方向の端部を、ＳＥＭ、２０００倍の条件で観察したところ、幅６〜２６μｍ、高さ１〜６μｍの空隙が形成されることが確認された。
その後、上記実施例１の場合と同様の手順で、本発明の実施例２にかかる積層セラミック電子部品（実施例３の試料）を作製した。
この実施例３の試料と上記実施例１で作製したものと同じ比較用の試料について、外部端子電極のセラミック素体への固着力を測定したところ、比較例の試料の場合、固着力が３１．５Ｎであったのに対して、実施例３の試料の場合、固着力は４９．３Ｎに向上することが確認された。
なお、固着力の測定方法は、上記実施例１の場合と同様とした。
なお、固着力の測定方法は、上記実施例１の場合と同様とした。
本発明は、上記実施形態や実施例に限定されるものではなく、内部導体や外部端子電極の構成材料、内部導体の露出部を接続する接続部の形状や形成方法、上記空隙部の形成方法、外部端子電極の形成方法などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
上述のように、本発明によれば、直接めっきにより形成され、厚みが薄く、セラミック素体に対する固着力に優れた外部端子電極を有する、小型、高性能で、信頼性の高い積層セラミック電子部品を効率よく製造することが可能になる。
したがって、本発明は、セラミック素体内に内部導体が配設され、この内部導体と導通するように、セラミック素体の表面に直接めっきにより外部端子電極が配設された構造を有する種々の積層セラミック電子部品、例えば、積層セラミックコンデンサ、積層チップインダクタ、積層チップサーミスタなどに広く適用することができる。
したがって、本発明は、セラミック素体内に内部導体が配設され、この内部導体と導通するように、セラミック素体の表面に直接めっきにより外部端子電極が配設された構造を有する種々の積層セラミック電子部品、例えば、積層セラミックコンデンサ、積層チップインダクタ、積層チップサーミスタなどに広く適用することができる。
１ 第１の外部端子電極
１ａ，２ａ 下地めっき膜
２ 第２の外部端子電極
５ 上層めっき膜
５ａ 上層第１めっき膜
５ｂ 上層第２めっき膜
１０ セラミック素体
１０Ａ コンデンサアレイ本体（セラミック素体）
１１ 第１の主面
１２ 第２の主面
１３ 第１の表面導体
１４ 第２の表面導体
２１ 第１の側面
２２ 第２の側面
３１ 第３の側面
３２ 第４の側面
４１ 第１の内部導体
４２ 第２の内部導体
４１ａ 第１の有効部
４１ｂ 第１の引出し部
４１ｃ 第１の有効内部導体の露出部
４２ａ 第２の有効部
４２ｂ 第２の引出し部
４２ｃ 第２の有効内部導体の露出部
５０ セラミック層
５１ａ 第１の内部導体の露出部の幅方向における一方端部
５１ｂ 第１の内部導体の露出部の幅方向における他方端部
５２ａ 第２の内部導体の露出部の幅方向における一方端部
５２ｂ 第２の内部導体の露出部の幅方向における他方端部
６１ａ，６１ｂ 第１の内部導体の露出部の空隙部
６２ａ，６２ｂ 第２の内部導体の露出部の空隙部
７１，７２ 空隙部（奥側空隙部）
１０１ 第１の外部端子電極
１０２ 第２の外部端子電極
１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ 第１の有効内部導体
１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ 第２の有効内部導体
２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ 第１の有効内部導体の引出し部
２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ 第２の有効内部導体の引出し部
Ｃ１，Ｃ２，Ｃ３，Ｃ４， コンデンサ部
Ｄ1 第１のダミー内部導体
Ｄ2 第２のダミー内部導体
Ｄ1a 第１のダミー内部導体の露出部
Ｄ2a 第２のダミー内部導体の露出部
１ａ，２ａ 下地めっき膜
２ 第２の外部端子電極
５ 上層めっき膜
５ａ 上層第１めっき膜
５ｂ 上層第２めっき膜
１０ セラミック素体
１０Ａ コンデンサアレイ本体（セラミック素体）
１１ 第１の主面
１２ 第２の主面
１３ 第１の表面導体
１４ 第２の表面導体
２１ 第１の側面
２２ 第２の側面
３１ 第３の側面
３２ 第４の側面
４１ 第１の内部導体
４２ 第２の内部導体
４１ａ 第１の有効部
４１ｂ 第１の引出し部
４１ｃ 第１の有効内部導体の露出部
４２ａ 第２の有効部
４２ｂ 第２の引出し部
４２ｃ 第２の有効内部導体の露出部
５０ セラミック層
５１ａ 第１の内部導体の露出部の幅方向における一方端部
５１ｂ 第１の内部導体の露出部の幅方向における他方端部
５２ａ 第２の内部導体の露出部の幅方向における一方端部
５２ｂ 第２の内部導体の露出部の幅方向における他方端部
６１ａ，６１ｂ 第１の内部導体の露出部の空隙部
６２ａ，６２ｂ 第２の内部導体の露出部の空隙部
７１，７２ 空隙部（奥側空隙部）
１０１ 第１の外部端子電極
１０２ 第２の外部端子電極
１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ 第１の有効内部導体
１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ 第２の有効内部導体
２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ 第１の有効内部導体の引出し部
２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ 第２の有効内部導体の引出し部
Ｃ１，Ｃ２，Ｃ３，Ｃ４， コンデンサ部
Ｄ1 第１のダミー内部導体
Ｄ2 第２のダミー内部導体
Ｄ1a 第１のダミー内部導体の露出部
Ｄ2a 第２のダミー内部導体の露出部
Claims (3)
- 複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面を接続する複数の側面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、かつ、少なくとも１つの前記側面に所定の幅を有する露出部を有する内部導体と、
少なくとも１つの前記側面上に形成され、かつ、前記内部導体と電気的に接続された外部端子電極と、
を備え、
前記外部端子電極は、前記内部導体の前記露出部を被覆するようにして、少なくとも１つの前記側面上に直接めっきにより形成された下地めっき膜を含み、
前記内部導体と前記セラミック層とが接する周縁部において不連続状の空隙部が形成され、
前記空隙部の一部は、前記セラミック素体の側面上に開口しており、
前記セラミック素体の側面上に開口した前記空隙部内部に前記下地めっき膜を構成するめっき金属が進入し、前記セラミック素体内部において前記内部導体と電気的に接続されていることを特徴とする、積層セラミック電子部品。 - 複数のセラミック層が積層されてなるセラミック素体と、前記セラミック素体内部に形成され、かつ、一部が前記セラミック素体の側面に露出した露出部を有する内部導体と、
前記セラミック素体の側面に、前記内部導体と導通し、かつ、前記内部導体の前記露出部を被覆するように形成された外部端子電極とを備えた積層セラミック電子部品の製造方法において、
前記セラミック層を介して互いに対向するように配設された前記複数の内部導体を有するとともに、前記内部導体と前記セラミック層とが接する周縁部において形成された不連続状の空隙部を有し、前記空隙部の一部が前記セラミック素体の側面上に開口しているセラミック素体を形成する工程と、
前記セラミック素体に前記外部端子電極を形成する工程において、前記セラミック素体の前記側面に、前記内部導体の前記露出部を被覆するとともに、前記セラミック素体の側面上に開口した前記空隙部内部に進入し、前記セラミック素体内部において前記内部導体と電気的に接続するように、下地めっき膜を直接めっきにより形成する工程と
を備えていることを特徴とする、積層セラミック電子部品の製造方法。 - 前記セラミック素体を形成する工程において、未焼成セラミック素体を焼成する際に前記空隙部が形成されるようにしたことを特徴とする、請求項２に記載の積層セラミック電子部品の製造方法。
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| KR101548773B1 (ko) * | 2011-08-22 | 2015-08-31 | 삼성전기주식회사 | 적층 세라믹 커패시터의 회로 기판 실장 구조 |
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