JP2022134972A - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

Info

Publication number
JP2022134972A
JP2022134972A JP2021034507A JP2021034507A JP2022134972A JP 2022134972 A JP2022134972 A JP 2022134972A JP 2021034507 A JP2021034507 A JP 2021034507A JP 2021034507 A JP2021034507 A JP 2021034507A JP 2022134972 A JP2022134972 A JP 2022134972A
Authority
JP
Japan
Prior art keywords
electronic component
ceramic electronic
multilayer ceramic
external electrode
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021034507A
Other languages
English (en)
Inventor
聡 宮内
Satoshi Miyauchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2021034507A priority Critical patent/JP2022134972A/ja
Priority to US17/681,882 priority patent/US11742146B2/en
Priority to CN202210205595.9A priority patent/CN115036137B/zh
Publication of JP2022134972A publication Critical patent/JP2022134972A/ja
Priority to US18/219,753 priority patent/US11996246B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

【課題】積層体と外装材との間で発生する剥離を抑制することが可能な積層セラミック電子部品を提供すること。【解決手段】複数のセラミック層１６と複数の内部電極層１８とを含む積層体１４Ａ，１４Ｂと、外部電極２６と、を有する積層セラミック電子部品本体１２Ａ，１２Ｂと、外部電極２６に接続される金属端子３０と、を備え、積層セラミック電子部品本体１２Ａ，１２Ｂおよび金属端子３０の少なくとも一部が外装材５０で覆われる、積層セラミック電子部品１０Ａ，１０Ｂであって、積層体１４Ａ，１４Ｂの第２の主面１４ｂは金属端子３０と接続される面であり、外部電極２６は第２の主面１４ｂの一部を覆い、第２の主面１４ｂの一部を覆う外部電極２６のそれぞれの先端部６０ａ，６０ｂと積層体１４Ａ，１４Ｂとの間には隙間部６４を有し、隙間部６４に外装材５０が配置されていることを特徴とする。【選択図】図１

Description

この発明は、金属端子を含む積層セラミック電子部品に関し、特にたとえば、積層セラミック電子部品本体の外部電極に接続される２つの金属端子を含む積層セラミック電子部品に関する。
近年、環境負荷低減に向けて日本を始め海外の車メーカーでもハイブリッド車、ＥＶの性能向上が盛んに行われている。このような動きの中で、短時間充電やハーネスの低減に向けてバッテリー電圧の高電圧化（４００Ｖから８００Ｖへ）が欧州を中心に進められている。一方、高電圧化によって基板や電子部品の表面で沿面放電を引き起こす可能性が高まるため、沿面放電の抑制に向けた技術が求められている。
たとえば、特許文献１には外装材（樹脂）でモールドされた金属端子付きの中高圧用積層セラミックコンデンサが開示されている。特許文献１に記載の中高圧積層セラミックコンデンサは、異常電圧による沿面放電が起きにくく、さらにたわみ等の機械的応力に対して優れた耐久性を有する表面実装型の中高圧用積層セラミックコンデンサである。
特開２００２－１００５２５号公報
しかしながら、特許文献１に開示されるような中高圧用積層セラミックコンデンサは、リフローで基板に表面実装される際に半田やめっきが溶けだし、その影響で積層体の表面と外装材（モールド樹脂）との界面が外部電極の先端を始点に剥離してしまうことがあり、課題となっている。
より詳細に図２２を使用して説明する。図２２は、従来の積層セラミック電子部品のＬＴ断面における一部拡大図である。図２２においては、金属端子３０が省略されている。また、図２２において、外部電極２６は下地電極層２７とＮｉめっき層２８とＳｎめっき層２９の３層構造である。図２２に示すように、リフローによって基板に表面実装される際に、接合材（半田）やＳｎめっき２９が溶け出し、溶融時に応力が発生する（図２２中の黒矢印）。特に、積層体と外部電極との接点に応力が集中し（図２２の白矢印）、積層体の表面と外装材（モールド樹脂）との界面が外部電極の先端を始点に剥離してしまうことがある。
外装材（樹脂）でモールドして沿面放電を発生させにくい構造としていても、積層体の表面と外装材（樹脂）とが剥離した状態になると、剥離後の積層体の表面を通じて沿面放電を発生させてしまう場合があり、商品の致命的な欠陥となる恐れがある。リフロー実装後も安定して積層体の表面と外装材（樹脂）とが剥離しない技術が求められている。
それゆえに、この発明の主たる目的は、積層体と外装材との剥離を抑制することが可能な積層セラミック電子部品を提供することである。
この発明にかかる積層セラミック電子部品は、積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、第１の端面側に配置される第１の外部電極と、第２の端面側に配置される第２の外部電極と、を有する積層セラミック電子部品本体と、第１の外部電極に接続される第１の金属端子と、第２の外部電極に接続される第２の金属端子と、を備え、積層セラミック電子部品本体と、第１の金属端子および第２の金属端子の少なくとも一部とが外装材で覆われる、積層セラミック電子部品であって、第２の主面は金属端子と接続される面であり、第１の外部電極および第２の外部電極は、第２の主面の一部を覆い、第２の主面の一部を覆う第１の外部電極および第２の外部電極の先端部と積層体との間には隙間部を有し、隙間部に外装材が配置されていること、を特徴とする、積層セラミック電子部品である。
この発明によれば、積層体と外装材との剥離を抑制することが可能な積層セラミック電子部品を提供することができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の第１の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。 図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。 図２に示す積層セラミック電子部品本体の線ＩＩＩ－ＩＩＩにおける断面図である。 図２に示す積層セラミック電子部品本体の線ＩＶ－ＩＶにおける断面図である。 図２に示す積層セラミック電子部品本体の線Ｖ－Ｖにおける断面図である。 図５に示すａ部拡大図である。 この発明の第１の実施の形態に係る積層セラミック電子部品１０ＡのＬＴ断面における一部拡大図である。 この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。 図１に示す積層セラミック電子部品の正面図である。 図１に示す積層セラミック電子部品の側面図である。 図１に示す積層セラミック電子部品の上面図である。 図１に示す積層セラミック電子部品の底面図である。 図１に示す積層セラミック電子部品の線ＸＩＩＩ－ＸＩＩＩにおける断面図である。 図１３に示すｂ部拡大図である。 この発明の第２の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。 図１５に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。 図１５に示す積層セラミック電子部品本体の線ＸＶＩＩ－ＸＶＩＩにおける断面図である。 図１５に示す積層セラミック電子部品本体の線ＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。 図１５に示す積層セラミック電子部品本体の線ＸＩＸ－ＸＩＸにおける断面図である。 図１５に示す積層セラミック電子部品の線ＸＸ－ＸＸにおける断面図である。 図２０に示すｃ部拡大図である。 従来の積層セラミック電子部品のＬＴ断面における一部拡大図である。
１．積層セラミック電子部品
（第１の実施の形態）
この発明の第１の形態にかかる積層セラミック電子部品について説明する。図１は、この発明の第１の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図３は、図２に示す積層セラミック電子部品本体の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２に示す積層セラミック電子部品本体の線ＩＶ－ＩＶにおける断面図である。図５は、図２に示す積層セラミック電子部品本体の線Ｖ－Ｖにおける断面図である。図６は、図５に示すａ部拡大図である。図７は、この発明の第１の実施の形態に係る積層セラミック電子部品１０ＡのＬＴ断面における一部拡大図である。図８は、この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。図９は、図１に示す積層セラミック電子部品の正面図である。図１０は、図１に示す積層セラミック電子部品の側面図である。図１１は、図１に示す積層セラミック電子部品の上面図である。図１２は、図１に示す積層セラミック電子部品の底面図である。図１３は、図１に示す積層セラミック電子部品の線ＸＩＩＩ－ＸＩＩＩにおける断面図である。図１４は、図１３に示すｂ部拡大図である。
（１）積層セラミック電子部品本体
この発明の第１の実施の形態にかかる積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２Ａを含む。積層セラミック電子部品本体１２Ａは、直方体状の積層体１４Ａと、外部電極２６とを含む。また、積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２Ａの外部電極２６に接続される金属端子３０、ならびに積層体１４Ａ、外部電極２６、および金属端子３０の一部を覆うための外装材５０を含む。
積層セラミック電子部品本体１２Ａは、積層された複数のセラミック層１６を含み、高さ方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆと、を含む積層体１４Ａを有する。
積層体１４Ａは、積層された複数のセラミック層１６と複数の内部電極層１８とを含む。さらに、積層体１４Ａは、高さ方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆとを含む。積層体１４Ａの第１の主面１４ａおよび第２の主面１４ｂは、積層セラミック電子部品本体１２Ａが実装される面（実装面）と平行な面をさす。この実施の形態では、積層体１４Ａの第２の主面１４ｂが、積層セラミック電子部品本体１２Ａが実装される面（実装面）をさす。
積層体１４Ａには、角部および稜線部に丸みがつけられていることが好ましい。角部とは、積層体１４Ａの隣接する３面が交わる部分のことであり、稜線部とは、積層体１４Ａの隣接する２面が交わる部分のことである。
積層体１４Ａおよび外部電極２６を含む積層セラミック電子部品本体１２Ａの長さ方向ｚの寸法をｌ寸法とし、積層体１４Ａおよび外部電極２６を含む積層セラミック電子部品本体１２Ａの積層方向ｘの寸法をｔ寸法とし、積層体１４Ａおよび外部電極２６を含む積層セラミック電子部品本体１２Ａの幅方向ｙの寸法をｗ寸法とする。
積層体１４Ａは、複数のセラミック層１６のみから構成される外層部１６ａと複数のセラミック層１６と複数の内部電極層１８から構成される内層部１６ｂとを含む。外層部１６ａは、積層体１４Ａの積層方向である高さ方向ｘと平行な面に位置し、積層体１４の第１の主面１４ａと最も第１の主面１４ａに近い内部電極層１８との間に位置する複数枚のセラミック層１６、および第２の主面１４ｂと最も第２の主面１４ｂに近い内部電極層１８との間に位置する複数枚のセラミック層１６の集合体である。そして、両外層部１６ａに挟まれた領域が内層部１６ｂである。
セラミック層１６は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
なお、積層体１４Ａに、圧電体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、圧電部品として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１４Ａに、半導体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、サーミスタとして機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４Ａに、磁性体セラミックを用いた場合、積層セラミック電子部品本体１２Ａは、インダクタとして機能する。また、インダクタとして機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
焼成後のセラミック層１６の厚みは、０．５μｍ以上２０．０μｍ以下であることが好ましい。
積層体１４Ａは複数の内部電極層１８を含む。複数の内部電極層１８は、複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂを含む。第１の内部電極層１８ａおよび第２の内部電極層１８ｂは、複数のセラミック層１６に挟まれて交互に積層されている。より具体的には、第１の内部電極層１８ａおよび第２の内部電極層１８ｂは、それぞれ異なるセラミック層１６上に配置される。
第１の内部電極層１８ａは、第２の内部電極層１８ｂと対向する第１の対向電極部２０ａと、第１の内部電極層１８ａの一端側に位置し、第１の対向電極部２０ａから積層体１４Ａの第１の端面１４ｅまでの第１の引出電極部２２ａを備えている。第１の引出電極部２２ａは、その端部が、第１の端面１４ｅに引き出され、露出している。
第２の内部電極層１８ｂは、第１の内部電極層１８ａと対向する第２の対向電極部２０ｂと、第２の内部電極層１８ｂの一端側に位置し、第２の対向電極部２０ｂから積層体１４Ａの第２の端面１４ｆまでの第２の引出電極部２２ｂを備えている。第２の引出電極部２２ｂは、その端部が、第２の端面１４ｆに引き出され、露出している。
なお、この第１の対向電極部２０ａおよび第２の対向電極部２０ｂにより電気特性（たとえば、静電容量など）が発生する。
積層体１４Ａは、第１の内部電極層１８ａおよび第２の内部電極層１８ｂが対向する第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの一端と第１の側面１４ｃとの間および第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの他端と第２の側面１４ｄとの間に形成される積層体１４Ａの側部（Ｗギャップ）２４ａを含む。さらに、積層体１４Ａは、第１の内部電極層１８ａの第１の引出電極部２２ａとは反対側の端部と第２の端面１４ｆとの間および第２の内部電極層１８ｂの第２の引出電極部２２ｂとは反対側の端部と第１の端面１４ｅとの間に形成される積層体１４Ａの端部（Ｌギャップ）２４ｂを含む。
積層体１４Ａは、第１の内部電極層１８ａおよび第２の内部電極層１８ｂと、第１の内部電極層１８ａおよび第２の内部電極層１８ｂが対向する対向電極部２０と、対向電極部２０と第１の主面１４ａおよび第２の主面１４ｂとの間に位置する積層体１４Ａの外層部１６ａと、対向電極部２０と第１の端面１４ｅおよび第２の端面１４ｆとの間に位置し、第１の内部電極層１８ａおよび第２の内部電極層１８ｂのいずれか一方の引出電極部２２を含む積層体１４Ａの端部（Ｌギャップ）２４ｂとを含む。
内部電極層１８は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ－Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金により構成することができる。内部電極層１８は、さらにセラミック層１６に含まれるセラミックスと同一組成系の誘電体粒子を含んでいても良い。
第１の内部電極層１８ａおよび第２の内部電極層１８ｂの厚みは、０．１μｍ以上２．０μｍ以下であることが好ましい。
外部電極２６は、第１の外部電極２６ａと第２の外部電極２６ｂとを有する。
第１の外部電極２６ａは、第１の端面１４ｅ上および少なくとも第２の主面１４ｂの一部に至るように配置されていることが好ましい。
また、第２の外部電極２６ｂは、第２の端面１４ｆ上および少なくとも第２の主面１４ｂの一部に至るように配置されていることが好ましい。
外部電極２６は、下地電極層と下地電極層上に配置されためっき層とを含む。下地電極層は、焼付け層を含む。
焼付け層は、ガラスと金属とを含む。焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌおよびＬｉ等から選ばれる少なくとも１つを含む。また、焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１４Ａに塗布して焼き付けたものであり、セラミック層１６および内部電極層１８と同時に焼成したものでもよく、セラミック層１６および内部電極層１８を焼成した後に焼き付けたものでもよい。
焼付け層の厚み（最も厚い部分）は、１０μｍ以上５０μｍ以下であることが好ましい。
めっき層は、下地電極層を覆うように配置される。また、めっき層としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１種の金属または合金を含むことが好ましい。めっき層は、複数層によって形成されてもよい。この場合、めっき層はＮｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミック電子部品本体１２Ａを金属端子３０と接合する際に、接合材として用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品本体１２Ａを金属端子３０と接合する際に、接合材として用いられる半田の濡れ性を向上させ、容易に実装することができる。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
外部電極２６と積層体１４Ａの第２の主面１４ｂとの間には隙間部６４が形成されている。より具体的には、積層体１４Ａの第２の主面１４ｂに位置する第１の外部電極２６ａの先端部６０ａは、第２の主面１４ｂから剥離しており、第１の隙間部６４ａが形成されている。また、第２の主面１４ｂに位置する第２の外部電極２６ｂの先端部６０ｂは、第２の主面１４ｂから剥離しており、第２の隙間部６４ｂが形成されている。
隙間部６４は、第１の隙間部６４ａおよび第２の隙間部６４ｂによって構成される。
第１の隙間部６４ａは、積層体１４Ａの第２の主面１４ｂと第１の外部電極２６ａとの間の領域である。第１の外部電極２６ａは第１の接触部６２ａにおいて積層体１４Ａの第２の主面１４ｂと接触している。第１の外部電極２６ａの先端部６０ａと積層体１４Ａの第２の主面１４ｂとの間の高さ方向ｘの領域を第１の開口部６６ａとし、第１の外部電極２６ａの先端部６０ａと第１の接触部６２ａとの間を第１の剥離部６８ａとする。第１の隙間部６４ａの第１の開口部６６ａの高さ方向ｘの長さは０．２μｍ以上３０．０μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ａの第２の主面１４ｂと外装材５０との剥離を抑制することができる。また、第１の隙間部６４ａの第１の剥離部６８ａの長さは２μｍ以上３００μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ａの第２の主面１４ｂと外装材５０との剥離を抑制することができる。
第２の隙間部６４ｂは、積層体１４Ａの第２の主面１４ｂと第２の外部電極２６ｂとの間の領域である。第２の外部電極２６ｂは第２の接触部６２ｂにおいて積層体１４Ａの第２の主面１４ｂと接触している。第２の外部電極２６ｂの先端部６０ｂと積層体１４Ａの第２の主面１４ｂとの間の高さ方向ｘの領域を第２の開口部６６ｂとし、第２の外部電極２６ｂの先端部６０ｂと第２の接触部６２ｂとの間を第２の剥離部６８ｂとする。第２の隙間部６４ｂの第２の開口部６６ｂの高さ方向ｘの長さは０．２μｍ以上３０．０μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ａの第２の主面１４ｂと外装材５０との剥離を抑制することができる。また、第２の隙間部６４ｂの第２の剥離部６８ｂの長さは２μｍ以上３００μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ａの第２の主面１４ｂと外装材５０との剥離を抑制することができる。
図７は、この発明の第１の実施の形態に係る積層セラミック電子部品１０ＡのＬＴ断面における一部拡大図である。図７においては、金属端子３０が省略されている。また、図７において、外部電極２６は下地電極層２７とＮｉめっき層２８とＳｎめっき層２９の３層構造である。
図７に示すように、リフローによって基板に表面実装される際に、接合材（半田）やＳｎめっき２９が溶け出し、溶融時の応力が発生する（図７中の黒矢印）。しかし、積層体１４Ａの第２の主面１４ｂと外部電極２６との間に隙間部６４を設けることで、接合材（半田）やＳｎめっき２９が溶融する時に発生した応力が剥離した下地電極層２７の上下方向で相殺されるため、リフロー実装後も積層体１４Ａと外装材５０とが剥離しない状態を安定して実現することができる。
このように、従来の技術では、リフローによって基板に表面実装される際に、接合材（半田）やめっきが溶けだし、積層体の表面と外装材の界面がそれぞれの外部電極の先端部を始点に剥離してしまい、剥離後の積層体の表面を通じて沿面放電を発生させてしまう場合があり、商品の致命的な欠陥となる恐れがあった。しかし、図７に示すように、積層体１４Ａと外部電極２６との間に隙間部６４を形成することで、接合材（半田）やＳｎめっき２９の溶融時の応力が剥離した下地電極層２７の上下方向で相殺されるため、リフロー実装後も積層体１４Ａと外装材５０とが剥離しない状態を安定して実現することができる。
さらに、積層セラミック電子部品本体１２Ａは、隙間部６４に面する第１の外部電極２６ａおよび第２の外部電極２６ｂにめっき層を有していることが好ましい。これにより、第１の外部電極２６ａおよび第２の外部電極２６ｂの吸湿性が低下することから、外装材５０がリフロー前に吸湿していたとしても、第１の外部電極２６ａの先端部６０ａおよび第２の外部電極２６ｂの先端部６０ｂに応力が上下からバランスよく加わるため、第２の主面１４ｂと外装材５０との剥離を抑制することができる。
（２）金属端子
積層セラミック電子部品本体１２Ａの両端面に配置される外部電極２６に、接合材によって金属端子３０が接続される。
金属端子３０は、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む。
積層セラミック電子部品本体１２Ａにおいて、第１の外部電極２６ａには、接合材によって第１の金属端子３０ａが接続される。具体的には、積層セラミック電子部品本体１２Ａの第２の主面１４ｂ上に位置する第１の外部電極２６ａに第１の金属端子３０ａが接続される。
積層セラミック電子部品本体１２Ａにおいて、第２の外部電極２６ｂには、接合材によって第２の金属端子３０ｂが接続される。具体的には、積層セラミック電子部品本体１２Ａの第２の主面１４ｂ上に位置する第２の外部電極２６ｂに第２の金属端子３０ｂが接続される。
金属端子３０は、積層セラミック電子部品本体１２Ａを実装基板に表面実装するために設けられる。金属端子３０には、たとえば、板状のリードフレームが用いられる。この板状のリードフレームにより形成される金属端子３０は、外部電極２６と接続される第１の主面、第１の主面と対向する第２の主面（積層セラミック電子部品本体１２Ａとは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
第１の金属端子３０ａは、第１の外部電極２６ａに接続される第１の端子接合部３２ａと、第１の端子接合部３２ａに接続され、第２の主面１４ｂと実装面との間に隙間をあけて第２の主面１４ｂと略平行となる方向に延びる第１の延長部３４ａと、第１の延長部３４ａに接続され、積層セラミック電子部品本体１２Ａとは反対側に位置する実装面側に延びる第２の延長部３６ａと、第２の延長部３６ａに接続され、実装基板に実装されることとなる第１の実装部３８ａと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部３２ｂと、第２の端子接合部３２ｂに接続され、第２の主面１４ｂと実装面との間に隙間をあけて第２の主面１４ｂと略平行となる方向に延びる第３の延長部３４ｂと、第３の延長部３４ｂに接続され、積層セラミック電子部品本体１２Ａとは反対側に位置する実装面側に延びる第４の延長部３６ｂと、第４の延長部３６ｂに接続され、実装基板に実装されることとなる第２の実装部３８ｂと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
（ａ）第１の端子接合部および第２の端子接合部
第１の金属端子３０ａの第１の端子接合部３２ａは、積層セラミック電子部品本体１２Ａの第２の主面１４ｂ上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部３２ａは、積層セラミック電子部品本体１２Ａに設けられる第１の外部電極２６ａに対応するように接続されていればよいが、第２の主面１４ｂ上に位置する第１の外部電極２６ａの全面を覆うように接続されていることが好ましい。換言すると、第１の金属端子３０ａの第１の端子接合部３２ａは、第２の主面１４ｂ上に位置する第１の外部電極２６ａの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極２６と金属端子３０との間の接触面積が増加するため、より低熱抵抗化が実現できる。
第２の金属端子３０ｂの第２の端子接合部３２ｂは、積層セラミック電子部品本体１２Ａの第２の主面１４ｂ上に位置する第２の外部電極２６ｂに接合される部分である。第２の端子接合部３２ｂは、積層セラミック電子部品本体１２Ａに設けられる第２の外部電極２６ｂに対応するように接続されていればよいが、第２の主面１４ｂ上に位置する第２の外部電極２６ｂの全面を覆うように接続されていることが好ましい。換言すると、第２の金属端子３０ｂの第２の端子接合部３２ｂは、第２の主面１４ｂ上に位置する第２の外部電極２６ｂの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極２６と金属端子３０との間の接触面積が増加するため、より低熱抵抗化が実現できる。
（ｂ）第１の延長部および第３の延長部
第１の金属端子３０ａの第１の延長部３４ａは、第１の端子接合部３２ａに接続され、第２の主面１４ｂと略平行となる方向に積層セラミック電子部品本体１２Ａから遠ざかるように延びている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さよりも短く形成されていることが好ましい。具体的には、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第１の端子接合部３２ａと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第１の延長部３４ａの一部は、表面が凹状に加工されており、加工部において第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、第１の端子接合部３２ａにおける接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより接合材の濡れ性が低下しているため、接合材の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第１の延長部３４ａには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
また、第２の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ａが設けられていてもよい。これにより、第１の金属端子３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第２の金属端子３０ｂの第３の延長部３４ｂは、第２の端子接合部３２ｂに接続され、第２の主面１４ｂと略平行となる方向に積層セラミック電子部品本体１２Ａから遠ざかるように延びている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さよりも短く形成されていることが好ましい。具体的には、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第２の端子接合部３２ｂと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第３の延長部３４ｂの一部は、表面が凹状に加工されており、加工部において第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、第２の端子接合部３２ｂにおける接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより接合材の濡れ性が低下しているため、接合材の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第３の延長部３４ｂには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
また、第４の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ｂが設けられていてもよい。これにより、第１の金属端子３０ｂの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
（ｃ）第２の延長部および第４の延長部
第１の金属端子３０ａの第２の延長部３６ａは、第１の延長部３４ａに接続され、実装面に対向する面となる第２の主面１４ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第１の延長部３４ａの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第１の金属端子３０ａの第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第２の延長部３６ａの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２Ａを実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第２の延長部３６ａの一部は、第１の延長部３４ａと同様に、表面が凹状に加工されており、加工部において、第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、第１の端子接合部３２ａにおける接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより、接合材の濡れ性が低下しているため、接合材の流出が食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第２の延長部３６ａの中央部には、切り欠き部が形成され、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
第２の金属端子３０ｂの第４の延長部３６ｂは、第３の延長部３４ｂに接続され、実装面に対向する面となる第２の主面１４ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第３の延長部３４ｂの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第２の金属端子３０ｂの第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第２の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第４の延長部３６ｂの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２Ａを実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第４の延長部３６ｂの一部は、第３の延長部３４ｂと同様に、表面が凹状に加工されており、加工部において、第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、第２の端子接合部３２ｂにおける接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより、接合材の濡れ性が低下しているため、接合材の流出が食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第４の延長部３６ｂの中央部には、切り欠き部が形成され、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
（ｄ）第１の実装部および第２の実装部
第１の金属端子３０ａの第１の実装部３８ａは、第２の延長部３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子３０ａの第１の実装部３８ａは連続的な矩形形状であってもよい。また、第１の実装部３８ａの中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第１の実装部３８ａの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第１の実装部３８ａの端の部分は、第２の延長部３６ａの両端と揃うように形成されていることが好ましい。
第１の実装部３８ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第１の実装部３８ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、「第１の実装部および第２の実装部の面積（ｍｍ2）≧積層セラミック電子部品の重量（ｇ）×２／半田の凝集力」となるようにすることが好ましい。これにより、積層セラミック電子部品１０Ａの重力質量に対して、実装基板と積層セラミック電子部品１０Ａとの接着強度を十分に確保することができるため、実装基板からの積層セラミック電子部品１０の落下を抑制することができる。なお、半田の凝集力は、引っ張り試験により積層セラミック電子部品１０Ａを実装基板から引っ張り、積層セラミック電子部品１０Ａが実装される半田を起点に積層セラミック電子部品１０Ａが実装基板からはがれた際の力とする。
第２の金属端子３０ｂの第２の実装部３８ｂは、第４の延長部３６ｂに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第２の金属端子３０ｂの第２の実装部３８ｂは連続的な矩形形状であってもよい。また、第２の実装部３８ｂの中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第２の実装部３８ｂの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第２の実装部３８ｂの端の部分は、第４の延長部３６ｂの両端と揃うように形成されていることが好ましい。
第２の実装部３８ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第２の実装部３８ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、「第１の実装部および第２の実装部の面積（ｍｍ2）≧積層セラミック電子部品の重量（ｇ）×２／半田の凝集力」となるようにすることが好ましい。これにより、積層セラミック電子部品１０Ａの重力質量に対して、実装基板と積層セラミック電子部品１０Ａとの接着強度を十分に確保することができるため、実装基板からの積層セラミック電子部品１０の落下を抑制することができる。なお、半田の凝集力は、引っ張り試験により積層セラミック電子部品１０Ａを実装基板から引っ張り、積層セラミック電子部品１０Ａが実装される半田を起点に積層セラミック電子部品１０Ａが実装基板からはがれた際の力とする。
金属端子３０は、端子本体と端子本体の表面に形成されためっき膜とを有する。
端子本体は、熱伝導率の高い無酸素銅やＣｕ系合金からなることが好ましい。具体的には、たとえば、端子本体は、無酸素銅や、りん青銅とすることができる。このように、金属端子３０の材料を熱伝導のよい銅系にすることで、さらなる低熱抵抗化を実現することができる。金属端子３０の端子本体の厚みは、０．０５ｍｍ以上０．５ｍｍ以下であることが好ましい。
めっき膜は、下層めっき膜と上層めっき膜とを有する。下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成される。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき膜により構成されていてもよい。
下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうち一種以上の金属を主成分として含む合金からなる。下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。
下層めっき膜の厚みは、０．２μｍ以上５．０μｍ以下であることが好ましい。
上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなることが好ましい。なお、上層めっき膜を、ＳｎまたはＳｎを主成分として含む合金により形成されると、金属端子３０と外部電極２６とのはんだ付き性を向上させることができる。
上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下であることが好ましい。
また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することで、外部電極２６の耐熱性を向上させることができる。
さらに、めっき膜は、少なくとも金属端子３０の実装部３８ａ、３８ｂおよび延長部３４ａ、３４ｂ、３６ａ、３６ｂの周囲面においては形成されていなくてもよい。これにより、積層セラミック電子部品１０Ａを接合材として半田により実装する際に、半田の金属端子３０への濡れ上がりを抑制することが可能になる。そのため、積層セラミック電子部品本体１２Ａと金属端子３０との間（浮き部分）に半田が濡れ上がることを抑制することができ、浮き部分に半田が充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができるため、基板への振動伝達を抑制することができ、安定して積層セラミック電子部品１０Ａの鳴き抑制効果を発揮することが可能となる。なお、金属端子３０の全周囲面においてめっき膜が形成されていなくてもよい。
金属端子３０の実装部３８ａ、３８ｂおよび延長部３４ａ、３４ｂ、３６ａ、３６ｂ、または、金属端子３０の全周囲面のめっき膜を除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば、水酸化ナトリウム）による除去、金属端子３０のめっき膜形成前に、レジストでめっきを形成しない部分を覆って、金属端子３０にめっき膜を形成した後にレジストを除去するといった方法で除去することができる。
（３）接合材
第１の外部電極２６ａと第１の金属端子３０ａ、および第２の外部電極２６ｂと第２の金属端子３０ｂは、接合材により接続されている。
接合材は、半田であることが好ましく、特に高融点のＰｂフリー半田であることが好ましい。これにより、積層セラミック電子部品本体１２Ａと金属端子３０との接合強度を確保しつつ、基板実装時のフローまたはリフロー温度に対する接合部の耐熱性を確保することができる。
高融点のＰｂフリー半田は、たとえば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などの鉛フリー半田であることが好ましく、中でも、Ｓｎ－１０Ｓｂ～Ｓｎ－１５Ｓｂ半田であることが好ましい。これにより、実装時における接合部の耐熱性を確保することができる。
（４）外装材
外装材５０は、積層セラミック電子部品本体１２Ａと、第１の金属端子３０ａの一部（第１の端子接合部３２ａおよび第１の延長部３４ａの少なくとも一部）と、第２の金属端子３０ｂの一部（第２の端子接合部３２ｂおよび第３の延長部３４ｂの少なくとも一部）とを覆うように配置されている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、外装材５０でモールドするため、表面放電リスクを回避することができる。
このとき、外装材５０は、積層体１４と外部電極２６との間の隙間部６４においても、外装材５０が充填されている。
外装材５０の形状は特に限定されないが、直方体状や台形形状に形成されることが好ましい。
外装材５０は、積層セラミック電子部品本体１２Ａの第１の主面１４ａおよび第２の主面１４ｂに対向する第１主面５０ａおよび第２主面５０ｂと、積層セラミック電子部品本体１２Ａの第１の側面１４ｃおよび第２の側面１４ｄに対向する第１側面５０ｃおよび第２側面５０ｄと、積層セラミック電子部品本体１２Ａの第１の端面１４ｅおよび第２の端面１４ｆに対向する第１端面５０ｅおよび第２端面５０ｆと、を有する。なお、外装材５０のコーナー部の形状は、特に限定されることなく、丸められていてもよい。
外装材５０の第１主面５０ａおよび第２主面５０ｂは平面状に構成されていることが好ましい。これにより、十分な平坦度を確保することができ、実装基板に積層セラミック電子部品１０Ａを搭載する際に用いる実装機のマウンターの吸着不良を防止することができ、確実に実装基板に積層セラミック電子部品１０Ａを搭載することが可能となる。その結果、実装不良の発生を防止することが可能となる。
外装材５０は、たとえば、液状や粉状のシリコーン系やエポキシ系などの樹脂を塗装して形成されている。また、外装材５０は、エンジニアリングプラスチックをインジェクションモールド法やトランスファーモールド法等によりモールドしてもよい。特に、外装材５０の材料は、熱硬化型エポキシ樹脂からなることが好ましい。これにより、外装材５０と積層セラミック電子部品本体１２Ａまたは金属端子３０との密着性を確保し、耐電圧および耐湿性能の向上効果を得ることができる。
ここで、金属端子３０が延びている方向の積層セラミック電子部品１２Ａの面が、積層セラミック電子部品１０Ａの第１の端面１０ｅおよび第２の端面１０ｆとする。また、積層セラミック電子部品本体１２Ａの第１の主面１４ａおよび第２の主面１４ｂと対向する積層セラミック電子部品１０Ａの面（実装面と対向する面）を、積層セラミック電子部品１０Ａの第１の主面１０ａおよび第２の主面１０ｂとする。さらに、積層セラミック電子部品本体１２Ａの第１の側面１４ｃおよび第２の側面１４ｄと対向する積層セラミック電子部品１０の面を、積層セラミック電子部品１０の第１の側面１０ｃおよび第２の側面１０ｄとする。
積層セラミック電子部品１０Ａの積層セラミック電子部品本体１２Ａと外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む長さ方向Ｚの寸法をＬ寸法とする。言い換えると、積層セラミック電子部品本体１２Ａの両端面１４ｅ、１４ｆを結ぶ方向に延びる積層セラミック電子部品１０Ａの長さ方向Ｚの長さをＬ寸法とする。Ｌ寸法は、１０ｍｍ以上１５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの積層セラミック電子部品本体１２Ａと外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む幅方向Ｙの寸法をＷ寸法とする。言い換えると、積層セラミック電子部品本体１２Ａの両側面１４ｃ、１４ｄを結ぶ方向に延びる積層セラミック電子部品１０Ａの幅方向Ｙの長さをＷ寸法とする。Ｗ寸法は、３．０ｍｍ以上１０．０ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの積層セラミック電子部品本体１２Ａと外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む高さ方向Ｘの寸法をＴ寸法とする。言い換えると、積層セラミック電子部品本体１２Ａの両主面１４ａ、１４ｂを結ぶ方向に延びる積層セラミック電子部品１０Ａの高さ方向Ｘの長さをＴ寸法とする。Ｔ寸法は、１．０ｍｍ以上５．５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２Ａの第２の主面１４ｂに金属端子３０が接続されており、第１の外部電極２６ａおよび第２の外部電極２６ｂは第２の主面１４ｂの一部を覆い、第２の主面１４ｂの第１の外部電極２６ａの先端部６０ａおよび第２の外部電極２６ｂの先端部６０ｂと積層体１４との間には隙間部６４を有し、隙間部６４に外装材５０が配置されていることにより、外装材５０がリフロー前に吸湿していたとしても、第１の外部電極２６ａの先端部６０ａおよび第２の外部電極２６ｂの先端部６０ｂに応力が上下方向からバランスよく加わるため、積層体１４の第２の主面１４ｂと外装材５０との剥離を抑制することができる。
また、積層セラミック電子部品１０Ａは、隙間部６４に面する第１の外部電極２６ａおよび第２の外部電極２６ｂにめっき層を有していることにより、第１の外部電極２６ａおよび第２の外部電極２６ｂの吸湿性が低下することから、外装材５０がリフロー前に吸湿していたとしても、第１の外部電極２６ａの先端部６０ａおよび第２の外部電極２６ｂの先端部６０ｂに応力が上下からバランスよく加わるため、第２の主面１４ｂと外装材５０との剥離を抑制することができる。
さらに、積層セラミック電子部品１０Ａは、隙間部６４において、外部電極２６の先端部６０ａ、６０ｂと第２の主面１４ｂとの間の距離である開口部６６ａ、６６ｂの高さ方向の長さが０．２μｍ以上３０μｍ以下であることにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ａの第２の主面１４ｂと外装材５０との剥離を抑制することができる。
また、積層セラミック電子部品１０Ａは、隙間部６４において、外部電極２６の先端部６０ａ、６０ｂから外部電極２６と第２の主面１４ｂとが接触している部分（接触部６２ａ、６２ｂ）までの距離である剥離部６８ａ、６８ｂの長さが２μｍ以上３００μｍ以下であることにより、発生する応力が上下方向からバランスよく加わるため、積層体１４の第２の主面１４ｂと外装材５０との剥離を抑制することができる。
（第２の実施の形態）
この発明の第２の実施の形態にかかる積層セラミック電子部品について説明する。図１５は、この発明の第２の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図１６は、図１５に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図１７は、図１５に示す積層セラミック電子部品本体の線ＸＶＩＩ－ＸＶＩＩにおける断面図である。図１８は、図１５に示す積層セラミック電子部品本体の線ＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。図１９は、図１５に示す積層セラミック電子部品本体の線ＸＩＸ－ＸＩＸにおける断面図である。図２０は、図１５に示す積層セラミック電子部品の線ＸＸ－ＸＸにおける断面図である。図２１は、図２０に示すｃ部拡大図である。
なお、この発明の第２の実施の形態にかかる積層セラミック電子部品１０Ｂは、積層セラミック電子部品本体１２Ｂの積層体１４Ｂの内部電極１８の構成が、実装面側の面である第２の主面１４ｂに対して垂直方向に構成されていることを除いて、図１を用いて説明した積層セラミック電子部品１０Ａと同様の構成を有する。従って、図１に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
この発明の第２の実施の形態にかかる積層セラミック電子部品１０Ｂは、積層セラミック電子部品本体１２Ｂを含む。積層セラミック電子部品本体１２Ｂは、直方体状の積層体１４Ｂと、外部電極２６とを含む。また、積層セラミック電子部品１０Ｂは、積層セラミック電子部品本体１２Ｂの外部電極２６に接続される金属端子３０、ならびに積層体１４Ｂ、外部電極２６および金属端子３０の一部を覆うための外装材５０を含む。
積層セラミック電子部品本体１２Ｂは、積層された複数のセラミック層１６を含み、高さ方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆと、を含む積層体１４Ｂを有する。
積層体１４Ｂは、積層された複数のセラミック層１６と複数の内部電極層１８とを含む。さらに、積層体１４Ｂは、高さ方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆとを含む。積層体１４Ｂの第１の主面１４ａおよび第２の主面１４ｂは、積層セラミック電子部品本体１２Ｂが実装される面（実装面）と平行な面をさす。この実施の形態では、積層体１４Ｂの第２の主面１４ｂが、積層セラミック電子部品本体１２Ｂが実装される面（実装面）をさす。
積層体１４Ｂには、角部および稜線部に丸みがつけられていることが好ましい。角部とは、積層体１４Ｂの隣接する３面が交わる部分のことであり、稜線部とは、積層体１４Ｂの隣接する２面が交わる部分のことである。
積層体１４Ｂおよび外部電極２６を含む積層セラミック電子部品本体１２Ｂの長さ方向ｚの寸法をｌ寸法とし、積層体１４Ｂおよび外部電極２６を含む積層セラミック電子部品本体１２Ｂの積層方向ｘの寸法をｔ寸法とし、積層体１４Ｂおよび外部電極２６を含む積層セラミック電子部品本体１２Ｂの幅方向ｙの寸法をｗ寸法とする。
積層体１４Ｂは、複数のセラミック層１６のみから構成される外層部１６ａと複数のセラミック層１６と複数の内部電極層１８から構成される内層部１６ｂとを含む。外層部１６ａは、積層体１４Ｂの積層方向である幅方向ｙと平行な面に位置し、積層体１４Ｂの第１の側面１４ｃと最も第１の側面１４ｃに近い内部電極層１８との間に位置する複数枚のセラミック層１６、および第２の側面１４ｄと最も第２の側面１４ｄに近い内部電極層１８との間に位置する複数枚のセラミック層１６の集合体である。そして、両外層部１６ａに挟まれた領域が内層部１６ｂである。
セラミック層１６の材料や厚みは、積層セラミック電子部品１０Ａと同一であるのでその説明を省略する。
積層体１４Ｂは複数の内部電極層１８を含む。複数の内部電極層１８は、複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂを含む。第１の内部電極層１８ａおよび第２の内部電極層１８ｂは、複数のセラミック層１６に挟まれて交互に積層されている。より具体的には、第１の内部電極層１８ａおよび第２の内部電極層１８ｂは、それぞれ異なるセラミック層１６上に配置される。
第１の内部電極層１８ａは、第２の内部電極層１８ｂと対向する第１の対向電極部２０ａと、第１の内部電極層１８ａの一端側に位置し、第１の対向電極部２０ａから積層体１４Ｂの第１の端面１４ｅまでの第１の引出電極部２２ａを備えている。第１の引出電極部２２ａは、その端部が、第１の端面１４ｅに引き出され、露出している。
第２の内部電極層１８ｂは、第１の内部電極層１８ａと対向する第２の対向電極部２０ｂと、第２の内部電極層１８ｂの一端側に位置し、第２の対向電極部２０ｂから積層体１４Ｂの第２の端面１４ｆまでの第２の引出電極部２２ｂを備えている。第２の引出電極部２２ｂは、その端部が、第２の端面１４ｆに引き出され、露出している。
なお、この第１の対向電極部２０ａおよび第２の対向電極部２０ｂにより電気特性（たとえば、静電容量など）が発生する。
積層体１４Ｂは、第１の内部電極層１８ａおよび第２の内部電極層１８ｂが対向する第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの一端と第１の主面１４ａとの間および第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの他端と第２の主面１４ｂとの間に形成される積層体１４Ｂの側部（Ｗギャップ）２４ａを含む。さらに、積層体１４Ｂは、第１の内部電極層１８ａの第１の引出電極部２２ａとは反対側の端部と第２の端面１４ｆとの間および第２の内部電極層１８ｂの第２の引出電極部２２ｂとは反対側の端部と第１の端面１４ｅとの間に形成される積層体１４Ｂの端部（Ｌギャップ）２４ｂを含む。
内部電極層１８の材料および厚みは、積層セラミック電子部品１０Ａと同一であるのでその説明を省略する。
外部電極２６は、第１の外部電極２６ａと第２の外部電極２６ｂとを有する。
第１の外部電極２６ａは、第１の端面１４ｅ上および少なくとも第２の主面１４ｂの一部に至るように配置されていることが好ましい。
また、第２の外部電極２６ｂは、第２の端面１４ｆ上および少なくとも第２の主面１４ｂの一部に至るように配置されていることが好ましい。
外部電極２６は、下地電極層と下地電極層上に配置されためっき層とを含む。下地電極層は、焼付け層を含む。
なお、下地電極層の材料や構造、およびめっき層の材料や構造は、積層セラミック電子部品１０Ａと同一であるので、その説明を省略する。
外部電極２６と積層体１４Ｂの第２の主面１４ｂとの間には隙間部６４が形成されている。より具体的には、積層体１４Ｂの第２の主面１４ｂに位置する第１の外部電極２６ａの先端部６０ａは、第２の主面１４ｂから剥離しており、第１の隙間部６４ａが形成されている。また、第２の主面１４ｂに位置する第２の外部電極２６ｂの先端部６０ｂは、第２の主面１４ｂから剥離しており、第２の隙間部６４ｂが形成されている。
隙間部６４は、第１の隙間部６４ａおよび第２の隙間部６４ｂによって構成される。
第１の隙間部６４ａは、積層体１４Ｂの第２の主面１４ｂと第１の外部電極２６ａとの間の領域である。第１の外部電極２６ａは第１の接触部６２ａにおいて積層体１４Ｂの第２の主面１４ｂと接触している。第１の外部電極２６ａの先端部６０ａと積層体１４Ｂの第２の主面１４ｂとの間の高さ方向ｘの領域を第１の開口部６６ａとし、第１の外部電極２６ａの先端部６０ａと第１の接触部６２ａとの間を第１の剥離部６８ａとする。第１の隙間部６４ａの第１の開口部６６ａの高さ方向ｘの長さは０．２μｍ以上３０．０μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ｂの第２の主面１４ｂと外装材５０との剥離を抑制することができる。また、第１の隙間部６４ａの第１の剥離部６８ａの長さは２μｍ以上３００μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ｂの第２の主面１４ｂと外装材５０との剥離を抑制することができる。
第２の隙間部６４ｂは、積層体１４Ｂの第２の主面１４ｂと第２の外部電極２６ｂとの間の領域である。第２の外部電極２６ｂは第２の接触部６２ｂにおいて積層体１４Ｂの第２の主面１４ｂと接触している。第２の外部電極２６ｂの先端部６０ｂと積層体１４Ｂの第２の主面１４ｂとの間の高さ方向ｘの領域を第２の開口部６６ｂとし、第２の外部電極２６ｂの先端部６０ｂと第２の接触部６２ｂとの間を第２の剥離部６８ｂとする。第２の隙間部６４ｂの第２の開口部６６ｂの高さ方向ｘの長さは０．２μｍ以上３０．０μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ｂの第２の主面１４ｂと外装材５０との剥離を抑制することができる。また、第２の隙間部６４ｂの第２の剥離部６８ｂの長さは２μｍ以上３００μｍ以下であることが好ましい。これにより、発生する応力が上下方向からバランスよく加わるため、積層体１４Ｂの第２の主面１４ｂと外装材５０との剥離を抑制することができる。
このように、従来の技術では、リフローによって基板に表面実装される際に、接合材（半田）やめっきが溶けだし、積層体の表面と外装材の界面がそれぞれの外部電極の先端部を始点に剥離してしまい、剥離後の積層体の表面を通じて沿面放電を発生させてしまう場合があり、商品の致命的な欠陥となる恐れがあった。しかし、積層体１４Ｂと外部電極２６との間に隙間部６４を形成することで、接合材（半田）やめっきの溶融時の応力が剥離した下地電極層の上下方向で相殺されるため、リフロー実装後も積層体と外装材とが剥離しない状態を安定して実現することができる。
さらに、積層セラミック電子部品本体１２Ｂは、隙間部６４に面する第１の外部電極２６ａおよび第２の外部電極２６ｂにめっき層を有していることが好ましい。これにより、第１の外部電極２６ａおよび第２の外部電極２６ｂの吸湿性が低下することから、外装材５０がリフロー前に吸湿していたとしても、第１の外部電極２６ａの先端部６０ａおよび第２の外部電極２６ｂの先端部６０ｂに応力が上下からバランスよく加わるため、第２の主面１４ｂと外装材５０との剥離を抑制することができる。
２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について、積層セラミック電子部品１０Ａを例にして説明する。なお、以下の説明では、積層セラミック電子部品本体１２Ａとして積層セラミックコンデンサとする製造方法を例として説明する。
（１）積層セラミック電子部品本体の製造方法
まず、誘電体シートおよび内部電極用の導電性ペーストを準備する。誘電体シートは、セラミック粉末を含むセラミックペーストを、たとえば、スクリーン印刷法などによりシート状に塗布し、乾燥させることにより作製される。誘電体シートおよび内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶媒を用いることができる。
次に、誘電体シートの上に、内部電極用の導電性ペーストを、たとえば、スクリーン印刷法やグラビア印刷法などにより所定のパターンに塗布し、内部電極パターンを形成する。
続いて、内部電極パターンが形成されていない外層用の誘電体シートが所定枚数積層され、その上に、内部電極パターンが形成された誘電体シートが順次積層され、さらに、内部電極パターンが形成されていない誘電体シートを所定枚数積層することにより、積層シートが作製される。この時、内部電極パターンが印刷されている誘電体シートは、内部電極パターンの引き出し部が互い違いになるように複数枚積層される。
続いて、積層シートが例えば静水圧プレスなどの圧着手段により積層方向（高さ方向）に圧着され、積層ブロックが形成される。
その後、積層ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、生の積層体チップに対してバレル研磨などを施し、積層体の角部や稜線部を丸められてもよい。
続いて、切り出された生の積層体チップが焼成され、積層体１４Ａの内部に第１の内部電極層１８ａおよび第２の内部電極層１８ｂが配され、第１の内部電極層１８ａが第１の端面１４ｅに引き出され、第２の内部電極層１８ｂが第２の端面１４ｆに引き出された積層体１４Ａが生成される。なお、生の積層体チップの焼成温度は、セラミックの材料や内部電極用の導電性ペーストの材料に依存するが、９００℃以上１３００℃以下であることが好ましい。
次に、積層体１４Ａの両端面１４ｅ、１４ｆに外部電極用の導電性ペーストを塗布し、焼き付け、外部電極２６の下地電極層として焼付け層を形成する。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。続いて、０．０２時間以上３時間以下の間、純水に浸漬させて焼付け層のガラス相の一部を剥離する。このとき、外部電極用の導電性ペーストとしてガラス成分を多く含む導電性ペーストを使用することにより、積層体１４Ａと外部電極２６との間にガラス相が形成される。このガラス相は純水で溶解するため、外部電極用の導電性ペースト中のガラス量、および外部電極を焼付け後の純水への浸漬時間をコントロールすることにより、開口部６６ａ、６６ｂの長さおよび剥離部６８ａ、６８ｂの長さを調整することができる。
その後、下地電極層の表面に、めっき層が形成され、外部電極２６が形成される。図２に示す積層セラミック電子部品本体１２Ａは、下地電極層上に形成されるめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえば、電解めっきや無電解めっきなどで順次形成される。
上述のようにして、図１に示す積層セラミック電子部品本体１２Ａが製造される。
（２）金属端子の取り付け方法
続いて、積層セラミック電子部品本体１２Ａに金属端子３０を取り付ける工程について説明する。
まず、第１の金属端子３０ａおよび第２の金属端子３０ｂが準備される。
次に、複数の積層セラミック電子部品本体１２Ａの外部電極２６に接合材によって金属端子３０が取り付けられる。ここでは、接合材として半田が用いられる。半田付け温度は、リフローにて、たとえば、２７０℃以上２９０℃以下の熱を３０秒以上与える。
（３）外装材の形成方法
続いて、積層セラミック電子部品１０Ａに外装材５０が形成される。外装材５０は、たとえば、トランスファーモールド工法によって形成される。具体的には、金型に外装材５０の樹脂を充填し、そこに外装材５０の形成前の積層セラミック電子部品を配置し、樹脂を硬化させて、所定の位置に外装材５０が設けられる。
次に、金属端子３０の不要部分がカットされる。この金属端子３０のカットの実施には、たとえば、打ち抜き金型が使用される。
そして、金属端子３０を所望の形状に折り曲げる。この金属端子３０の折り曲げには、たとえば、曲げ金型が用いられ、金属端子３０が所望の形状に折り曲げられる。
以上のようにして、図１に示す積層セラミック電子部品１０Ａが製造される。
３．実験例
次に、上記製造方法にしたがって、実施例１ないし実施例８にかかる積層セラミック電子部品を作製し、積層体の第２の主面と外装材との剥離の有無および実装接合不良の有無を確認した。比較例として、隙間部が形成されていない積層セラミック電子部品を作成し、同様に測定を行った。
（１）実験例における試料の作製条件
まず、実施例１ないし実施例８に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品を作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：１１．５ｍｍ×６．２ｍｍ×３．０ｍｍ
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・外装材：エポキシ樹脂
また、実施例１ないし実施例８に積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．０ｍｍ
・セラミック層の材料：ＢａＴｉ2Ｏ3
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
（２）特性評価の方法
（ａ）積層体の第２の主面と外装材との剥離の測定方法
実施例１ないし実施例８および比較例において、いずれも各試料のＬＴ面を１／２Ｗの位置において切断および研磨を行い、外部電極の先端部において、第２の主面と外装材とが剥離していないかの確認をした。また、開口部の長さとして、外部電極の先端部と第２の主面までの距離をデジタルマイクロスコープで測定した。さらに、剥離部の長さとして、外部電極の先端部から第２の主面に接触している箇所（接触部）までの距離をデジタルマイクロスコープで測定した。
（ｂ）実装接合不良確認方法
実施例１ないし実施例８および比較例において、接合材として半田を用いて実装基板にリフローで実装を行い、実装部の端子の接触状態を確認した。金属端子が実装基板のランドに半田で固定されている場合を良とし、固定されていない場合を不良と判断した。
以上の実施例１ないし実施例８および比較例に対する各測定結果を表１に示す。
Figure 2022134972000002
表１に示すように、実施例２ないし実施例６の試料では、積層体の第２の主面の一部を覆う第１の外部電極および第２の外部電極のそれぞれの先端部と積層体との間に隙間部を有しており、外部電極の先端部と第２の主面との間の距離である開口部の高さ方向の長さが０．２μｍ以上３０μｍ以下であるので、第２の主面と外装材との間で剥離が発生せず、実装の接合不良が発生しなかった。
なお、剥離部の長さが４００μｍ以上となる実施例７および実施例８の試料では、金属端子が斜めに半田付けされ実装時にも接合不良となった。また、リフロー後では開口部の長さが０．１μｍとなる実施例１の試料では、積層セラミックコンデンサの第２の主面と外装材との界面で剥離が発生した。
一方、比較例の試料は、積層セラミック電子部品本体では隙間部が形成されていないため、リフロー時に溶けだしたと考えられるはんだ（接合材）やめっきによる応力が積層体と外装材とを剥がす方向に働いたため、積層体の第２の主面と外装材との剥離が１０個中８個で発生した。
以上の結果により、実施例２ないし実施例６の試料である、外部電極の開口部の長さを０．２μｍ以上３０μｍ以下とし、かつ、外部電極の剥離部の長さを２μｍ以上３００μｍ以下とすることで、上記２つの課題に対応できる適切な範囲であることが明らかになった。これは、外部電極が第２の主面のセラミック層と密着している状態にあると、はんだ（接合材）やめっきがリフロー時に溶けだし、その応力が積層体と外装材とを剥がす方向に働くためである。一方、外部電極が積層体の第２の主面から剥離していると、剥離した部分の内側と外側から同様の応力を受けるため、相殺されて積層体と外装材とを剥がす応力が生じず、結果として積層体から外装材が剥がれない状態を維持できると考えられる。
また、外部電極の開口部の長さを０．２μｍ以上３０μｍ以下とし、かつ、外部電極の剥離部の長さを２μｍ以上３００μｍ以下とすることで、リフロー実装時の第２の主面１４ｂと外装材５０との間に剥離が発生せず、沿面放電を抑制できるとともに、リフロー実装時に金属端子３０が斜めに接合されることを抑制し、安定した基板への実装が可能となることが明らかとなった。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
なお、上述した実施の形態において、積層体の実装面側の主面である第２の主面１４ｂと外部電極２６との間に隙間部６４が形成されているが、積層体の実装面側とは反対側の主面である第１の主面１４ａと外部電極２６との間にも隙間部６４が設けられていてもよい。
１０Ａ、１０Ｂ 積層セラミック電子部品
１２Ａ、１２Ｂ 積層セラミック電子部品本体
１４Ａ、１４Ｂ 積層体
１６ セラミック層
１６ａ 外層部
１６ｂ 内層部
１８ 内部電極層
１８ａ 第１の内部電極層
１８ｂ 第２の内部電極層
２０ａ 第１の対向電極部
２０ｂ 第２の対向電極部
２２ａ 第１の引出電極部
２２ｂ 第２の引出電極部
２４ａ 側部（Ｗギャップ）
２４ｂ 端部（Ｌギャップ）
２６ 外部電極
２６ａ 第１の外部電極
２６ｂ 第２の外部電極
３０ 金属端子
３０ａ 第１の金属端子
３０ｂ 第２の金属端子
３２ａ 第１の端子接合部
３２ｂ 第２の端子接合部
３４ａ 第１の延長部
３４ｂ 第３の延長部
３６ａ 第２の延長部
３６ｂ 第４の延長部
３８ａ 第１の実装部
３８ｂ 第２の実装部
４０ａ 曲げ用切り欠き部
４０ｂ 曲げ用切り欠き部
５０ 外装材
６０ 先端部
６０ａ 第１の外部電極の先端部
６０ｂ 第２の外部電極の先端部
６２ 接触部
６２ａ 第１の接触部
６２ｂ 第２の接触部
６４ 隙間部
６４ａ 第１の隙間部
６４ｂ 第２の隙間部
６６ 開口部
６６ａ 第１の開口部
６６ｂ 第２の開口部
６８ 剥離部
６８ａ 第１の剥離部
６８ｂ 第２の剥離部

Claims (4)

  1. 積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、前記第１の端面側に配置される第１の外部電極と、前記第２の端面側に配置される第２の外部電極と、を有する積層セラミック電子部品本体と、
    前記第１の外部電極に接続される第１の金属端子と、
    前記第２の外部電極に接続される第２の金属端子と、を備え、
    前記積層セラミック電子部品本体と、前記第１の金属端子および前記第２の金属端子の少なくとも一部とが外装材で覆われる、積層セラミック電子部品であって、
    前記第２の主面は金属端子と接続される面であり、
    前記第１の外部電極および前記第２の外部電極は、第２の主面の一部を覆い、
    前記第２の主面の一部を覆う前記第１の外部電極および前記第２の外部電極のそれぞれの先端部と前記積層体との間には隙間部を有し、
    前記隙間部に前記外装材が配置されていること、
    を特徴とする、積層セラミック電子部品。
  2. 前記隙間部に面する第１の外部電極と第２の外部電極とは、めっき層を有すること、
    を特徴とする、請求項１に記載の積層セラミック電子部品。
  3. 前記隙間部において、前記第１の外部電極の先端部と前記第２の主面との間の距離、および前記第２の外部電極の先端部と前記第２の主面との間の距離である開口部の高さ方向の長さが、０．２μｍ以上３０μｍ以下であること、を特徴とする、
    請求項１または請求項２に記載の積層セラミック電子部品。
  4. 前記隙間部において、前記第１の外部電極の先端部から前記第１の外部電極と前記第２の主面とが接触している部分までの距離、および前記第２の外部電極の先端部から前記第２の外部電極と前記第２の主面とが接触している部分までの距離である剥離部の長さが、２μｍ以上３００μｍ以下であること、を特徴とする、
    請求項１または請求項２に記載の積層セラミック電子部品。
JP2021034507A 2021-03-04 2021-03-04 積層セラミック電子部品 Pending JP2022134972A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021034507A JP2022134972A (ja) 2021-03-04 2021-03-04 積層セラミック電子部品
US17/681,882 US11742146B2 (en) 2021-03-04 2022-02-28 Multi-layer ceramic electronic component
CN202210205595.9A CN115036137B (zh) 2021-03-04 2022-03-02 层叠陶瓷电子部件
US18/219,753 US11996246B2 (en) 2021-03-04 2023-07-10 Multi-layer ceramic electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021034507A JP2022134972A (ja) 2021-03-04 2021-03-04 積層セラミック電子部品

Publications (1)

Publication Number Publication Date
JP2022134972A true JP2022134972A (ja) 2022-09-15

Family

ID=83116389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021034507A Pending JP2022134972A (ja) 2021-03-04 2021-03-04 積層セラミック電子部品

Country Status (3)

Country Link
US (2) US11742146B2 (ja)
JP (1) JP2022134972A (ja)
CN (1) CN115036137B (ja)

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4682407B2 (ja) 2000-09-25 2011-05-11 パナソニック株式会社 積層セラミックコンデンサ
JP2005317607A (ja) 2004-04-27 2005-11-10 Matsushita Electric Ind Co Ltd 電子部品
JP2010021524A (ja) * 2008-06-11 2010-01-28 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP5282634B2 (ja) * 2008-06-25 2013-09-04 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP5439944B2 (ja) * 2009-05-18 2014-03-12 株式会社村田製作所 積層型電子部品およびその製造方法
JP5375877B2 (ja) * 2011-05-25 2013-12-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
JP2013026392A (ja) * 2011-07-20 2013-02-04 Tdk Corp 電子部品及び電子部品の製造方法
KR101376828B1 (ko) * 2012-03-20 2014-03-20 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR101508539B1 (ko) * 2013-07-09 2015-04-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101434108B1 (ko) * 2013-07-22 2014-08-25 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판과 제조 방법
KR101525676B1 (ko) * 2013-09-24 2015-06-03 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP5920303B2 (ja) * 2013-09-25 2016-05-18 株式会社村田製作所 電子部品およびその製造方法
CN107004506B (zh) * 2014-12-19 2018-12-28 京瓷株式会社 层叠型电容器以及安装构造体
JP2016225381A (ja) * 2015-05-28 2016-12-28 株式会社村田製作所 セラミック電子部品
JPWO2017002495A1 (ja) * 2015-06-29 2018-03-08 京セラ株式会社 チップ型セラミック電子部品
JP6395322B2 (ja) * 2015-12-01 2018-09-26 太陽誘電株式会社 電子部品及びその製造方法、並びに回路基板
KR101751137B1 (ko) * 2015-12-08 2017-06-26 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
JP6512139B2 (ja) * 2016-03-04 2019-05-15 株式会社村田製作所 電子部品の実装構造及びその電子部品の製造方法
JP2018101724A (ja) * 2016-12-21 2018-06-28 株式会社村田製作所 積層セラミックコンデンサ
JP6806035B2 (ja) * 2017-10-31 2021-01-06 株式会社村田製作所 積層セラミックコンデンサ
KR20190060312A (ko) * 2017-11-24 2019-06-03 삼성전기주식회사 적층형 전자 부품
JP7358692B2 (ja) * 2018-06-15 2023-10-11 サムソン エレクトロ－メカニックス カンパニーリミテッド． キャパシタ部品及びキャパシタ部品の製造方法
JP6962282B2 (ja) * 2018-06-27 2021-11-05 株式会社村田製作所 積層セラミック電子部品
JP7102256B2 (ja) 2018-06-27 2022-07-19 株式会社村田製作所 積層セラミック電子部品
JP7551280B2 (ja) * 2018-07-24 2024-09-17 Tdk株式会社 積層セラミック電子部品
KR102068805B1 (ko) * 2018-09-06 2020-01-22 삼성전기주식회사 세라믹 전자 부품
JP7247740B2 (ja) * 2019-05-15 2023-03-29 株式会社村田製作所 電子部品の実装構造体及びその製造方法

Also Published As

Publication number Publication date
US20220285101A1 (en) 2022-09-08
US11742146B2 (en) 2023-08-29
CN115036137B (zh) 2024-06-21
US11996246B2 (en) 2024-05-28
US20230352244A1 (en) 2023-11-02
CN115036137A (zh) 2022-09-09

Similar Documents

Publication Publication Date Title
KR102523712B1 (ko) 적층 세라믹 전자부품
US9082532B2 (en) Ceramic electronic component
JP5206440B2 (ja) セラミック電子部品
US11170937B2 (en) Multilayer ceramic electronic component
JP6962305B2 (ja) 積層セラミック電子部品
KR102562428B1 (ko) 적층 세라믹 전자부품
US11532436B2 (en) Multilayer ceramic electronic component including outer electrodes connected to metal terminals
JP2021068843A (ja) 積層セミック電子部品
JP2012009556A (ja) セラミック電子部品及びその製造方法
JP6777066B2 (ja) 積層電子部品
JP2022134972A (ja) 積層セラミック電子部品
TWI436389B (zh) Electronic Parts
JP7353141B2 (ja) 積層セラミック電子部品及び電子部品実装基板
KR101508838B1 (ko) 다층 세라믹 소자 및 이를 구비하는 실장 구조물
US20240212943A1 (en) Multilayer ceramic electronic component
US20230108549A1 (en) Multilayer ceramic electronic component