JP7102256B2 - 積層セラミック電子部品 - Google Patents
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Description
この発明は、金属端子を含む積層セラミック電子部品に関し、特にたとえば、積層セラミック電子部品本体の外部電極に接続される２つの金属端子を含む積層セラミック電子部品に関する。
近年、環境への配慮から、省エネルギー化、高効率化に適したインバーター回路が採用されているが、使用電圧が高くなる傾向にあり、高電圧、大電流対応の電子部品が求められる傾向にある。
高電圧下で使用される場合、積層セラミックコンデンサのような電子部品では、外部電極間で放電が起こる、いわゆる沿面放電が生じやすくなる。したがって、高電圧インバーター回路では、公的な規格により沿面距離が規定されている。
このような要求から、高電圧のインバーター回路では、コンデンサのなかでも、たとえば、沿面距離を確保しやすい特許文献１および特許文献２に開示されるようなフィルムコンデンサや、たとえば、特許文献３に開示されるような金属端子付きのコンデンサが採用されることが増加している。
高電圧下で使用される場合、積層セラミックコンデンサのような電子部品では、外部電極間で放電が起こる、いわゆる沿面放電が生じやすくなる。したがって、高電圧インバーター回路では、公的な規格により沿面距離が規定されている。
このような要求から、高電圧のインバーター回路では、コンデンサのなかでも、たとえば、沿面距離を確保しやすい特許文献１および特許文献２に開示されるようなフィルムコンデンサや、たとえば、特許文献３に開示されるような金属端子付きのコンデンサが採用されることが増加している。
しかしながら、特許文献１および特許文献２に開示されるようなフィルムコンデンサでは、沿面距離は確保できるものの、構造上小型化ができないという課題や、構造上リード端子が必要となるため、リード端子を実装基板に挿入した形態による実装にしか対応してないという課題があった。よって、近年、市場から要求されている部品の小型化やリード線を不要とする表面実装形態への要求を満たすことができなかった。
また、特許文献３に開示されるような金属端子付きのコンデンサにおいては、沿面距離を確保できないという問題や、金属端子を介することにより、ＥＳＲ／熱抵抗が増加し、積層セラミックコンデンサの発熱量が増加してしまうという問題があった。
それゆえに、この発明の主たる目的は、沿面放電や発熱を抑制しつつ、小型化および表面実装を実現可能な積層セラミック電子部品を提供することである。
この発明にかかる積層セラミック電子部品は、積層されたセラミック層と積層された複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、積層体には、第１の端面上および少なくとも第１の側面の一部と第２の側面の一部に至るように配置される、第１の外部電極と、第２の端面上および少なくとも第１の側面の一部と第２の側面の一部に至るように配置される、第２の外部電極と、を有する積層セラミック電子部品本体と、第１の外部電極に接続される板状の第１の金属端子と、第２の外部電極に接続される板状の第２の金属端子と、を備える、積層セラミック電子部品であって、内部電極層は、第１の内部電極層と第２の内部電極層とを含み、第１の内部電極層は、第２の内部電極層と対向する対向部と、第１の端面および第１の側面の一部、第２の側面の一部のそれぞれに引き出される引出部と、を有し、第２の内部電極層は、第１の内部電極層と対向する対向部と、第２の端面および第１の側面の一部、第２の側面の一部のそれぞれに引き出される引出部と、を有し、積層セラミック電子部品本体は、第１の側面または第２の側面が、実装される面と対向するように配置され、第１の内部電極層および第２の内部電極層が、実装される面となる面に対して略垂直となるように配置されており、第１の側面または第２の側面上に位置する第１の外部電極の先端と第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離が、積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さＬ寸法に対して、１．８％以上３１．３％以下であり、第１の金属端子は、第１の外部電極に接続される第１の側面または第２の側面と対向する第１の接合部と、第１の接合部に接続され、第１の側面または第２の側面と略平行となる方向に積層セラミック電子部品本体から遠ざかるように延びる第１の延長部と、第１の延長部に接続され、第１の側面または第２の側面と実装面との間に隙間を設けるために、実装面側に延びる第２の延長部と、第２の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第１の実装部と、を有し、第２の金属端子は、第２の外部電極に接続される第１の側面または第２の側面と対向する第２の接合部と、第２の接合部に接続され、第１の側面または第２の側面と略平行となる方向に積層セラミック電子部品本体から遠ざかるように延びる第３の延長部と、第３の延長部に接続され、第１の側面または第２の側面と実装面との間に隙間を設けるために、実装面側に延びる第４の延長部と、第４の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第２の実装部と、を有し、積層体と第１および第２の外部電極と第１および第２の金属端子の少なくとも一部が外装材で覆われ、外装材の第１の主面および第２の主面は、積層セラミック電子部品本体の第１の側面および第２の側面に対向しており、外装材の前記第１の主面および前記第２の主面は平面状に構成される、積層セラミック電子部品である。
この発明によれば、沿面放電や発熱を抑制しつつ、小型化および表面実装を実現可能な積層セラミック電子部品を提供する。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
１．積層セラミック電子部品
（第１の実施の形態）
この発明の第１の実施の形態にかかる積層セラミック電子部品について説明する。図１は、この発明の第１の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図３は、図２に示す積層セラミック電子部品本体の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２に示す積層セラミック電子部品本体の線ＩＶ－ＩＶにおける断面図である。図５は、図２に示す積層セラミック電子部品本体の線Ｖ－Ｖにおける断面図である。図６は、図１に示す積層セラミック電子部品の正面図である。図７は、図１に示す積層セラミック電子部品の側面図である。図８は、図１に示す積層セラミック電子部品の底面図である。図９は、図１に示す積層セラミック電子部品の上面図である。図１０は、図１に示す積層セラミック電子部品本体の線Ｘ－Ｘにおける断面図である。図１１は、図１に示す積層セラミック電子部品本体の線ＸＩ－ＸＩにおける断面図である。図１２は、この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
（第１の実施の形態）
この発明の第１の実施の形態にかかる積層セラミック電子部品について説明する。図１は、この発明の第１の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１に示す積層セラミック電子部品に用いられる積層セラミック電子部品本体の外形を示す斜視図である。図３は、図２に示す積層セラミック電子部品本体の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２に示す積層セラミック電子部品本体の線ＩＶ－ＩＶにおける断面図である。図５は、図２に示す積層セラミック電子部品本体の線Ｖ－Ｖにおける断面図である。図６は、図１に示す積層セラミック電子部品の正面図である。図７は、図１に示す積層セラミック電子部品の側面図である。図８は、図１に示す積層セラミック電子部品の底面図である。図９は、図１に示す積層セラミック電子部品の上面図である。図１０は、図１に示す積層セラミック電子部品本体の線Ｘ－Ｘにおける断面図である。図１１は、図１に示す積層セラミック電子部品本体の線ＸＩ－ＸＩにおける断面図である。図１２は、この発明の第１の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
（１）積層セラミック電子部品本体
この第１の実施の形態にかかる積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２を含む。積層セラミック電子部品本体１２は、直方体状の積層体１４と、外部電極２６とを含む。また、積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子３０、ならびに積層体１２、外部電極２６、および金属端子３０の一部を覆うための外装材５０を含む。
この第１の実施の形態にかかる積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２を含む。積層セラミック電子部品本体１２は、直方体状の積層体１４と、外部電極２６とを含む。また、積層セラミック電子部品１０Ａは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子３０、ならびに積層体１２、外部電極２６、および金属端子３０の一部を覆うための外装材５０を含む。
積層体１４は、積層された複数のセラミック層１６と複数の内部電極層１８とを有する。さらに、積層体１４は、積層方向ｘに相対する第１の主面１４ａおよび第２の主面１４ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１４ｃおよび第２の側面１４ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１４ｅおよび第２の端面１４ｆとを有する。この積層体１４には、角部および稜線部に丸みがつけられていることが好ましい。
なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１４ａおよび第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄ、ならびに第１の端面１４ｅおよび第２の端面１４ｆの一部または全部に凹凸などが形成されていてもよい。
積層体１４および外部電極２６を含む積層セラミック電子部品本体１２の長さ方向ｚの寸法をｌ寸法とし、積層体１４および外部電極２６を含む積層セラミック電子部品本体１２の積層方向ｘの寸法をｔ寸法とし、積層体１４および外部電極２６を含む積層セラミック電子部品本体１２の幅方向ｙの寸法をｗ寸法とする。
また、積層セラミック電子部品本体１２は、第１の側面１４ｃまたは第２の側面１４ｄは、積層セラミック電子部品１０Ａが実装される面（実装面）と平行な面をさす。
積層体１４は、複数枚のセラミック層１６から構成される外層部１６ａと単数もしくは複数枚のセラミック層１６とそれらの上に配置される複数枚の内部電極層１８から構成される内層部１６ｂとを含む。外層部１６ａは、積層体１４の第１の主面１４ａ側および第２の主面１４ｂ側に位置し、第１の主面１４ａと最も第１の主面１４ａに近い内部電極層１８との間に位置する複数枚のセラミック層１６、および第２の主面１４ｂと最も第２の主面１４ｂに近い内部電極層１８との間に位置する複数枚のセラミック層１６の集合体である。そして、両外層部１６ａに挟まれた領域が内層部１６ｂである。
セラミック層１６は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１４の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
なお、積層体１４に、圧電体セラミックを用いた場合、積層セラミック電子部品本体は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１４に、半導体セラミックを用いた場合、積層セラミック電子部品本体は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４に、磁性体セラミックを用いた場合、積層セラミック電子部品本体は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
また、積層体１４に、半導体セラミックを用いた場合、積層セラミック電子部品本体は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１４に、磁性体セラミックを用いた場合、積層セラミック電子部品本体は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
焼成後のセラミック層１６の厚みは、０．５μｍ以上１０．０μｍ以下であることが好ましい。
積層体１４は、複数の内部電極層１８として、複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂを有する。複数の第１の内部電極層１８ａおよび複数の第２の内部電極層１８ｂは、積層体１４の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極層１８ａは、第２の内部電極層１８ｂと対向する第１の対向電極部２０ａと、第１の内部電極層１８ａの一端側に位置し、第１の対向電極部２０ａから積層体１４の第１の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出される第１の引出電極部２２ａを有する。第１の引出電極部２２ａは、その端部が第１の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出され、露出している。なお、第１の引出電極部２２ａは、第１の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面１４ｄの一部のそれぞれに引き出されていれば、形は限定されない。本発明の実施の形態では、図５に示すように、Ｔ字形状とした。これにより、外部電極２６との接触面積を増加させることができ、低ＥＳＲ／低Ｒθ化（低熱抵抗化）を図ることができる。
第２の内部電極層１８ｂは、第１の内部電極層１８ａと対向する第２の対向電極部２０ｂと、第２の内部電極層１８ｂの一端側に位置し、第２の対向電極部２０ｂから積層体１４の第２の端面１４ｆおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出される第２の引出電極部２２ｂを有する。第２の引出電極部２２ｂは、その端部が第２の端面１４ｆおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出され、露出している。なお、第２の引出電極部２２ｂは、第２の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面１４ｄの一部のそれぞれに引き出されていれば、形は限定されない。本発明の実施の形態では、図５に示すように、Ｔ字形状とした。これにより、外部電極２６との接触面積を増加させることができ、低ＥＳＲ／低Ｒθ化（低熱抵抗化）を図ることができる。
第２の内部電極層１８ｂは、第１の内部電極層１８ａと対向する第２の対向電極部２０ｂと、第２の内部電極層１８ｂの一端側に位置し、第２の対向電極部２０ｂから積層体１４の第２の端面１４ｆおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出される第２の引出電極部２２ｂを有する。第２の引出電極部２２ｂは、その端部が第２の端面１４ｆおよび第１の側面１４ｃの一部、第２の側面の一部１４ｄのそれぞれに引き出され、露出している。なお、第２の引出電極部２２ｂは、第２の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面１４ｄの一部のそれぞれに引き出されていれば、形は限定されない。本発明の実施の形態では、図５に示すように、Ｔ字形状とした。これにより、外部電極２６との接触面積を増加させることができ、低ＥＳＲ／低Ｒθ化（低熱抵抗化）を図ることができる。
なお、第１の内部電極層１８ａおよび第２の内部電極層１８ｂは、実装面に対して垂直になるように配置される。これにより、複数の第１の内部電極層１８ａおよび第２の内部電極１８ｂの露出部の全てにおいて、外部電極２６および金属端子３０まで距離が最短かつ一定となり、ＥＳＲおよび熱抵抗を低減させる効果を得ることができる。
積層体１４は、第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの一端と第１の側面１４ｃとの間および第１の対向電極部２０ａおよび第２の対向電極部２０ｂの幅方向ｙの他端と第２の側面１４ｄとの間に形成される積層体１４の側部（Ｗギャップ）２４ａを含む。さらに、積層体１４は、第１の内部電極層１８ａの第１の引出電極部２２ａとは反対側の端部と第２の端面１４ｆとの間および第２の内部電極層１８ｂの第２の引出電極部２２ｂとは反対側の端部と第１の端面１４ｅとの間に形成される積層体１４の端部（Ｌギャップ）２４ｂを含む。
内部電極層１８は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ－Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料を含有している。内部電極層１８は、さらにセラミック層１６に含まれるセラミックスと同一組成系の誘電体粒子を含んでいても良い。
内部電極層１８の厚みは、０．１μｍ以上２．０μｍ以下であることが好ましい。
積層体１４の第１の端面１４ｅ側および第２の端面１４ｆ側には、外部電極２６が配置される。外部電極２６は、第１の外部電極２６ａおよび第２の外部電極２６を有する。
第１の外部電極２６ａは、積層体１４の第１の端面１４ｅの表面に配置され、第１の端面１４ｅから延伸して第１の主面１４ａ、第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２６ａは、第１の内部電極層１８ａの第１の引出電極部２２ａと電気的に接続される。
第２の外部電極２６ｂは、積層体１４の第２の端面１４ｆの表面に配置され、第２の端面１４ｆから延伸して第１の主面１４ａ、第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２６ｂは、第２の内部電極層１８ｂの第２の引出電極部２２ｂと電気的に接続される。
第１の外部電極２６ａは、積層体１４の第１の端面１４ｅの表面に配置され、第１の端面１４ｅから延伸して第１の主面１４ａ、第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２６ａは、第１の内部電極層１８ａの第１の引出電極部２２ａと電気的に接続される。
第２の外部電極２６ｂは、積層体１４の第２の端面１４ｆの表面に配置され、第２の端面１４ｆから延伸して第１の主面１４ａ、第２の主面１４ｂ、第１の側面１４ｃおよび第２の側面１４ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２６ｂは、第２の内部電極層１８ｂの第２の引出電極部２２ｂと電気的に接続される。
第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａの先端と第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂの先端との距離が、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆとを結ぶ方向の長さのＬ寸法に対して、１．８％以上３１．３％以下である。これにより、外部電極のｅ寸を可能な限り伸ばすことで、外部電極２６と内部電極層１８との接触面積を増加させることができ、低ＥＳＲおよび低Ｒθ（低熱抵抗）化の効果を最大化することができる。また、３．１％以上３１．３％以下の場合、より確実に、低ＥＳＲおよび低Ｒθ（低熱抵抗）化の効果を得ることができる。
積層体１４内においては、第１の内部電極層１８ａの第１の対向電極部２０ａと第２の内部電極層１８ｂの第２の対向電極部２０ｂとがセラミック層１６を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１８ａが接続された第１の外部電極２６ａと第２の内部電極層１８ｂが接続された第２の外部電極２６ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
外部電極２６は、積層体１４側から順に、下地電極層およびめっき層を有する。下地電極層は、それぞれ、焼付け層、樹脂層、薄膜層などから選ばれる少なくとも１つを含む。
まず、下地電極層が、焼付け層で形成された場合について説明する。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。なお、ガラスの代わりにセラミック層１６と同種のセラミック材料を用いてもよい。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１４に塗布して焼き付けたものであり、セラミック層１６および内部電極層１６と同時に焼成したものでもよく、セラミック層１６および内部電極層１８を焼成した後に焼き付けたものでもよい。内部電極層１８と同時に焼成する場合には、ガラスの代わりにセラミック層１６と同種のセラミック材料を用いることが好ましい。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。なお、ガラスの代わりにセラミック層１６と同種のセラミック材料を用いてもよい。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１４に塗布して焼き付けたものであり、セラミック層１６および内部電極層１６と同時に焼成したものでもよく、セラミック層１６および内部電極層１８を焼成した後に焼き付けたものでもよい。内部電極層１８と同時に焼成する場合には、ガラスの代わりにセラミック層１６と同種のセラミック材料を用いることが好ましい。
焼付け層の厚み（最も厚い部分）は、１０μｍ以上５０μｍ以下であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する下地電極層の高さ方向中央部におけるそれぞれの焼付け層の厚みは、１０μｍ以上３０μｍ以下であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に下地電極層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する下地電極層の長さ方向ｚの中央部におけるそれぞれの焼付け層の厚みは、３０μｍ以上５０μｍ以下程度であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する下地電極層の高さ方向中央部におけるそれぞれの焼付け層の厚みは、１０μｍ以上３０μｍ以下であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に下地電極層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する下地電極層の長さ方向ｚの中央部におけるそれぞれの焼付け層の厚みは、３０μｍ以上５０μｍ以下程度であることが好ましい。
次に、下地電極層が、樹脂層で形成された場合について説明する。
樹脂層を形成する場合は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに、積層体１４の第１の端面１４ｅまたは第２の端面１４ｆの表面に直接形成してもよい。樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層は、複数層で形成されてもよい。
樹脂層を形成する場合は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに、積層体１４の第１の端面１４ｅまたは第２の端面１４ｆの表面に直接形成してもよい。樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層は、複数層で形成されてもよい。
樹脂層の厚み（最も厚い部分）は、１０μｍ以上１５０μｍ以下であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する樹脂層の高さ方向中央部におけるそれぞれの樹脂層の厚みは、たとえば、１０μｍ以上３０μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に樹脂層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する樹脂層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、３０μｍ以上５０μｍ以下程度であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置する樹脂層の高さ方向中央部におけるそれぞれの樹脂層の厚みは、たとえば、１０μｍ以上３０μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に樹脂層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置する樹脂層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、３０μｍ以上５０μｍ以下程度であることが好ましい。
また、下地電極層が薄膜層の場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
めっき層は、下地電極層を覆うように配置される。また、めっき層としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミック電子部品本体１２を金属端子３０と接合する際に、接合に用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品本体１２を金属端子３０と接合する際に、接合に用いられる半田の濡れ性を向上させ、容易に実装することができる。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置するめっき層の高さ方向中央部におけるそれぞれのめっき層の厚みは、たとえば、１μｍ以上１５μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面にめっき層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置するめっき層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、１μｍ以上１５μｍ以下程度であることが好ましい。
第１の端面１４ｅおよび第２の端面１４ｆに位置するめっき層の高さ方向中央部におけるそれぞれのめっき層の厚みは、たとえば、１μｍ以上１５μｍ以下程度であることが好ましい。
また、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面にめっき層を設ける場合には、第１の主面１４ａおよび第２の主面１４ｂ、ならびに第１の側面１４ｃおよび第２の側面１４ｄの表面に位置するめっき層である長さ方向ｚの中央部におけるそれぞれの樹脂層の厚みは、１μｍ以上１５μｍ以下程度であることが好ましい。
なお、下地電極層を設けずに、めっき層だけで外部電極２６を形成してもよい。以下、下地電極層を設けずに、めっき層を設ける構造について説明する。
第１の外部電極２６ａおよび第２の外部電極２６ｂのそれぞれは、下地電極層が設けられず、めっき層が積層体１４の表面に直接形成されていてもよい。すなわち、積層セラミック電子部品本体１２は、第１の内部電極層１８ａまたは第２の内部電極層１８ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１４の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体１４の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、たとえば、第１の内部電極層１８ａおよび第２の内部電極層１８ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１の外部電極２６ａおよび第２の外部電極２６ｂはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９ｖｏｌ％以上であることが好ましい。
第１の外部電極２６ａおよび第２の外部電極２６ｂのそれぞれは、下地電極層が設けられず、めっき層が積層体１４の表面に直接形成されていてもよい。すなわち、積層セラミック電子部品本体１２は、第１の内部電極層１８ａまたは第２の内部電極層１８ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１４の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体１４の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、たとえば、第１の内部電極層１８ａおよび第２の内部電極層１８ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１の外部電極２６ａおよび第２の外部電極２６ｂはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９ｖｏｌ％以上であることが好ましい。
ここで、積層セラミック電子部品１０Ａの金属端子３０が延びている方向（換言すると、積層セラミック電子部品本体１２の第１の端面１４ｅと第２の端面１４ｆとを結ぶ方向）を、積層セラミック電子部品１０Ａの長さ方向Ｚとし、積層セラミック電子部品本体１２の第１の主面１４ａと第２の主面１４ｂと結ぶ方向を、積層セラミック電子部品１０Ａの幅方向Ｙとし、積層セラミック電子部品本体１２の第１の側面１４ｃと第２の側面１４ｄとを結ぶ方向を、積層セラミック電子部品１０Ａの高さ方向Ｘとする。
また、詳細に後述される外装材５０は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄに対向する第１の主面５０ａおよび第２の主面５０ｂと、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂに対向する第１の側面５０ｃおよび第２の側面５０ｄと、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆに対向する第１の端面５０ｅおよび第２の端面５０ｆと、を有する。
（２）金属端子
積層セラミック電子部品本体１２の両端面に配置される外部電極２６に、金属端子３０が接続される。
積層セラミック電子部品本体１２の両端面に配置される外部電極２６に、金属端子３０が接続される。
金属端子３０は、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む。
積層セラミック電子部品本体１２において、第１の外部電極２６ａには、接合材によって第１の金属端子３０ａが接続される。具体的には、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子３０ａが接続される。
積層セラミック電子部品本体１２において、第２の外部電極２６ｂには、接合材によって第２の金属端子３０ｂが接続される。具体的には、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子３０ｂが接続される。
積層セラミック電子部品本体１２において、第１の外部電極２６ａには、接合材によって第１の金属端子３０ａが接続される。具体的には、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子３０ａが接続される。
積層セラミック電子部品本体１２において、第２の外部電極２６ｂには、接合材によって第２の金属端子３０ｂが接続される。具体的には、積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子３０ｂが接続される。
金属端子３０は、積層セラミック電子部品本体１２を実装基板に表面実装するために設けられる。金属端子３０には、たとえば、板状のリードフレームが用いられる。この板状のリードフレームにより形成される金属端子３０は、外部電極２６と接続される第１の主面、第１の主面と対向する第２の主面（積層セラミック電子部品本体１２とは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
第１の金属端子３０ａは、第１の外部電極２６ａに接続される第１の端子接合部３２ａと、第１の端子接合部３２ａに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第１の延長部３４ａと、第１の延長部３４ａに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第２の延長部３６ａと、第２の延長部３６ａに接続され、実装基板に実装されることとなる第１の実装部３８ａと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部３２ｂと、第２の端子接合部３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部３４ｂと、第３の延長部３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部３６ｂと、第４の延長部３６ｂに接続され、実装基板に実装されることとなる第２の実装部３８ｂと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部３２ｂと、第２の端子接合部３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部３４ｂと、第３の延長部３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部３６ｂと、第４の延長部３６ｂに接続され、実装基板に実装されることとなる第２の実装部３８ｂと、を有する。もっとも、各延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
（ａ）第１の端子接合部および第２の端子接合部
第１の金属端子３０ａの第１の端子接合部３２ａは、積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部３２ａは、積層セラミック電子部品本体１２に設けられる第１の外部電極２６ａに対応するよう接続されていればよいが、第１の側面１４ｃ（実装面側）上に位置する第１の外部電極２６ａの全面を覆うように接続されていることが好ましい。換言すると、第１の金属端子３０ａの第１の端子接合部３２ａは、第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極２６と金属端子３０との間の接触面積が増加するため、より低Ｒθ化（低熱抵抗化）が実現できる。
第１の金属端子３０ａの第１の端子接合部３２ａは、積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部３２ａは、積層セラミック電子部品本体１２に設けられる第１の外部電極２６ａに対応するよう接続されていればよいが、第１の側面１４ｃ（実装面側）上に位置する第１の外部電極２６ａの全面を覆うように接続されていることが好ましい。換言すると、第１の金属端子３０ａの第１の端子接合部３２ａは、第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極２６と金属端子３０との間の接触面積が増加するため、より低Ｒθ化（低熱抵抗化）が実現できる。
第２の金属端子３０ｂの第２の端子接合部３２ｂは、積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂに接合される部分である。第２の端子接合部３２ｂは、積層セラミック電子部品本体１２に設けられる第２の外部電極２６ｂに対応するように接続されていればよいが、第１の側面１４ｃ（実装面側）上に位置する第２の外部電極２６ｂの全面を覆うように接続されていることが好ましい。換言すると、第２の金属端子３０ｂの第２の端子接合部３２ｂは、第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂの長さに対応するように設けられていることが好ましい。これにより、接合材を介した外部電極２６と金属端子３０との間の接触面積が増加するため、より低Ｒθ化（低熱抵抗化）が実現できる。
（ｂ）第１の延長部および第３の延長部
第１の金属端子３０ａの第１の延長部３４ａは、第１の端子接合部３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さよりも短く形成されていることが好ましい。具体的には、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第１の端子接合部３２ａと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第１の延長部３４ａの一部は、表面が凹状に加工されており、加工部において第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第１の延長部３４ａには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第１の金属端子３０ａの第１の延長部３４ａは、第１の端子接合部３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さは、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さよりも短く形成されていることが好ましい。具体的には、第１の端子接合部３２ａの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第１の金属端子３０ａの第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第１の端子接合部３２ａと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第１の延長部３４ａの一部は、表面が凹状に加工されており、加工部において第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第１の延長部３４ａには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第２の金属端子３０ｂの第３の延長部３４ｂは、第２の端子接合部３２ｂに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。これにより、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、端子曲げ時の曲げしろを確保することもできる。
第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの長さ方向Zに沿った長さは、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Zに沿った長さよりも短く形成されていることが好ましい。具体的には、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第１の端子接合部３２ａと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第３の延長部３４ｂの一部は、表面が凹状に加工されており、加工部において第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第３の延長部３４ｂには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの長さ方向Zに沿った長さは、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Zに沿った長さよりも短く形成されていることが好ましい。具体的には、第２の端子接合部３２ｂの積層セラミック電子部品１０Ａの長さ方向Ｚに沿った長さの５０％以上９０％以下の長さであることが好ましい。これにより、外装材５０によるモールド時の樹脂流入口を下側に確保することができ、最適な樹脂流動性を確保することができる。また、金属端子材料量の低減をすることができ、コスト削減効果が得られる。なお、第２の金属端子３０ｂの第３の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、第１の端子接合部３２ａと同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第３の延長部３４ｂの一部は、表面が凹状に加工されており、加工部において第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより接合材の濡れ性が低下しているため、半田の流出を食い止められ、溶融した接合材が外装材５０の外に流れ出ることを抑制することができる。
さらに、第３の延長部３４ｂには、切り欠き部が形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
（ｃ）第２の延長部および第４の延長部
第１の金属端子３０ａの第２の延長部３６ａは、第１の延長部３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第１の延長部３４ａの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第１の金属端子３０ａの第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第２の延長部３６ａの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第２の延長部３６ａの一部は、第１の延長部３４ａと同様に、表面が凹状に加工されており、加工部において、第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材５０の外に流れ出ることを抑制することができる。
さらに、第２の延長部３６ａの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ａが設けられていてもよい。これにより、第１の金属端子３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第１の金属端子３０ａの第２の延長部３６ａは、第１の延長部３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第１の延長部３４ａの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第１の金属端子３０ａの第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第１の延長部３４ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第２の延長部３６ａの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第２の延長部３６ａの一部は、第１の延長部３４ａと同様に、表面が凹状に加工されており、加工部において、第１の金属端子３０ａの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第１の金属端子３０ａの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材５０の外に流れ出ることを抑制することができる。
さらに、第２の延長部３６ａの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ａが設けられていてもよい。これにより、第１の金属端子３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第２の金属端子３０ｂの第４の延長部３６ｂは、第３の延長部３４ｂに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。具体的には、第３の延長部３４ｂの終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していてもよく、ほぼ直角となるように湾曲していてもよい。
第２の金属端子３０ｂの第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第２の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第４の延長部３６ｂの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第４の延長部３６ｂの一部は、第３の延長部３４ｂと同様に、表面が凹状に加工されており、加工部において、第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材５０の外に流れ出ることを抑制することができる。
さらに、第４の延長部３６ｂの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ｂが設けられていてもよい。これにより、第１の金属端子３０ｂの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第２の金属端子３０ｂの第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されないが、第２の延長部３４ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。
第４の延長部３６ｂの実装面へと延びる長さは、後述する外装材５０の実装面に対向する面と実装面との隙間が、０．１５ｍｍ以上２ｍｍ以下になるように設けられることが好ましい。このように、外装材５０に被覆された積層セラミック電子部品本体１２を実装面から浮かすことで、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。また、外装材５０の下側の厚みを厚くすることができ、絶縁性を確保することができる。
第４の延長部３６ｂの一部は、第３の延長部３４ｂと同様に、表面が凹状に加工されており、加工部において、第２の金属端子３０ｂの母材が露出していてもよい。これにより、万が一、接合部における接合材が溶融したとしても、この凹状の加工部において、第２の金属端子３０ｂの母材が露出することにより、半田の濡れ性が低下しているため、半田の流出が食い止められ、溶融した半田が外装材５０の外に流れ出ることを抑制することができる。
さらに、第４の延長部３６ｂの中央部には、切り欠き部が形成されることで、二股形状やそれ以上に分割されていてもよい。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。
また、第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った両端部の一部に、曲げ用切り欠き部４０ｂが設けられていてもよい。これにより、第１の金属端子３０ｂの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
（ｄ）第１の実装部および第２の実装部
第１の金属端子３０ａの第１の実装部３８ａは、第２の延長部３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子３０ａの第１の実装部３８ａは、たとえば、矩形形状である。
第１の実装部３８ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第１の実装部３８ａの第２の延長部３６ａと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第１の実装部３８ａの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第１の実装部３８ａの端の部分は、第２の延長部３６ａの両端と揃うように形成されていることが好ましい。
第１の金属端子３０ａの第１の実装部３８ａは、第２の延長部３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子３０ａの第１の実装部３８ａは、たとえば、矩形形状である。
第１の実装部３８ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部３６ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第１の実装部３８ａの第２の延長部３６ａと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第１の実装部３８ａの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第１の実装部３８ａの端の部分は、第２の延長部３６ａの両端と揃うように形成されていることが好ましい。
第１の実装部３８ａの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、「第１の実装部および第２の実装部の面積（ｍｍ2）≧積層セラミック電子部品１０Ａの重量（ｇ）×２／半田の凝集力」となるようにすることが好ましい。これにより、積層セラミック電子部品１０Ａの重力質量に対して、実装基板と積層セラミック電子部品１０Ａとの接着強度を十分に確保することができるため、実装基板からの積層セラミック電子部品１０Ａの落下を抑制することができる。なお、半田の凝集力は、引っ張り試験により積層セラミック電子部品１０Ａを実装基板から引っ張り、積層セラミック電子部品１０Ａが実装される半田を起点に積層セラミック電子部品１０Ａが実装基板からはがれた際の力とする。
第２の金属端子３０ｂの第２の実装部３８ｂは、第４の延長部３６ｂに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第２の金属端子３０ｂの第２の実装部３８ｂは、たとえば、矩形形状である。
第２の実装部３８ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部３８ｂの第４の延長部３６ｂと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第２の実装部３８ｂの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第１の実装部３８ａの端の部分は、第４の延長部３６ｂの両端と揃うように形成されていることが好ましい。
第２の金属端子３０ｂの第２の実装部３８ｂは、たとえば、矩形形状である。
第２の実装部３８ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部３６ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部３８ｂの第４の延長部３６ｂと接続される側とは反対側の端辺の中央部には、切り欠き部が設けられてもよく、二股形状やそれ以上に分割されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。切り欠き部を設ける場合は、第２の実装部３８ｂの中央部において、一部切り抜かれてもよいが、それぞれ最も外側に位置する第１の実装部３８ａの端の部分は、第４の延長部３６ｂの両端と揃うように形成されていることが好ましい。
第２の実装部３８ｂの積層セラミック電子部品１０Ａの幅方向Ｙに沿った長さは、「第１の実装部および第２の実装部の面積（ｍｍ2）≧積層セラミック電子部品１０Ａの重量（ｇ）×２／半田の凝集力」となるようにすることが好ましい。これにより、積層セラミック電子部品１０Ａの重力質量に対して、実装基板と積層セラミック電子部品１０Ａとの接着強度を十分に確保することができるため、実装基板からの積層セラミック電子部品１０Ａの落下を抑制することができる。なお、半田の凝集力は、引っ張り試験により積層セラミック電子部品１０Ａを実装基板から引っ張り、積層セラミック電子部品１０Ａが実装される半田を起点に積層セラミック電子部品１０Ａが実装基板からはがれた際の力とする。
金属端子３０は、端子本体と端子本体の表面に形成されためっき膜とを有する。
端子本体は、熱伝導率の高い無酸素銅やＣｕ系合金からなることが好ましい。具体的には、たとえば、端子本体は、無酸素銅や、りん青銅とすることができる。このように、金属端子３０の材料を熱伝導のよい銅系にすることで、さらなる低ＥＳＲ／低熱抵抗化を実現することができる。金属端子３０の端子本体の厚みは、０．０５ｍｍ以上０．５ｍｍ以下であることが好ましい。
めっき膜は、下層めっき膜と上層めっき膜とを有する。下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成される。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき膜により構成されていてもよい。
下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうち一種以上の金属を主成分として含む合金からなる。下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。
下層めっき膜の厚みは、０．２μｍ以上５．０μｍ以下であることが好ましい。
下層めっき膜の厚みは、０．２μｍ以上５．０μｍ以下であることが好ましい。
上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなることが好ましい。なお、上層めっき膜を、ＳｎまたはＳｎを主成分として含む合金により形成されると、金属端子３０と外部電極２６とのはんだ付き性を向上させることができる。
上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下であることが好ましい。
上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下であることが好ましい。
また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することで、外部電極２６の耐熱性を向上させることができる。
さらに、めっき膜は、少なくとも金属端子３０の実装部３８ａ、３８ｂおよび延長部３４ａ、３４ｂ、３６ａ、３６ｂの周囲面においては形成されていなくてもよい。これにより、積層セラミック電子部品１０Ａを半田により実装する際に、半田の金属端子３０への濡れ上がりを抑制することが可能になる。そのため、積層セラミック電子部品本体１２と金属端子３０との間（浮き部分）に半田が濡れ上がることを抑制することができ、浮き部分に半田が充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができるため、基板への振動伝達を抑制することができ、安定して積層セラミック電子部品１０Ａの鳴き抑制効果を発揮することが可能となる。なお、金属端子３０の全周囲面においてめっき膜が形成されていなくてもよい。
金属端子３０の実装部３８ａ、３８ｂおよび延長部３４ａ、３４ｂ、３６ａ、３６ｂ、または、金属端子３０の全周囲面のめっき膜を除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば、水酸化ナトリウム）による除去、金属端子３０のめっき膜形成前に、レジストでめっきを形成しない部分を覆って、金属端子３０にめっき膜を形成した後にレジストを除去するといった方法で除去することができる。
金属端子３０の実装部３８ａ、３８ｂおよび延長部３４ａ、３４ｂ、３６ａ、３６ｂ、または、金属端子３０の全周囲面のめっき膜を除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば、水酸化ナトリウム）による除去、金属端子３０のめっき膜形成前に、レジストでめっきを形成しない部分を覆って、金属端子３０にめっき膜を形成した後にレジストを除去するといった方法で除去することができる。
（３）接合材
第１の外部電極２６ａと第１の金属端子３０ａ、および第２の外部電極２６ｂと第２の金属端子３０ｂは、接合材により接続されている。
接合材は、半田であることが好ましく、特に高融点のＰｂフリー半田であることが好ましい。これにより、積層セラミック電子部品本体１２と金属端子３０との接合強度を確保しつつ、基板実装時のフローまたはリフロー温度に対する接合部の耐熱性を確保するおことができる。
高融点のＰｂフリー半田は、たとえば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などの鉛フリー半田であることが好ましく、中でも、Ｓｎ－１０Ｓｂ～Ｓｎ－１５Ｓｂ半田であることが好ましい。これにより、実装時における接合部の耐熱性を確保することができる。
第１の外部電極２６ａと第１の金属端子３０ａ、および第２の外部電極２６ｂと第２の金属端子３０ｂは、接合材により接続されている。
接合材は、半田であることが好ましく、特に高融点のＰｂフリー半田であることが好ましい。これにより、積層セラミック電子部品本体１２と金属端子３０との接合強度を確保しつつ、基板実装時のフローまたはリフロー温度に対する接合部の耐熱性を確保するおことができる。
高融点のＰｂフリー半田は、たとえば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などの鉛フリー半田であることが好ましく、中でも、Ｓｎ－１０Ｓｂ～Ｓｎ－１５Ｓｂ半田であることが好ましい。これにより、実装時における接合部の耐熱性を確保することができる。
（４）外装材
外装材５０は、複数の積層セラミック電子部品本体１２、第１の外部電極２６ａ、第２の外部電極２６ｂ、第１の金属端子３０ａの一部（第１の端子接合部３２ａおよび第１の延長部３４ａの少なくとも一部）、第２の金属端子３０ｂの一部（第２の端子接合部３２ｂおよび第３の延長部３４ｂの少なくとも一部）を覆うように配置されている。これにより外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、外装材でモールドするため、表面放電リスクを回避することができる。
外装材５０は、複数の積層セラミック電子部品本体１２、第１の外部電極２６ａ、第２の外部電極２６ｂ、第１の金属端子３０ａの一部（第１の端子接合部３２ａおよび第１の延長部３４ａの少なくとも一部）、第２の金属端子３０ｂの一部（第２の端子接合部３２ｂおよび第３の延長部３４ｂの少なくとも一部）を覆うように配置されている。これにより外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、外装材でモールドするため、表面放電リスクを回避することができる。
外装材５０の形状は特に限定されないが、直方体状で形成される。なお、台形形状に形成されてもよい。なお、外装材５０の角部の形状は、特に限定されることなく、丸められていてもよい。
外装材５０の第１の主面５０ａおよび第２の主面５０ｂは平面状に構成されていることが好ましい。これにより、十分な平坦度を確保することができ、実装基板に積層セラミック電子部品１０Ａを搭載する際に用いる実装機のマウンターの吸着不良を防止することができ、確実に実装基板に積層セラミック電子部品１０Ａを搭載することが可能となる。その結果、実装不良の発生を防止することが可能となる。
外装材５０は、たとえば、液状や粉状のシリコーン系やエポキシ系などの樹脂を塗装して形成されている。また、外装材５０は、エンジニアリングプラスチックをインジェクションモールド法やトランスファーモールド法等によりモールドしてもよい。特に、外装材５０の材料は、熱硬化型エポキシ樹脂からなることが好ましい。これにより、外装材５０と積層セラミック電子部品本体１２または金属端子３０との密着性を確保し、耐電圧および耐湿性能の向上効果を得ることができる。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む長さ方向Ｚの寸法をＬ寸法とする。言い換えると、積層セラミック電子部品本体１２の両端面を結ぶ方向に延びる積層セラミック電子部品１０Ａの長さ方向Ｚの長さをＬ寸法とする。Ｌ寸法は、１０ｍｍ以上１５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む幅方向Ｙの寸法をＷ寸法とする。言い換えると、積層セラミック電子部品本体１２の両主面を結ぶ方向に延びる積層セラミック電子部品１０Ａの幅方向Ｙの長さをＷ寸法とする。Ｗ寸法は、３．０ｍｍ以上５．５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む高さ方向Ｘの寸法をＴ寸法とする。言い換えると、積層セラミック電子部品本体１２の両側面を結ぶ方向に延びる積層セラミック電子部品１０Ａの高さ方向Ｘの長さをＴ寸法とする。Ｔ寸法は、１．０ｍｍ以上５．５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む幅方向Ｙの寸法をＷ寸法とする。言い換えると、積層セラミック電子部品本体１２の両主面を結ぶ方向に延びる積層セラミック電子部品１０Ａの幅方向Ｙの長さをＷ寸法とする。Ｗ寸法は、３．０ｍｍ以上５．５ｍｍ以下であることが好ましい。
積層セラミック電子部品１０Ａの複数の積層セラミック電子部品本体１２と外装材５０、第１の金属端子３０ａおよび第２の金属端子３０ｂを含む高さ方向Ｘの寸法をＴ寸法とする。言い換えると、積層セラミック電子部品本体１２の両側面を結ぶ方向に延びる積層セラミック電子部品１０Ａの高さ方向Ｘの長さをＴ寸法とする。Ｔ寸法は、１．０ｍｍ以上５．５ｍｍ以下であることが好ましい。
積層セラミックコンデンサの発熱ＰLOSSは、以下の式（１）によって表される。
ここで、ＶDCは、ＤＣバイアス電圧（Ｖ）であり、ＩACは、リップル電流（Ａ）であり、ＩＲは、積層セラミックコンデンサの絶縁抵抗（Ω）であり、ＥＳＲは、積層セラミックコンデンサのＡＣ信号に対する等価直列抵抗（Ω）である。
また、放熱ＰDISは、以下の式（２）によって表される。
ここで、Ｒθは、熱抵抗（℃／Ｗ）であり、Ｔは、積層セラミックコンデンサの温度（℃）であり、Ｔ0は、基準温度（℃）である。
すなわち、式（１）より、ＥＳＲを低下させることができると積層セラミックコンデンサの発熱を低下させることができることが言え、その結果、式（２）より、熱抵抗も低下させることができると言える。
また、放熱ＰDISは、以下の式（２）によって表される。
すなわち、式（１）より、ＥＳＲを低下させることができると積層セラミックコンデンサの発熱を低下させることができることが言え、その結果、式（２）より、熱抵抗も低下させることができると言える。
図１に示す積層セラミック電子部品１０Ａは、第１の内部電極層１８ａの第１の引出電極部２２ａが、第１の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面１４ｄの一部のそれぞれに引き出されており、第２の内部電極層１８ｂの第２の引出電極部２２ｂが、第２の端面１４ｅおよび第１の側面１４ｃの一部、第２の側面１４ｄの一部のそれぞれに引き出されているので、外部電極２６との接触面積を増加させることができ、低ＥＳＲおよび低熱抵抗化を図ることができる。
また、第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａの先端と第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂの先端との距離が、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆとを結ぶ方向の長さのＬ寸法に対して、１．８％以上３１．３％以下とすることで、さらに外部電極２６と内部電極層１８との接触面積を増加させることができ、低ＥＳＲおよび低熱抵抗化を図ることができる。
さらに、外部電極２６のｅ寸が延長されることで、金属端子３０の長さも延長することで、より低熱抵抗化を図ることができる。
また、金属端子３０の材料を、無酸素銅や、りん青銅のような熱伝導のよい銅系にすることで、さらなる低ＥＳＲ／低熱抵抗化を実現することができる。
なお、外装材５０が、複数の積層セラミック電子部品本体１２、第１の外部電極２６ａ、第２の外部電極２６ｂ、第１の金属端子３０ａの一部（第１の端子接合部３２ａおよび第１の延長部３４ａの少なくとも一部）、第２の金属端子３０ｂの一部（第２の端子接合部３２ｂおよび第３の延長部３４ｂの少なくとも一部）を覆うように配置されているので、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、外装材５０でモールドするため、表面放電リスクを回避することができる。
また、第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａの先端と第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂの先端との距離が、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆとを結ぶ方向の長さのＬ寸法に対して、１．８％以上３１．３％以下とすることで、さらに外部電極２６と内部電極層１８との接触面積を増加させることができ、低ＥＳＲおよび低熱抵抗化を図ることができる。
さらに、外部電極２６のｅ寸が延長されることで、金属端子３０の長さも延長することで、より低熱抵抗化を図ることができる。
また、金属端子３０の材料を、無酸素銅や、りん青銅のような熱伝導のよい銅系にすることで、さらなる低ＥＳＲ／低熱抵抗化を実現することができる。
なお、外装材５０が、複数の積層セラミック電子部品本体１２、第１の外部電極２６ａ、第２の外部電極２６ｂ、第１の金属端子３０ａの一部（第１の端子接合部３２ａおよび第１の延長部３４ａの少なくとも一部）、第２の金属端子３０ｂの一部（第２の端子接合部３２ｂおよび第３の延長部３４ｂの少なくとも一部）を覆うように配置されているので、外装材５０でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。また、外装材５０でモールドするため、表面放電リスクを回避することができる。
（第２の実施の形態）
この発明の第２の実施の形態にかかる積層セラミック電子部品について説明する。図１３は、この発明の第２の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図１４は、図１３に示す積層セラミック電子部品の正面図である。図１５は、図１３に示す積層セラミック電子部品の側面図である。図１６は、図１３に示す積層セラミック電子部品の上面図である。図１７は、図１３に示す積層セラミック電子部品の底面図である。図１８は、図１３に示す積層セラミック電子部品本体の線ＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。図１９は、図１３に示す積層セラミック電子部品本体の線ＸＩＸ－ＸＩＸにおける断面図である。図２０は、この発明の第２の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
この発明の第２の実施の形態にかかる積層セラミック電子部品について説明する。図１３は、この発明の第２の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図１４は、図１３に示す積層セラミック電子部品の正面図である。図１５は、図１３に示す積層セラミック電子部品の側面図である。図１６は、図１３に示す積層セラミック電子部品の上面図である。図１７は、図１３に示す積層セラミック電子部品の底面図である。図１８は、図１３に示す積層セラミック電子部品本体の線ＸＶＩＩＩ－ＸＶＩＩＩにおける断面図である。図１９は、図１３に示す積層セラミック電子部品本体の線ＸＩＸ－ＸＩＸにおける断面図である。図２０は、この発明の第２の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
なお、この実施の形態にかかる積層セラミック電子部品１０Ｂは、複数の積層セラミック電子部品本体１２を含み、一対の金属端子１３０および外装材１５０の構成が、一対の金属端子３０と異なる構成であることを除いて、図１を用いて説明した積層セラミック電子部品１０Ａと同様の構成を有する。従って、図１に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
この第２の実施の形態にかかる積層セラミック電子部品１０Ｂは、複数の積層セラミック電子部品本体１２を含む。積層セラミック電子部品本体１２は、直方体状の積層体１４と、外部電極２６とを含む。また、積層セラミック電子部品１０Ｂは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子１３０、ならびに積層体１４、外部電極２６および金属端子１３０の一部を覆うための外装材１５０を含む。
積層セラミック電子部品１０Ｂにおいて、複数の積層セラミック電子部品本体１２は、主面同士が対面するように並んで配置される。積層セラミック電子部品１０Ｂにおいて、内部の複数の積層セラミック電子部品本体１２はそれぞれ隙間が空くように配置されている。この時、部品間の隙間は、０．４５ｍｍ以上１．０ｍｍ以下であることが好ましい。これにより、隙間の樹脂による断熱性が確保され、発熱の抑制効果を得ることができる。
積層セラミック電子部品１０Ｂの金属端子１３０が延びている方向（換言すると、積層セラミック電子部品本体１２の第１の端面１４ｅと第２の端面１４ｆとを結ぶ方向）を、積層セラミック電子部品１０Ｂの長さ方向Ｚとし、それぞれの積層セラミック電子部品本体１２の第１の主面１４ａと第２の主面１４ｂと結ぶ方向を、積層セラミック電子部品１０Ｂの幅方向Ｙとし、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃと第２の側面１４ｄとを結ぶ方向を、積層セラミック電子部品１０Ｂの高さ方向Ｘとする。
また、外装材１５０は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄに対向する第１の主面１５０ａおよび第２の主面１５０ｂと、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂに対向する第１の側面１５０ｃおよび第２の側面１５０ｄと、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆに対向する第１の端面１５０ｅおよび第２の端面１５０ｆと、を有する。
図２０示す積層セラミック電子部品１０Ｂに用いられる金属端子１３０は、第１の金属端子１３０ａおよび第２の金属端子１３０ｂを含む。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材４０によって第１の金属端子１３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子１３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材４０によって第２の金属端子１３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子１３０ｂが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材４０によって第１の金属端子１３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子１３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材４０によって第２の金属端子１３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子１３０ｂが接続される。
第１の金属端子１３０ａは、第１の外部電極２６ａに接続される第１の端子接合部１３２ａと、第１の端子接合部１３２ａに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第１の延長部１３４ａと、第１の延長部１３４ａに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第２の延長部１３６ａと、第２の延長部１３６ａに接続され、実装基板に実装されることとなる第１の実装部１３８ａと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子１３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部１３２ｂと、第２の端子接合部１３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部１３４ｂと、第３の延長部１３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部１３６ｂと、第４の延長部１３６ｂに接続され、実装基板に実装されることとなる第２の実装部１３８ｂと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子１３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部１３２ｂと、第２の端子接合部１３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部１３４ｂと、第３の延長部１３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部１３６ｂと、第４の延長部１３６ｂに接続され、実装基板に実装されることとなる第２の実装部１３８ｂと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
（ａ）第１の端子接合部および第２の端子接合部
第１の金属端子１３０ａの第１の端子接合部１３２ａは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。図１３に示す積層セラミック電子部品１０Ｂに用いられる第１の金属端子１３０ａの第１の端子接合部１３２ａは、図２０に示すように、第１の金属端子３０ａの第１の端子接合部３２ａとは異なり、複数の積層セラミック電子部品本体１２の間で複数の第１の隙間部１４２ａ１～１４２ａ３が設けられる。そして、複数の第１の隙間部１４２ａ１～１４２ａ３により、第１の端子接合部１３２ａは、複数の第１の接合片１３２ａ１～１３２ａ４に分割される。これにより、複数の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに対応して、複数の第１の接合片１３２ａ１～１３２ａ４が設けられる。
第１の金属端子１３０ａの第１の端子接合部１３２ａは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。図１３に示す積層セラミック電子部品１０Ｂに用いられる第１の金属端子１３０ａの第１の端子接合部１３２ａは、図２０に示すように、第１の金属端子３０ａの第１の端子接合部３２ａとは異なり、複数の積層セラミック電子部品本体１２の間で複数の第１の隙間部１４２ａ１～１４２ａ３が設けられる。そして、複数の第１の隙間部１４２ａ１～１４２ａ３により、第１の端子接合部１３２ａは、複数の第１の接合片１３２ａ１～１３２ａ４に分割される。これにより、複数の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに対応して、複数の第１の接合片１３２ａ１～１３２ａ４が設けられる。
図２０に示すように、複数の第１の接合片１３２ａ１～１３２ａ４が複数の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに独立して設けられる場合には、第１の金属端子１３０ａの第１の接合部１３２ａの各第１の接合片１３２ａ１～１３２ａ４の幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面(実装面側の側面)上に位置する第１の外部電極２６ａの積層方向ｘのそれぞれの長さに対応するように独立して設けられていることが好ましい。
この際、それぞれの積層セラミック電子部品本体１２の第１の端面１４ｅ側に位置する第１の金属端子１３０ａの第１の接合部１３２ａの一方端は、積層セラミック電子部品１０Ｂの第１の側面１５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
同様に、それぞれの積層セラミック電子部品本体１２の第１の端面１４ｅ側に位置する第１の金属端子１３０ａの第１の接合部１３２ａの他方端は、積層セラミック電子部品１０Ｂの第２の側面１５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
同様に、それぞれの積層セラミック電子部品本体１２の第１の端面１４ｅ側に位置する第１の金属端子１３０ａの第１の接合部１３２ａの他方端は、積層セラミック電子部品１０Ｂの第２の側面１５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
また、第２の金属端子１３０ｂの第２の端子接合部１３２ｂは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂに接合される部分である。第２の金属端子１３０ｂの第２の端子接合部１３２ｂは、図２０に示すように、第２の金属端子３０ｂの第２の端子接合部３２ｂとは異なり、複数の積層セラミック電子部品本体１２の間で複数の第２の隙間部１４２ｂ１～１４２ｂ３が設けられる。そして、複数の第２の隙間部１４２ｂ１～１４２ｂ３により、第２の端子接合部１３２ｂは、複数の第２の接合片１３２ｂ１～１３２ｂ４に分割される。これにより、複数の積層セラミック電子部品本体１２のそれぞれの第２の外部電極２６ｂに対応して、複数の第２の接合片１３２ｂ１～１３２ｂ４が設けられる。
図２０に示すように、複数の第２の接合片１３２ｂ１～１３２ｂ４が複数の積層セラミック電子部品本体１２のそれぞれの第２の外部電極２６ｂに独立して設けられる場合には、第２の金属端子１３０ｂの第２の接合部１３２ｂの各第２の接合片１３２ｂ１～１３２ｂ４の幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面１４ｃ(実装面側の側面)上に位置する第２の外部電極２６ｂの積層方向ｘのそれぞれの長さに対応するように独立して設けられていることが好ましい。
この際、それぞれの積層セラミック電子部品本体１２の第２の端面１４ｆ側に位置する第２の金属端子１３０ｂの第２の接合部１３２ｂの一方端は、積層セラミック電子部品１０Ｂの第１の側面１５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面または第２の側面（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体の間の隙間は調整される。
同様に、それぞれの積層セラミック電子部品本体１２の第２の端面１４ｆ側に位置する第２の金属端子１３０ｂの第２の接合部１３２ｂの他方端は、積層セラミック電子部品１０Ｂの第２の側面１５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
同様に、それぞれの積層セラミック電子部品本体１２の第２の端面１４ｆ側に位置する第２の金属端子１３０ｂの第２の接合部１３２ｂの他方端は、積層セラミック電子部品１０Ｂの第２の側面１５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも、０．１ｍｍ以上０．２ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子１３０との接合面積を一定にする事ができ、接合強度ならびに金属端子の抵抗値を一定範囲に制御する事ができる。なお、上記の突出の幅に応じて、複数の積層セラミック電子部品本体１２の間の隙間は調整される。
（ｂ）第１の延長部および第３の延長部
第１の金属端子１３０ａの第１の延長部１３４ａは、第１の端子接合部１３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。第１の金属端子１３０ａの第１の延長部１３４ａには、複数の第１の切り欠き部１４４ａ１～１４４ａ４が設けられる。
第１の金属端子１３０ａの第１の延長部１３４ａは、第１の端子接合部１３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。第１の金属端子１３０ａの第１の延長部１３４ａには、複数の第１の切り欠き部１４４ａ１～１４４ａ４が設けられる。
第２の金属端子１３０ｂの第３の延長部１３４ｂは、第２の端子接合部１３２ｂに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。第２の金属端子１３０ｂの第３の延長部１３４ｂには、複数の第４の切り欠き部１４４ｂ１～１４４ｂ４が設けられる。
（ｃ）第２の延長部および第４の延長部
第１の金属端子１３０ａの第２の延長部１３６ａは、第１の延長部１３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。第２の延長部１３６ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部１４０ａが設けられていてもよい。これにより、第１の金属端子１３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第１の金属端子１３０ａの第２の延長部１３６ａは、第１の延長部１３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。第２の延長部１３６ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部１４０ａが設けられていてもよい。これにより、第１の金属端子１３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第２の金属端子１３０ｂの第４の延長部１３６ｂは、第３の延長部１３４ｂに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。第４の延長部１３６ｂの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部１４０ｂが設けられていてもよい。
（ｄ）第１の実装部および第２の実装部
第１の金属端子１３０ａの第１の実装部１３８ａは、第２の延長部１３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子１３０ａの第１の実装部１３８ａは、連続的な矩形形状である。
第１の実装部１３８ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部１３６ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、図２０に示すように、第１の実装部１３８ａの第２の延長部１３６ａと接続される側とは反対側の端辺には、複数の第２の切り欠き１４６ａ１～１４６ａ４により、複数の第１の実装片１３８ａ１～１３８ａ５とが配置されてもよい。それぞれ最も外側に位置する第１の実装部１３８ａの両端の部分は、第２の延長部１３６ａの両端と揃うように形成されていることが好ましい。
第１の金属端子１３０ａの第１の実装部１３８ａは、第２の延長部１３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子１３０ａの第１の実装部１３８ａは、連続的な矩形形状である。
第１の実装部１３８ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部１３６ａの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、図２０に示すように、第１の実装部１３８ａの第２の延長部１３６ａと接続される側とは反対側の端辺には、複数の第２の切り欠き１４６ａ１～１４６ａ４により、複数の第１の実装片１３８ａ１～１３８ａ５とが配置されてもよい。それぞれ最も外側に位置する第１の実装部１３８ａの両端の部分は、第２の延長部１３６ａの両端と揃うように形成されていることが好ましい。
第２の金属端子１３０ｂの第２の実装部１３８ｂは、第４の延長部１３６ｂに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第２の金属端子１３０ｂの第２の実装部１３８ｂは、連続的な矩形形状である。
第２の実装部１３８ｂの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部１３６ｂの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部１３８ｂの第４の延長部１３６ｂと接続される側とは反対側の端辺には、複数の第５の切り欠き１４６ｂ１～１４６ｂ４を挟んで、複数の第２の実装片１３８ｂ１～１３８ｂ５とが配置されてもよい。それぞれ最も外側に位置する第１の実装部１３８ａの端の部分は、第４の延長部１３６ｂの両端と揃うように形成されていることが好ましい。
第２の金属端子１３０ｂの第２の実装部１３８ｂは、連続的な矩形形状である。
第２の実装部１３８ｂの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部１３６ｂの積層セラミック電子部品１０Ｂの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部１３８ｂの第４の延長部１３６ｂと接続される側とは反対側の端辺には、複数の第５の切り欠き１４６ｂ１～１４６ｂ４を挟んで、複数の第２の実装片１３８ｂ１～１３８ｂ５とが配置されてもよい。それぞれ最も外側に位置する第１の実装部１３８ａの端の部分は、第４の延長部１３６ｂの両端と揃うように形成されていることが好ましい。
図１３示す積層セラミック電子部品１０Ｂの外装材１５０は、積層セラミック電子部品１０Ｂの外装材１５０とは異なり、その形状は、直方体形状に形成される。なお、台形形状に形成されてもよい。外装材１５０は、積層セラミック電子部品本体１２の隙間部においても、外装材１５０が充填されるように形成されている。
図１３に示す積層セラミック電子部品１０Ｂは、図１に示す積層セラミック電子部品１０Ａと同一の効果を奏する。
（第３の実施の形態）
この発明の第３の実施の形態にかかる積層セラミック電子部品について説明する。図２１は、この発明の第３の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２２は、図２１に示す積層セラミック電子部品の正面図である。図２３は、図２１に示す積層セラミック電子部品の側面図である。図２４は、図２１に示す積層セラミック電子部品の上面図である。図２５は、図２１に示す積層セラミック電子部品の底面図である。図２６は、図２１に示す積層セラミック電子部品本体の線ＸＸＶＩ－ＸＸＶＩにおける断面図である。図２７は、図２１に示す積層セラミック電子部品本体の線ＸＸＶＩＩ－ＸＸＶＩＩにおける断面図である。図２８は、この発明の第３の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
この発明の第３の実施の形態にかかる積層セラミック電子部品について説明する。図２１は、この発明の第３の実施の形態にかかる積層セラミック電子部品の一例を示す外観斜視図である。図２２は、図２１に示す積層セラミック電子部品の正面図である。図２３は、図２１に示す積層セラミック電子部品の側面図である。図２４は、図２１に示す積層セラミック電子部品の上面図である。図２５は、図２１に示す積層セラミック電子部品の底面図である。図２６は、図２１に示す積層セラミック電子部品本体の線ＸＸＶＩ－ＸＸＶＩにおける断面図である。図２７は、図２１に示す積層セラミック電子部品本体の線ＸＸＶＩＩ－ＸＸＶＩＩにおける断面図である。図２８は、この発明の第３の実施の形態にかかる積層セラミック電子部品が備える金属端子を示す外観斜視図である。
なお、この実施の形態にかかる積層セラミック電子部品１０Ｃは、複数の積層セラミック電子部品本体１２を含み、一対の金属端子２３０および外装材２５０の構成が、一対の金属端子３０と異なる構成であることを除いて、図１を用いて説明した積層セラミック電子部品１０Ａと同様の構成を有する。従って、図１に示した積層セラミック電子部品１０Ａと同一部分には、同一の符号を付し、その説明を省略する。
この第３の実施の形態にかかる積層セラミック電子部品１０Ｃは、複数の積層セラミック電子部品本体１２を含む。積層セラミック電子部品本体１２は、直方体状の積層体１４と、外部電極２６とを含む。また、積層セラミック電子部品１０Ｃは、積層セラミック電子部品本体１２の外部電極２６に接続される金属端子２３０、ならびに積層体１４、外部電極２６、および金属端子２３０の一部を覆うための外装材２５０を含む。
積層セラミック電子部品１０Ｃにおいても、複数の積層セラミック電子部品本体１２は、主面同士が対面するように並んで配置される。積層セラミック電子部品１０Ｃにおいて、内部の複数の積層セラミック電子部品本体１２はそれぞれ隙間が空くように配置されている。この時、部品間の隙間は、０．４５ｍｍ以上１．０ｍｍ以下であることが好ましい。これにより、隙間の樹脂による断熱性が確保され、発熱の抑制効果を得ることができる。
積層セラミック電子部品１０Ｃの金属端子２３０が延びている方向（換言すると、積層セラミック電子部品本体１２の第１の端面１４ｅと第２の端面１４ｆとを結ぶ方向）を、積層セラミック電子部品１０Ｃの長さ方向Ｚとし、それぞれの積層セラミック電子部品本体１２の第１の主面１４ａと第２の主面１４ｂと結ぶ方向を、積層セラミック電子部品１０の幅方向Ｙとし、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃと第２の側面１４ｄとを結ぶ方向を、積層セラミック電子部品１０Ｃの高さ方向Ｘとする。
また、外装材２５０は、積層セラミック電子部品本体１２の第１の側面１４ｃおよび第２の側面１４ｄに対向する第１の主面２５０ａおよび第２の主面２５０ｂと、積層セラミック電子部品本体１２の第１の主面１４ａおよび第２の主面１４ｂに対向する第１の側面２５０ｃおよび第２の側面２５０ｄと、積層セラミック電子部品本体１２の第１の端面１４ｅおよび第２の端面１４ｆに対向する第１の端面２５０ｅおよび第２の端面２５０ｆと、を有する。
図２１示す積層セラミック電子部品１０Ｃに用いられる金属端子２３０は、第１の金属端子２３０ａおよび第２の金属端子２３０ｂを含む。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材によって第１の金属端子２３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子２３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材によって第２の金属端子２３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子２３０ｂが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第１の外部電極２６ａには、接合材によって第１の金属端子２３０ａが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第１の外部電極２６ａに第１の金属端子２３０ａが接続される。
複数の積層セラミック電子部品本体１２のそれぞれにおいて、第２の外部電極２６ｂには、接合材によって第２の金属端子２３０ｂが接続される。具体的には、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃまたは第２の側面１４ｄ上に位置する第２の外部電極２６ｂに第２の金属端子２３０ｂが接続される。
第１の金属端子２３０ａは、第１の外部電極２６ａに接続される第１の端子接合部２３２ａと、第１の端子接合部２３２ａに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第１の延長部２３４ａと、第１の延長部２３４ａに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第２の延長部２３６ａと、第２の延長部２３６ａに接続され、実装基板に実装されることとなる第１の実装部２３８ａと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子２３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部２３２ｂと、第２の端子接合部２３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部２３４ｂと、第３の延長部２３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部２３６ｂと、第４の延長部２３６ｂに接続され、実装基板に実装されることとなる第２の実装部２３８ｂと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
第２の金属端子２３０ｂは、第２の外部電極２６ｂに接続される第２の端子接合部２３２ｂと、第２の端子接合部２３２ｂに接続され、第１の側面１４ｃ（実装面側の側面）と実装面との間に隙間をあけて第１の側面１４ｃ（実装面側の側面）と略平行となる方向に延びる第３の延長部２３４ｂと、第３の延長部２３４ｂに接続され、積層セラミック電子部品本体１２とは反対側に位置する実装面側に延びる第４の延長部２３６ｂと、第４の延長部２３６ｂに接続され、実装基板に実装されることとなる第２の実装部２３８ｂと、を有する。もっとも、延長部の構成は、上記の構成のみに限定されず、さらに湾曲する延長部を有していてもよい。
（ａ）第１の端子接合部および第２の端子接合部
第１の金属端子２３０ａの第１の端子接合部２３２ａは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部２３２ａは、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続するように設けられており、その形状は特に限定されないが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続可能な矩形形状で設けられる。
第１の金属端子２３０ａの第１の端子接合部２３２ａは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａに接合される部分である。第１の端子接合部２３２ａは、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続するように設けられており、その形状は特に限定されないが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第１の外部電極２６ａを連続的に接続可能な矩形形状で設けられる。
図２１および図２８に示すように、第１の端子接合部２３２ａが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる第１の外部電極２６ａを連続的に接続可能な矩形形状で設けられる場合、第１の金属端子２３０ａの第１の端子接合部２３２ａの積層セラミック電子部品１０Ｃの幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの積層方向ｘの長さをすべてカバーするように設けられていることが好ましい。具体的には、最も積層セラミック電子部品１０Ｃの第１の端面２５０ｅ側に位置する積層セラミック電子部品本体１２から、最も積層セラミック電子部品１０Ｃの第２の端面２５０ｆ側に位置する積層セラミック電子部品本体１２に渡って、第１の側面１４ｃ（実装面側の側面）上に位置するすべての第１の外部電極２６ａを連続的にひとつの接合部でカバーするように設けられる。すなわち、複数の積層セラミック電子部品本体１２間の隙間も含めて連続的に設けられる。さらに、言い換えると、積層セラミック電子部品本体１２が２つ以上で設けられる場合、第１の金属端子２３０ａの第１の端子接合部２３２ａは、２つ以上の積層セラミック電子部品本体１２のそれぞれの第１の外部電極２６ａに跨るように配置されることが好ましい。
また、第２の金属端子２３０ｂの第１の端子接合部２３２ｂは、それぞれの積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂに接合される部分である。第２の端子接合部２３２ｂは、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第２の外部電極２６ｂを連続的に接続するように設けられており、その形状は特に限定されないが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる複数の第２の外部電極２６ｂを連続的に接続可能な矩形形状で設けられる。
また、図２１および図２８に示すように、第２の端子接合部２３２ｂが、複数の積層セラミック電子部品本体１２のそれぞれに設けられる第２の外部電極２６ｂを連続的に接続可能な矩形形状で設けられる場合、第２の金属端子２３０ｂの第２の端子接合部２３２ｂの積層セラミック電子部品１０Ｃの幅方向Ｙの長さは、複数の積層セラミック電子部品本体１２のそれぞれの第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの積層方向ｘの長さをすべてカバーするように設けられていることが好ましい。具体的には、最も積層セラミック電子部品１０Ｃの第１の端面２５０ｅ側に位置する積層セラミック電子部品本体１２から、最も積層セラミック電子部品１０Ｃの第２の端面２５０ｆ側に位置する積層セラミック電子部品本体１２に渡って、第１の側面１４ｃ（実装面側の側面）上に位置するすべての第２の外部電極２６ｂを連続的にひとつの接合部でカバーするように設けられる。すなわち、複数の積層セラミック電子部品本体１２間の隙間も含めて連続的に設けられる。さらに、言い換えると、積層セラミック電子部品本体１２が２つ以上で設けられる場合、第２の金属端子２３０ｂの第２の端子接合部２３２ｂは、２つ以上の積層セラミック電子部品本体１２のそれぞれの第２の外部電極２６ｂに跨るように配置されることが好ましい。
この際、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第１の側面２５０ｃ側に位置する第１の金属端子２３０ａの第１の端子接合部２３２ａの一方端は、最も積層セラミック電子部品１０Ｃの第１の側面２５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
同様に、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する第１の金属端子２３０ａの第１の端子接合部２３２ａの他方端は、最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
同様に、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する第１の金属端子２３０ａの第１の端子接合部２３２ａの他方端は、最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第１の外部電極２６ａの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
また、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第１の側面２５０ｃ側に位置する第２の金属端子２３０ｂの第２の端子接合部２３２ｂの一方端は、最も積層セラミック電子部品１０Ｃの第１の側面２５０ｃ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
同様に、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する第２の金属端子２３０ｂの第２の端子接合部２３２ｂの他方端は、最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
同様に、複数の積層セラミック電子部品本体１２の最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する第２の金属端子２３０ｂの第２の端子接合部２３２ｂの他方端は、最も積層セラミック電子部品１０Ｃの第２の側面２５０ｄ側に位置する積層セラミック電子部品本体１２の第１の側面１４ｃ（実装面側の側面）上に位置する第２の外部電極２６ｂの縁端よりも０．０５ｍｍ以上０．２５ｍｍ以下で突出して設けられていることが好ましい。これにより、各積層セラミック電子部品本体１２と金属端子２３０との接合面積を一定にすることができ、接合強度ならびに金属端子２３０の抵抗値を一定範囲に制御することができる。
（ｂ）第１の延長部および第３の延長部
第１の金属端子２３０ａの第１の延長部２３４ａは、第１の端子接合部２３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。
また、第１の延長部２３４ａには、図２８に示すように、第１の切り欠き部２４４ａが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第１の金属端子２３０ａの第１の延長部２３４ａは、第１の端子接合部２３２ａに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。
また、第１の延長部２３４ａには、図２８に示すように、第１の切り欠き部２４４ａが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
第２の金属端子２３０ｂの第３の延長部２３４ｂは、第２の端子接合部２３２ｂに接続され、第１の側面１４ｃまたは第２の側面１４ｄ（実装面側の側面）と略平行となる方向に積層セラミック電子部品本体１２から遠ざかるように延びている。
また、第３の延長部２３４ｂには、図２８に示すように、第４の切り欠き部２４４ｂが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
また、第３の延長部２３４ｂには、図２８に示すように、第４の切り欠き部２４４ｂが形成されていてもよい。これにより、金属端子材料量の低減をすることができ、コスト削減効果が得られる。また、基板実装後の基板からの応力を緩和する効果が得られる。
（ｃ）第２の延長部および第４の延長部
第１の金属端子２３０ａの第２の延長部２３６ａは、第１の延長部２３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。
また、第２の延長部２３６ａの中央部には、図２８に示すように、第３の切り欠き部２４８ａが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第２の延長部２３６ａは、二股以上に分割されてもよく、第２の切り欠き部２４８ａが形成されていなくてもよい。
さらに、第２の延長部２３６ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部２４０ａが設けられていてもよい。これにより、第１の金属端子２３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第１の金属端子２３０ａの第２の延長部２３６ａは、第１の延長部２３４ａに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。
また、第２の延長部２３６ａの中央部には、図２８に示すように、第３の切り欠き部２４８ａが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第２の延長部２３６ａは、二股以上に分割されてもよく、第２の切り欠き部２４８ａが形成されていなくてもよい。
さらに、第２の延長部２３６ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部２４０ａが設けられていてもよい。これにより、第１の金属端子２３０ａの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
第２の金属端子２３０ｂの第４の延長部２３６ｂは、第３の延長部２３４ｂに接続され、実装面に対向する面となる第１の側面１４ｃまたは第２の側面１４ｄと実装面との間に隙間を設けるように実装面方向に延びている。
また、第４の延長部２３６ｂの中央部には、図２８に示すように、第６の切り欠き部２４８ｂが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第４の延長部２３６ｂは、二股以上に分割されてもよく、第５の切り欠き部２４８ｂが形成されていなくてもよい。
さらに、第４の延長部２３６ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部２４０ｂが設けられていてもよい。これにより、第１の金属端子２３０ｂの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
また、第４の延長部２３６ｂの中央部には、図２８に示すように、第６の切り欠き部２４８ｂが形成されており、二股形状である。これにより、基板への実装後の実装基板からの応力を緩和する効果が得られる。なお、第４の延長部２３６ｂは、二股以上に分割されてもよく、第５の切り欠き部２４８ｂが形成されていなくてもよい。
さらに、第４の延長部２３６ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った両端部の一部に、上記とは別の曲げ用切り欠き部２４０ｂが設けられていてもよい。これにより、第１の金属端子２３０ｂの曲げ時の材料の逃げを確保することができ、曲げ性を良好にすることができる。
（ｄ）第１の実装部および第２の実装部
第１の金属端子２３０ａの第１の実装部２３８ａは、第２の延長部２３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子２３０ａの第１の実装部２３８ａは、連続的な矩形形状である。
第１の実装部２３８ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部２３６ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第１の実装部２３８ａの第２の延長部２３６ａと接続される側とは反対側の端辺の中央部には、図２８に示すように、第２の切り欠き２４６ａが設けられてもよい。そして、第１の実装部２３８ａの第２の延長部２３６ａと接続される側とは反対側の端辺には、第２の切り欠き２４６ａを挟んで、複数の第１の実装片２３８ａ１、２３８ａ２とが配置される。第２の切り欠き部２４６ａを設ける場合は、第１の実装部２３８ａの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第１の実装部２３８ａの両端の部分は、第２の延長部２３６ａの両端と揃うように形成されていることが好ましい。
第１の金属端子２３０ａの第１の実装部２３８ａは、第２の延長部２３６ａに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第１の金属端子２３０ａの第１の実装部２３８ａは、連続的な矩形形状である。
第１の実装部２３８ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さは、特に限定されていないが、第２の延長部２３６ａの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第１の実装部２３８ａの第２の延長部２３６ａと接続される側とは反対側の端辺の中央部には、図２８に示すように、第２の切り欠き２４６ａが設けられてもよい。そして、第１の実装部２３８ａの第２の延長部２３６ａと接続される側とは反対側の端辺には、第２の切り欠き２４６ａを挟んで、複数の第１の実装片２３８ａ１、２３８ａ２とが配置される。第２の切り欠き部２４６ａを設ける場合は、第１の実装部２３８ａの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第１の実装部２３８ａの両端の部分は、第２の延長部２３６ａの両端と揃うように形成されていることが好ましい。
第２の金属端子２３０ｂの第２の実装部２３８ｂは、第４の延長部２３６ｂに接続され、実装基板に実装される部分であり、実装面と略平行になるように延びている。
第２の金属端子２３０ｂの第２の実装部２３８ｂは、連続的な矩形形状である。
第２の実装部２３８ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部２３６ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部２３８ｂの第４の延長部２３６ｂと接続される側とは反対側の端辺の中央部には、図２８に示すように、第５の切り欠き２４６ｂが設けられてもよい。そして、第２の実装部２３８ｂの第４の延長部２３６ｂと接続される側とは反対側の端辺には、第５の切り欠き２４６ｂを挟んで、複数の第２の実装片２３８ｂ１、２３８ｂ２とが配置される。第５の切り欠き部２４６ｂを設ける場合は、第２の実装部２３８ｂの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第１の実装部２３８ａの端の部分は、第４の延長部２３６ｂの両端と揃うように形成されていることが好ましい。
第２の金属端子２３０ｂの第２の実装部２３８ｂは、連続的な矩形形状である。
第２の実装部２３８ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さは、特に限定されていないが、第４の延長部２３６ｂの積層セラミック電子部品１０Ｃの幅方向Ｙに沿った長さと同じ長さで形成されていることが好ましい。なお、第２の実装部２３８ｂの第４の延長部２３６ｂと接続される側とは反対側の端辺の中央部には、図２８に示すように、第５の切り欠き２４６ｂが設けられてもよい。そして、第２の実装部２３８ｂの第４の延長部２３６ｂと接続される側とは反対側の端辺には、第５の切り欠き２４６ｂを挟んで、複数の第２の実装片２３８ｂ１、２３８ｂ２とが配置される。第５の切り欠き部２４６ｂを設ける場合は、第２の実装部２３８ｂの中央部において、一部切り抜かれているが、それぞれ最も外側に位置する第１の実装部２３８ａの端の部分は、第４の延長部２３６ｂの両端と揃うように形成されていることが好ましい。
図２１に示す積層セラミック電子部品１０Ｃの外装材２５０の形状は、積層セラミック電子部品１０Ｂの外装材１５０とは異なり、その形状は、台形形状で形成される。なお、直方体形状に形成されてもよい。外装材２５０は、積層セラミック電子部品本体１２の隙間部においても、外装材２５０が充填されるように形成される。
図２１に示す積層セラミック電子部品１０Ｃは、図１に示す積層セラミック電子部品１０Ａと同一の効果を奏する。
２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について、積層セラミック電子部品１０Ａを例にして説明する。なお、以下の説明では、積層セラミック電子部品本体１２として積層セラミックコンデンサとする製造方法を例として説明する。
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について、積層セラミック電子部品１０Ａを例にして説明する。なお、以下の説明では、積層セラミック電子部品本体１２として積層セラミックコンデンサとする製造方法を例として説明する。
（１）積層セラミック電子部品本体の製造方法
まず、セラミック粉末を含むセラミックペーストを、たとえば、スクリーン印刷法などによりシート状に塗布し、乾燥させることにより、セラミックグリーンシートが作製される。
次に、セラミックグリーンシートの上に、内部電極形成用の導電ペーストを、たとえば、スクリーン印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとが用意される。なお、セラミックペーストや、内部電極形成用の導電ペーストには、たとえば、公知のバインダや溶媒が含まれていてもよい。
続いて、内部電極形成用導電パターンが形成されていない外層用のセラミックグリーンシートが所定枚数積層され、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートが順次積層され、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、積層シートが作製される。この時、内部電極形成用導電パターンが印刷されているセラミックグリーンシートは、内部電極形成用導電パターンの引き出し部が互い違いになるように複数枚積層される。
続いて、積層シートが圧着手段により積層方向に圧着され、積層ブロックが形成される。
その後、積層ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、生の積層体チップに対してバレル研磨などを施し、積層体の角部や稜線部を丸められてもよい。
続いて、切り出された生の積層体チップが焼成され、積層体の内部に第１の内部電極層および第２の内部電極層が配され、第１の内部電極層が第１の端面に引き出され、第２の内部電極層が第２の端面に引き出された積層体が生成される。なお、生の積層体チップの焼成温度は、セラミックの材料や内部電極形成用導電ペーストの材料に依存するが、９００℃以上１３００℃以下であることが好ましい。
次に、下地電極層が形成される。まず、焼成後の積層体チップの両端面に外部電極用導電性ペーストを塗布し、焼き付け、第１の外部電極２６ａの第１の下地電極層および第２の外部電極２６ｂの第２の下地電極層が形成される。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。ここで、樹脂層を設ける場合には、樹脂層用の金属成分と熱硬化性樹脂を含む導電性樹脂ペーストを塗布、硬化して樹脂層を形成する。薄膜層やめっき層で下地電極層を形成する場合は、蒸着法やめっき法によって下地電極層が形成される。
その後、下地電極層の表面に、めっき層が形成され、外部電極２４が形成される。図２に示す積層セラミック電子部品本体１２は、下地電極層上に形成されるめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえば、電解めっきや無電解めっきなどで順次形成される。
上述のようにして、図１に示す積層セラミック電子部品本体１２が製造される。
（２）金属端子の取り付け方法
続いて、複数の積層セラミック電子部品本体１２に金属端子３０が取り付けられる。
まず、第１の金属端子３０ａおよび第２の金属端子３０ｂが準備される。
次に、複数の積層セラミック電子部品本体１２の外部電極２６に接合材によって金属端子３０に取り付けられる。ここでは、接合材として半田が用いられる。半田付け温度は、リフローにて、たとえば、２７０℃以上２９０℃以下の熱を３０秒以上与える。
続いて、複数の積層セラミック電子部品本体１２に金属端子３０が取り付けられる。
まず、第１の金属端子３０ａおよび第２の金属端子３０ｂが準備される。
次に、複数の積層セラミック電子部品本体１２の外部電極２６に接合材によって金属端子３０に取り付けられる。ここでは、接合材として半田が用いられる。半田付け温度は、リフローにて、たとえば、２７０℃以上２９０℃以下の熱を３０秒以上与える。
（３）外装材の形成方法
続いて、積層セラミック電子部品１０Ａの外装材５０が形成される。外装材５０は、たとえば、トランスファーモールド工法によって形成される。具体的には、金型に外装材５０の樹脂を充填し、そこに外装材５０の形成前の積層セラミック電子部品を配置し、樹脂を硬化させて、所定の位置に外装材が設けられる。
次に、金属端子３０の不要部分がカットされる。この金属端子カットの実施には、たとえば、打ち抜き金型が使用される。
そして、金属端子３０を所望の形状に折り曲げる。この金属端子３０の折り曲げには、たとえば、曲げ金型が用いられ、金属端子３０が所望の形状に折り曲げられる。
続いて、積層セラミック電子部品１０Ａの外装材５０が形成される。外装材５０は、たとえば、トランスファーモールド工法によって形成される。具体的には、金型に外装材５０の樹脂を充填し、そこに外装材５０の形成前の積層セラミック電子部品を配置し、樹脂を硬化させて、所定の位置に外装材が設けられる。
次に、金属端子３０の不要部分がカットされる。この金属端子カットの実施には、たとえば、打ち抜き金型が使用される。
そして、金属端子３０を所望の形状に折り曲げる。この金属端子３０の折り曲げには、たとえば、曲げ金型が用いられ、金属端子３０が所望の形状に折り曲げられる。
以上のようにして、図１に示す積層セラミック電子部品１０Ａが製造される。
３．実験例
次に、上記製造方法にしたがって、試料１－１ないし試料１－７および試料２－１ないし試料２－６にかかる積層セラミック電子部品を作製し、ＥＳＲの値、熱抵抗の値および直流破壊電圧を測定した。
次に、上記製造方法にしたがって、試料１－１ないし試料１－７および試料２－１ないし試料２－６にかかる積層セラミック電子部品を作製し、ＥＳＲの値、熱抵抗の値および直流破壊電圧を測定した。
（１）実験例における試料の作製条件
まず、試料１－１ないし試料１－７に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品を作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：１１．５ｍｍ×３．０ｍｍ×６．２ｍｍ
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表１を参照
・外装材：エポキシ樹脂
まず、試料１－１ないし試料１－７に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品を作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：１１．５ｍｍ×３．０ｍｍ×６．２ｍｍ
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表１を参照
・外装材：エポキシ樹脂
また、試料１－１ないし試料１－７にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．０ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：５．７ｍｍ×５．０ｍｍ×２．０ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．２２μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
また、試料２－１ないし試料２－６に対する試料を作製するために、上述した積層セラミック電子部品の製造方法にしたがって、以下のような仕様の積層セラミック電子部品を作製した。
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：１１．５ｍｍ×２．０ｍｍ×２．７ｍｍ
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表２を参照
・外装材：エポキシ樹脂
・積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：１１．５ｍｍ×２．０ｍｍ×２．７ｍｍ
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表２を参照
・外装材：エポキシ樹脂
また、試料２－１ないし試料２－６にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：３．２ｍｍ×１．６ｍｍ×１．６ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：３．２ｍｍ×１．６ｍｍ×１．６ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
一方、試料３－１ないし試料３－３の試料には、図２９に示すような金属端子付き積層セラミック電子部品を準備した。金属端子付き積層セラミック電子部品１は、積層セラミックコンデンサ２と、一対の金属端子３とを含む。一対の金属端子は、第１の金属端子３ａと第２の金属端子３ｂとを含む。
ここで、図２９において示すように、正面からみて、金属端子付き積層セラミック電子部品１の積層セラミックコンデンサ２の幅方向の寸法をＬ寸法し、金属端子付き積層セラミック電子部品１の積層セラミックコンデンサ２の前後方向の寸法をＷ寸法とし、金属端子付き積層セラミック電子部品１の積層セラミックコンデンサ２と、第１の金属端子３ａおよび第２の金属端子３ｂを含む高さ方向の寸法をＴ寸法とする。
試料３－１ないし試料３－３の試料に使用した金属端子付き積層セラミック電子部品１の仕様は、以下のとおりである。
・金属端子付き積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：３．５ｍｍ×１．７ｍｍ×２．７ｍｍ
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・形状：Ｌ字形状
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表３を参照
・金属端子付き積層セラミック電子部品のサイズＬ×Ｗ×Ｔ（設計値、金属端子を含む）：３．５ｍｍ×１．７ｍｍ×２．７ｍｍ
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・積層セラミック電子部品本体の数：１個
・金属端子
・端子本体：ＳＵＳ４３０
・めっき膜：Ｎｉめっき層およびＳｎめっき層の２層構造
・形状：Ｌ字形状
・積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向（長さ方向Ｚ）のＬ寸法に対する、第１の側面または第２の側面上に位置する第１の外部電極の先端と、第１の側面または第２の側面上に位置する第２の外部電極の先端との間の距離：表３を参照
また、試料３－１ないし試料３－３にかかる積層セラミック電子部品に含まれる積層セラミック電子部品本体である積層セラミックコンデンサの仕様は以下のとおりである。
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：３．２ｍｍ×１．６ｍｍ×１．６ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
・積層セラミック電子部品本体のサイズｌ×ｗ×ｔ（設計値）：３．２ｍｍ×１．６ｍｍ×１．６ｍｍ
・セラミック層の材料：ＢａＴｉＯ3
・容量：０．０１μＦ
・定格電圧：６３０Ｖ
・内部電極層の材料：Ｎｉ
・外部電極
・下地電極層：Ｃｕとガラスを含む電極
・めっき層：Ｎｉめっき層（厚さ：３．５μｍ）とＳｎめっき層（３．５μｍ）の２層構造
（２）特性評価の方法
（ａ）ＥＳＲの測定方法
ＥＳＲの測定は、測定前に積層セラミックコンデンサを空気雰囲気において１５０℃で１時間の熱処理を行い、その後、測定用基板に実装し、熱処理完了後２４±２時間後に、測定周波数を１００ｋＨｚとし、ネットワークアナライザを用いて測定した。本発明の効果の基準は、試料１－１ないし試料１－７は、５．０ｍΩ以下、試料２－１ないし試料２－６および試料３－１ないし試料３－３は、５０ｍΩ以下とした。これは、試料１－１ないし試料１－７の試料の静電容量が大きいため、ＥＳＲ値は下がる傾向にあるからである。
（ａ）ＥＳＲの測定方法
ＥＳＲの測定は、測定前に積層セラミックコンデンサを空気雰囲気において１５０℃で１時間の熱処理を行い、その後、測定用基板に実装し、熱処理完了後２４±２時間後に、測定周波数を１００ｋＨｚとし、ネットワークアナライザを用いて測定した。本発明の効果の基準は、試料１－１ないし試料１－７は、５．０ｍΩ以下、試料２－１ないし試料２－６および試料３－１ないし試料３－３は、５０ｍΩ以下とした。これは、試料１－１ないし試料１－７の試料の静電容量が大きいため、ＥＳＲ値は下がる傾向にあるからである。
（ｂ）熱抵抗値の特定方法
前準備として、試料１－１ないし試料１－７および試料２－１ないし試料２－６の積層セラミック電子部品、ならびに試料３－１ないし試料３－３の積層セラミック電子部品の表面部と、端子先端の基板表面部に熱伝体を設置し、温度測定ができる状態にした。また、事前に、任意の周波数時のＥＳＲを測定した。上記の各試料にかかる積層セラミック電子部品に、ＥＳＲ測定時の周波数での任意の電流を印加し、電子部品を発熱させた。電子部品の温度が安定したところで、上記２箇所の熱伝体の温度差を読み取り、その温度差を、ＥＳＲと電流の２乗の積で割ることによって求めた。本発明の効果の基準は、試料１－１ないし試料１－７は、２３℃／Ｗ以下とし、試料２－１ないし試料２－６および試料３－１ないし試料３－３は、１８℃／Ｗとした。これは、試料１－１ないし試料１－７の方が大型品であり、放熱性が悪いため、比較的高めの値となるからである。
前準備として、試料１－１ないし試料１－７および試料２－１ないし試料２－６の積層セラミック電子部品、ならびに試料３－１ないし試料３－３の積層セラミック電子部品の表面部と、端子先端の基板表面部に熱伝体を設置し、温度測定ができる状態にした。また、事前に、任意の周波数時のＥＳＲを測定した。上記の各試料にかかる積層セラミック電子部品に、ＥＳＲ測定時の周波数での任意の電流を印加し、電子部品を発熱させた。電子部品の温度が安定したところで、上記２箇所の熱伝体の温度差を読み取り、その温度差を、ＥＳＲと電流の２乗の積で割ることによって求めた。本発明の効果の基準は、試料１－１ないし試料１－７は、２３℃／Ｗ以下とし、試料２－１ないし試料２－６および試料３－１ないし試料３－３は、１８℃／Ｗとした。これは、試料１－１ないし試料１－７の方が大型品であり、放熱性が悪いため、比較的高めの値となるからである。
（ｃ）直流破壊電圧（ＢＤＶ）の測定方法
各試料にかかる積層セラミック電子部品の両端子に直流電源から配線を接続し、１００Ｖ／秒の速さで電圧を印加した。検出電流は１ｍＡに設定した。積層セラミック電子部品本体、または外装材が絶縁破壊した際に、回路内に１ｍＡ以上の電流が流れるため、そこで昇圧が止まる。その際に表示されている電圧を直流破壊電圧とした。なお、試料３－１ないし試料３－３のように外装材がない場合は、端子間距離が短くなると、空間上で放電が起こり、絶縁破壊しなくても昇圧が停止する。このため、昇圧が停止したときの電圧を放電電圧とした。本発明の効果の基準は、試料１－１ないし試料１－７、試料２－１ないし試料２－６および試料３－１ないし試料３－３ともに２．０ｋＶ以上とした。
各試料にかかる積層セラミック電子部品の両端子に直流電源から配線を接続し、１００Ｖ／秒の速さで電圧を印加した。検出電流は１ｍＡに設定した。積層セラミック電子部品本体、または外装材が絶縁破壊した際に、回路内に１ｍＡ以上の電流が流れるため、そこで昇圧が止まる。その際に表示されている電圧を直流破壊電圧とした。なお、試料３－１ないし試料３－３のように外装材がない場合は、端子間距離が短くなると、空間上で放電が起こり、絶縁破壊しなくても昇圧が停止する。このため、昇圧が停止したときの電圧を放電電圧とした。本発明の効果の基準は、試料１－１ないし試料１－７、試料２－１ないし試料２－６および試料３－１ないし試料３－３ともに２．０ｋＶ以上とした。
（ｄ）外部電極間の距離の測定方法および外部電極間の距離の割合の算出方法
試料１－１ないし試料１－７、試料２－１ないし試料２－６および試料３－１ないし試料３－３において、いずれも各試料のＬＴ面を１／２Ｗの位置になるところまで断面研磨して、第１の外部電極および第２の外部電極の向かい合う外部電極間の距離をマイクロスコープで測定した。なお、この際、研磨断面から積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さＬ寸法も測定しておき、外部電極間距離／積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さ寸法Ｌ×１００で端子間割合を算出した。
試料１－１ないし試料１－７、試料２－１ないし試料２－６および試料３－１ないし試料３－３において、いずれも各試料のＬＴ面を１／２Ｗの位置になるところまで断面研磨して、第１の外部電極および第２の外部電極の向かい合う外部電極間の距離をマイクロスコープで測定した。なお、この際、研磨断面から積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さＬ寸法も測定しておき、外部電極間距離／積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さ寸法Ｌ×１００で端子間割合を算出した。
以上の、試料１－１ないし試料１－７に対する各測定結果を表１に示し、試料２－１ないし試料２－２に対する各測定結果を表２に示し、試料３－１ないし試料３－３に対する各測定結果を表３に示す。なお、各表中の＊印を付した試料は、本発明の範囲外である。
表１および表２によれば、試料１－３ないし試料１－６および試料２－２ないし試料２－５の試料によれば、Ｌ寸法に対する外部電極間の距離の割合が１．８％以上３１．３％以下の範囲内であるので、ＥＳＲ、熱抵抗および直流破壊電圧のいずれの測定結果についても良好な結果が得られた。
一方、試料１－１および試料１－２は、Ｌ寸法に対する外部電極間の距離の割合が３１．３％より大きいため、ＥＳＲがそれぞれ６．８ｍΩおよび５．２ｍΩであり、基準を満たさず、熱抵抗がそれぞれ３７．０℃／Ｗおよび２５．０℃／Ｗであり、不良であった。また、試料１－７は、Ｌ寸法に対する外部電極間の距離の割合が１．８％より小さいため、直流破壊電圧が０．４２ｋＶであり、不良であった。
また、試料２－１は、Ｌ寸法に対する外部電極間の距離の割合が３１．３％より大きいため、ＥＳＲが５８ｍΩであり基準を満たさず、熱抵抗が１９．０℃／Ｗであり、不良であった。また、試料２－６は、Ｌ寸法に対する外部電極間の距離の割合が１．８％より小さいため、直流破壊電圧が０．２５ｋＶであり、不良であった。
さらに、試料３－１ないし試料３－３は、金属端子の構造がＬ字構造であるので、試料３－１は、ＥＳＲが５５ｍΩであることから不良であり、試料３－２および試料３－３は、直流破壊電圧がそれぞれ１．６２および１．０３であり、不良であった。
また、試料２－１は、Ｌ寸法に対する外部電極間の距離の割合が３１．３％より大きいため、ＥＳＲが５８ｍΩであり基準を満たさず、熱抵抗が１９．０℃／Ｗであり、不良であった。また、試料２－６は、Ｌ寸法に対する外部電極間の距離の割合が１．８％より小さいため、直流破壊電圧が０．２５ｋＶであり、不良であった。
さらに、試料３－１ないし試料３－３は、金属端子の構造がＬ字構造であるので、試料３－１は、ＥＳＲが５５ｍΩであることから不良であり、試料３－２および試料３－３は、直流破壊電圧がそれぞれ１．６２および１．０３であり、不良であった。
以上の結果から、内部電極構造を、従来の矩形形状ではなく、第１の端面および第１の側面の一部、第２の側面の一部に引き出されるようなＴ字形状にすることで、外部電極との接触面積を増加させることができ、低ＥＳＲおよび低熱抵抗化を図ることができる。
また、外部電極のｅ寸を可能な限り伸ばすことで、上記の効果をより向上させることができる。さらに、積層セラミック電子部品本体を外装材によりモールドするので、表面放電のリスクを回避することができる。
さらに、外部電極のｅ寸に合わせて、金属端子の長さも延長することで、より低熱抵抗化が実現できる。加えて、金属端子の材料を、熱伝導効率の悪いＳＵＳ４３０から、熱伝導効率のよい銅系の材料とすることで、さらなる低ＥＳＲおよび低熱抵抗化が実現できる。
また、外部電極のｅ寸を可能な限り伸ばすことで、上記の効果をより向上させることができる。さらに、積層セラミック電子部品本体を外装材によりモールドするので、表面放電のリスクを回避することができる。
さらに、外部電極のｅ寸に合わせて、金属端子の長さも延長することで、より低熱抵抗化が実現できる。加えて、金属端子の材料を、熱伝導効率の悪いＳＵＳ４３０から、熱伝導効率のよい銅系の材料とすることで、さらなる低ＥＳＲおよび低熱抵抗化が実現できる。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０Ａ、１０Ｂ、１０Ｃ 積層セラミック電子部品
１２ 積層セラミック電子部品本体
１４ 積層体
１６ セラミック層
１６ａ 外層部
１６ｂ 内層部
１８ 内部電極層
１８ａ 第１の内部電極層
１８ｂ 第２の内部電極層
２０ａ 第１の対向部
２０ｂ 第２の対向部
２２ａ 第１の引出部
２２ｂ 第２の引出部
２４ａ 側部（Ｗギャップ）
２４ｂ 端部（Ｌギャップ）
２６ 外部電極
２６ａ 第１の外部電極
２６ｂ 第２の外部電極
３０、１３０、２３０ 金属端子
３０ａ、１３０ａ、２３０ａ 第１の金属端子
３０ｂ、１３０ｂ、２３０ｂ 第２の金属端子
３２ａ、１３２ａ、２３２ａ 第１の端子接合部
３２ｂ、１３２ｂ、２３２ｂ 第２の端子接合部
３４ａ、１３４ａ、２３４ａ 第１の延長部
３４ｂ、１３４ｂ、２３４ｂ 第３の延長部
３６ａ、１３６ａ、２３６ａ 第２の延長部
３６ｂ、１３６ｂ、２３６ｂ 第４の延長部
３８ａ、１３８ａ、２３８ａ 第１の実装部
３８ｂ、１３８ｂ、２３８ｂ 第２の実装部
４０ａ、１４０ａ、２４０ａ 曲げ用切り欠き部
４０ｂ、１４０ｂ、２４０ｂ 曲げ用切り欠き部
１４２ａ１～１４２ａ３ 第１の隙間部
１４２ｂ１～１４２ｂ３ 第２の隙間部
１４４ａ１～１４４ａ４、２４４ａ 第１の切り欠き部
１４４ｂ１～１４４ｂ４、２４４ｂ 第４の切り欠き部
１４６ａ１～１４６ａ４、２４６ａ 第２の切り欠き部
１４６ｂ１～１４６ｂ４、２４６ｂ 第５の切り欠き部
２４８ａ 第３の切り欠き部
２４８ｂ 第６の切り欠き部
５０、１５０、２５０ 外装材
１２ 積層セラミック電子部品本体
１４ 積層体
１６ セラミック層
１６ａ 外層部
１６ｂ 内層部
１８ 内部電極層
１８ａ 第１の内部電極層
１８ｂ 第２の内部電極層
２０ａ 第１の対向部
２０ｂ 第２の対向部
２２ａ 第１の引出部
２２ｂ 第２の引出部
２４ａ 側部（Ｗギャップ）
２４ｂ 端部（Ｌギャップ）
２６ 外部電極
２６ａ 第１の外部電極
２６ｂ 第２の外部電極
３０、１３０、２３０ 金属端子
３０ａ、１３０ａ、２３０ａ 第１の金属端子
３０ｂ、１３０ｂ、２３０ｂ 第２の金属端子
３２ａ、１３２ａ、２３２ａ 第１の端子接合部
３２ｂ、１３２ｂ、２３２ｂ 第２の端子接合部
３４ａ、１３４ａ、２３４ａ 第１の延長部
３４ｂ、１３４ｂ、２３４ｂ 第３の延長部
３６ａ、１３６ａ、２３６ａ 第２の延長部
３６ｂ、１３６ｂ、２３６ｂ 第４の延長部
３８ａ、１３８ａ、２３８ａ 第１の実装部
３８ｂ、１３８ｂ、２３８ｂ 第２の実装部
４０ａ、１４０ａ、２４０ａ 曲げ用切り欠き部
４０ｂ、１４０ｂ、２４０ｂ 曲げ用切り欠き部
１４２ａ１～１４２ａ３ 第１の隙間部
１４２ｂ１～１４２ｂ３ 第２の隙間部
１４４ａ１～１４４ａ４、２４４ａ 第１の切り欠き部
１４４ｂ１～１４４ｂ４、２４４ｂ 第４の切り欠き部
１４６ａ１～１４６ａ４、２４６ａ 第２の切り欠き部
１４６ｂ１～１４６ｂ４、２４６ｂ 第５の切り欠き部
２４８ａ 第３の切り欠き部
２４８ｂ 第６の切り欠き部
５０、１５０、２５０ 外装材
Claims (7)
- 積層されたセラミック層と積層された複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
前記積層体には、前記第１の端面上および少なくとも前記第１の側面の一部と第２の側面の一部に至るように配置される、第１の外部電極と、前記第２の端面上および少なくとも前記第１の側面の一部と第２の側面の一部に至るように配置される、第２の外部電極と、を有する積層セラミック電子部品本体と、
前記第１の外部電極に接続される板状の第１の金属端子と、
前記第２の外部電極に接続される板状の第２の金属端子と、
を備える、積層セラミック電子部品であって、
前記内部電極層は、第１の内部電極層と第２の内部電極層とを含み、
前記第１の内部電極層は、前記第２の内部電極層と対向する対向部と、前記第１の端面および前記第１の側面の一部、前記第２の側面の一部のそれぞれに引き出される引出部と、を有し、
前記第２の内部電極層は、前記第１の内部電極層と対向する対向部と、前記第２の端面および前記第１の側面の一部、前記第２の側面の一部のそれぞれに引き出される引出部と、を有し、
前記積層セラミック電子部品本体は、前記第１の側面または前記第２の側面が、実装される面と対向するように配置され、前記第１の内部電極層および前記第２の内部電極層が、実装される面となる面に対して略垂直となるように配置されており、
前記第１の側面または前記第２の側面上に位置する前記第１の外部電極の先端と前記第１の側面または前記第２の側面上に位置する前記第２の外部電極の先端との間の距離が、積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さＬ寸法に対して、１．８％以上３１．３％以下であり、
前記第１の金属端子は、前記第１の外部電極に接続される前記第１の側面または前記第２の側面と対向する第１の接合部と、前記第１の接合部に接続され、前記第１の側面または前記第２の側面と略平行となる方向に前記積層セラミック電子部品本体から遠ざかるように延びる第１の延長部と、前記第１の延長部に接続され、前記第１の側面または前記第２の側面と実装面との間に隙間を設けるために、実装面側に延びる第２の延長部と、前記第２の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第１の実装部と、を有し、
前記第２の金属端子は、前記第２の外部電極に接続される前記第１の側面または前記第２の側面と対向する第２の接合部と、前記第２の接合部に接続され、前記第１の側面または前記第２の側面と略平行となる方向に前記積層セラミック電子部品本体から遠ざかるように延びる第３の延長部と、前記第３の延長部に接続され、前記第１の側面または前記第２の側面と実装面との間に隙間を設けるために、実装面側に延びる第４の延長部と、前記第４の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第２の実装部と、を有し、
前記積層体と前記第１および第２の外部電極と前記第１および第２の金属端子の少なくとも一部が外装材で覆われ、
前記外装材の第１の主面および第２の主面は、前記積層セラミック電子部品本体の前記第１の側面および前記第２の側面に対向しており、前記外装材の前記第１の主面および前記第２の主面は平面状に構成される、積層セラミック電子部品。 - 前記第１の側面または前記第２の側面上に位置する前記第１の外部電極の先端と前記第１の側面または前記第２の側面上に位置する前記第２の外部電極の先端との間の距離が、積層セラミック電子部品本体の第１の端面および第２の端面を結ぶ方向の長さＬ寸法に対して、３．１％以上３１．３％以下である、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品本体は、間を隔てるようにして２つ以上設けられている、請求項１または請求項２に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品本体が２つ以上で設けられる場合、前記第１の金属端子は、前記２つ以上の積層セラミック電子部品本体のそれぞれの第１の外部電極に跨るように配置され、
前記積層セラミック電子部品本体が２つ以上で設けられる場合、前記第２の金属端子は、前記２つ以上の積層セラミック電子部品本体のそれぞれの第２の外部電極に跨るように配置される、請求項３に記載の積層セラミック電子部品。 - 前記第１の金属端子および前記第２の金属端子は、端子本体と前記端子本体の表面上に配置されるめっき膜とを有し、前記端子本体は、熱伝導率の高い無酸素Ｃｕ系合金からなる、請求項１ないし請求項４のいずかに記載の積層セラミック電子部品。
- 前記外装材は、熱硬化型エポキシ樹脂である、請求項１ないし請求項５のいずれかに記載の積層セラミック電子部品。
- 前記第１の金属端子の前記第１の接合部は、前記第１または前記第２の側面上に位置する前記第１の外部電極の長さに対応するように設けられ、
前記第２の金属端子の前記第２の接合部は、前記第１または前記第２の側面上に位置する前記第２の外部電極の長さに対応するように設けられる、請求項１ないし請求項６のいずれかに記載の積層セラミック電子部品。
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|---|---|---|---|---|
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| JP6962305B2 (ja) * | 2018-10-16 | 2021-11-05 | 株式会社村田製作所 | 積層セラミック電子部品 |
| CN111223665A (zh) * | 2020-03-19 | 2020-06-02 | 福建火炬电子科技股份有限公司 | 一种五端陶瓷电容器及其使用方法 |
| JP2022075308A (ja) * | 2020-11-06 | 2022-05-18 | 株式会社村田製作所 | 積層セラミックコンデンサの製造方法 |
| WO2022115732A1 (en) * | 2020-11-30 | 2022-06-02 | KYOCERA AVX Components Corporation | Multilayer ceramic capacitor |
| JP2022134972A (ja) | 2021-03-04 | 2022-09-15 | 株式会社村田製作所 | 積層セラミック電子部品 |
| CN116250078B (zh) * | 2021-03-19 | 2023-10-24 | Ngk电子器件株式会社 | 封装体 |
| CN114334458B (zh) * | 2022-03-09 | 2022-05-24 | 深圳市康泰嵩隆电子科技有限公司 | 一种贴片式高压电容器 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273935A (ja) | 2003-03-11 | 2004-09-30 | Tdk Corp | セラミックコンデンサ、及び、その製造方法 |
| CN1707709A (zh) | 2004-06-04 | 2005-12-14 | 禾伸堂企业股份有限公司 | 具弹性缓冲导电接脚的晶片电容器 |
| JP2008153294A (ja) | 2006-12-14 | 2008-07-03 | Tdk Corp | 積層コンデンサ |
| JP2011100830A (ja) | 2009-11-05 | 2011-05-19 | Tdk Corp | 積層コンデンサ、その実装構造、及びその製造方法 |
| JP2016139787A (ja) | 2015-01-27 | 2016-08-04 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 表面実装電子部品及び電子部品の実装基板 |
| WO2017100073A1 (en) | 2015-12-09 | 2017-06-15 | Kemet Electronic Corporation | Bulk mlcc capacitor module |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627109A (ja) * | 1985-07-03 | 1987-01-14 | アルプス電気株式会社 | ネツトワ−ク電子部品の製造方法 |
| JPH03159105A (ja) | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 面実装形ネットワーク電子部品 |
| JPH04324920A (ja) * | 1991-04-25 | 1992-11-13 | Mitsubishi Electric Corp | 表面実装部品の実装方法 |
| JP3023282U (ja) * | 1995-09-14 | 1996-04-16 | モレックス インコーポレーテッド | 電気コネクタ |
| JP3035492B2 (ja) * | 1996-03-28 | 2000-04-24 | 株式会社トーキン | 積層セラミック部品 |
| JP2000235932A (ja) | 1999-02-16 | 2000-08-29 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP2002025852A (ja) | 2000-07-07 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 電子部品 |
| JP2003282357A (ja) * | 2002-03-27 | 2003-10-03 | Kyocera Corp | コンデンサアレイ |
| JP2004039937A (ja) * | 2002-07-04 | 2004-02-05 | Tdk Corp | セラミック電子部品 |
| US7345868B2 (en) * | 2002-10-07 | 2008-03-18 | Presidio Components, Inc. | Multilayer ceramic capacitor with terminal formed by electroless plating |
| JP4864271B2 (ja) | 2002-10-17 | 2012-02-01 | 株式会社村田製作所 | 積層コンデンサ |
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| JP4650007B2 (ja) * | 2005-02-01 | 2011-03-16 | 株式会社村田製作所 | 積層コンデンサ |
| CN101176172B (zh) * | 2005-05-13 | 2012-09-26 | 三洋电机株式会社 | 层叠型固体电解电容器及其制造方法 |
| KR100908985B1 (ko) | 2005-05-23 | 2009-07-22 | 가부시키가이샤 무라타 세이사쿠쇼 | 세라믹 전자부품 및 그 제조방법 |
| US7697262B2 (en) * | 2005-10-31 | 2010-04-13 | Avx Corporation | Multilayer ceramic capacitor with internal current cancellation and bottom terminals |
| JP2008130954A (ja) | 2006-11-24 | 2008-06-05 | Maruwa Co Ltd | 導電脚体付きチップ形積層コンデンサ及びその製造方法並びにチップ形積層コンデンサの導電脚体形成用前駆体 |
| JP2008172050A (ja) | 2007-01-12 | 2008-07-24 | Matsushita Electric Ind Co Ltd | コンデンサ |
| JP2008277505A (ja) | 2007-04-27 | 2008-11-13 | Nichicon Corp | 金属化フィルムコンデンサ |
| US8045319B2 (en) | 2007-06-13 | 2011-10-25 | Avx Corporation | Controlled ESR decoupling capacitor |
| US20090147440A1 (en) * | 2007-12-11 | 2009-06-11 | Avx Corporation | Low inductance, high rating capacitor devices |
| JP5493328B2 (ja) * | 2008-10-09 | 2014-05-14 | 株式会社村田製作所 | 積層型電子部品の製造方法 |
| JP5251834B2 (ja) * | 2009-11-05 | 2013-07-31 | Ｔｄｋ株式会社 | 積層コンデンサ |
| JP5126265B2 (ja) | 2010-03-24 | 2013-01-23 | Ｔｄｋ株式会社 | 金属端子付き電子部品及びその実装方法、並びにその製造方法 |
| JP5521695B2 (ja) * | 2010-03-29 | 2014-06-18 | 株式会社村田製作所 | 電子部品 |
| JP2011233840A (ja) * | 2010-04-30 | 2011-11-17 | Murata Mfg Co Ltd | 電子部品 |
| JP5959265B2 (ja) * | 2012-03-29 | 2016-08-02 | 矢崎総業株式会社 | プリント配線基板への端子の実装構造 |
| US9105405B2 (en) * | 2012-09-28 | 2015-08-11 | Tdk Corporation | Ceramic electronic component with metal terminals |
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| KR101862422B1 (ko) | 2013-06-14 | 2018-05-29 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| US10056320B2 (en) * | 2013-10-29 | 2018-08-21 | Kemet Electronics Corporation | Ceramic capacitors with improved lead designs |
| DE102015102866B4 (de) * | 2015-02-27 | 2023-02-02 | Tdk Electronics Ag | Keramisches Bauelement, Bauelementanordnung und Verfahren zur Herstellung eines keramischen Bauelements |
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| KR101751137B1 (ko) * | 2015-12-08 | 2017-06-26 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
| JP2017108011A (ja) * | 2015-12-10 | 2017-06-15 | 株式会社村田製作所 | セラミックコンデンサ及びその製造方法 |
| JP6769296B2 (ja) * | 2015-12-28 | 2020-10-14 | Tdk株式会社 | 電子部品 |
| KR101901704B1 (ko) * | 2017-02-22 | 2018-09-27 | 삼성전기 주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
| JP7128436B2 (ja) * | 2018-04-02 | 2022-08-31 | Tdk株式会社 | 電子部品組立体 |
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|---|---|---|---|---|
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| C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
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| C22 | Notice of designation (change) of administrative judge |
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| C13 | Notice of reasons for refusal |
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| C22 | Notice of designation (change) of administrative judge |
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| A521 | Request for written amendment filed |
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| C23 | Notice of termination of proceedings |
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| C03 | Trial/appeal decision taken |
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| C30A | Notification sent |
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| A61 | First payment of annual fees (during grant procedure) |
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