KR20220002234A - 적층 세라믹 전자부품 - Google Patents

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Abstract

연면 방전이나 발열을 억제하면서 소형화 및 표면실장을 실현 가능한 적층 세라믹 전자부품을 제공한다.
본 발명에 따른 적층 세라믹 전자부품(10A)은 적층된 세라믹층(16)과 내부전극층(18)을 포함하는 적층체와, 적층체의 양 단면에 배치되는 제1 및 제2 외부전극(26a, 26b)을 가지는 적층 세라믹 전자부품 본체(12)를 포함하고, 또한 각 외부전극에 접속되는 한 쌍의 금속단자(30a, 30b)를 포함한다. 내부전극층(18)은 실장되는 면이 되는 면에 대하여 대략 수직이 되도록 배치되어 있고, 각 단면 및 제1 측면의 일부, 제2 측면의 일부로 인출되는 인출부를 가진다. 제1 또는 제2 측면 상에 위치하는 제1 외부전극의 선단과 제1 또는 제2 측면 상에 위치하는 제2 외부전극의 선단 사이의 거리가 적층 세라믹 전자부품 본체의 양 단면을 잇는 방향의 길이 치수L에 대하여 1.8% 이상 31.3% 이하이다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 금속 단자를 포함하는 적층 세라믹 전자부품에 관한 것이고, 특히 예를 들면, 적층 세라믹 전자부품 본체의 외부전극에 접속되는 2개의 금속단자를 포함하는 적층 세라믹 전자부품에 관한 것이다.
최근, 환경에 대한 배려에서, 에너지 절약화, 고효율화에 적합한 인버터 회로가 채용되고 있는데, 사용전압이 높아지는 경향이 있어, 고전압, 대전류 대응의 전자부품이 요구되는 경향이 있다.
고전압하에서 사용되는 경우, 적층 세라믹 콘덴서와 같은 전자부품에서는 외부전극 사이에서 방전이 일어나는, 소위 연면 방전이 발생하기 쉬워진다. 따라서, 고전압 인버터 회로에서는 공적인 규격에 의해 연면 거리가 규정되어 있다.
이와 같은 요구로부터, 고전압의 인버터 회로에서는 콘덴서 중에서도 예를 들면, 연면 거리를 확보하기 쉬운 특허문헌 1 및 특허문헌 2에 개시되는 바와 같은 필름 콘덴서나, 예를 들면, 특허문헌 3에 개시되는 바와 같은 금속단자가 달린 콘덴서가 채용되는 일이 증가하고 있다.
일본 공개특허공보 특개2008-172050호 일본 공개특허공보 특개2008-277505호 일본 공개특허공보 특개2000-235932호
그러나 특허문헌 1 및 특허문헌 2에 개시되는 바와 같은 필름 콘덴서에서는 연면 거리는 확보할 수 있긴 하지만, 구조상 소형화할 수 없다는 과제나, 구조상 리드 단자가 필요하기 때문에, 리드 단자를 실장 기판에 삽입한 형태에 의한 실장으로밖에 대응하고 있지 않다는 과제가 있었다. 따라서, 최근 시장에서 요구되고 있는 부품의 소형화나 리드선을 필요로 하지 않는 표면실장 형태에 대한 요구를 충족할 수 없었다.
또한, 특허문헌 3에 개시되는 바와 같은 금속단자가 달린 콘덴서에서는 연면 거리를 확보할 수 없다는 문제나, 금속단자를 개재함으로써 ESR(equivalent series resistance)/열저항이 증가하고, 적층 세라믹 콘덴서의 발열량이 증가하게 된다는 문제가 있었다.
따라서, 본 발명의 주된 목적은 연면 방전이나 발열을 억제하면서, 소형화 및 표면실장을 실현 가능한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명에 따른 적층 세라믹 전자부품은, 적층된 복수개의 세라믹층과, 적층된 복수개의 내부전극층을 포함하고, 적층방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 가지는 적층체와, 상기 적층체의 상기 제1 단면, 상기 제1 측면의 적어도 일부 및 상기 제2 측면의 적어도 일부 상에 마련된 제1 외부전극과, 상기 적층체의 상기 제2 단면, 상기 제1 측면의 적어도 일부, 및 상기 제2 측면의 적어도 일부 상에 마련된 제2 외부전극을 포함하는 적층 세라믹 전자부품 본체와, 상기 제1 외부전극에 접속되는 제1 금속단자와, 상기 제2 외부전극에 접속되는 제2 금속단자를 포함하고, 상기 내부전극층은 제1 내부전극층과 제2 내부전극층을 포함하고, 상기 제1 내부전극층은 상기 제2 내부전극층과 대향하는 대향부와, 상기 제1 단면, 상기 제1 측면의 일부, 상기 제2 측면의 일부에 각각 인출되는 인출부를 포함하고, 상기 제2 내부전극층은 상기 제1 내부전극층과 대향하는 대향부와, 상기 제2 단면, 상기 제1 측면의 일부, 상기 제2 측면의 일부에 각각 인출되는 인출부를 포함하며, 상기 적층 세라믹 전자부품 본체는, 상기 제1 측면 또는 상기 제2 측면이 실장 기판의 실장면과 대향하도록 배치되고, 상기 제1 내부전극층 및 상기 제2 내부전극층이 상기 실장면에 대하여 수직으로 배치되며, 상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제1 외부전극의 선단과 상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제2 외부전극의 선단 사이의 거리가 상기 적층 세라믹 전자부품 본체의 상기 제1 단면 및 상기 제2 단면을 잇는 방향에서의 상기 적층 세라믹 전자부품 본체의 길이 치수ℓ에 대하여 1.8% 이상 31.3 % 이하인, 적층 세라믹 전자부품이다.
본 발명에 따르면, 연면 방전이나 발열을 억제하면서 소형화 및 표면실장을 실현 가능한 적층 세라믹 전자부품을 제공한다.
본 발명의 상술의 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 행하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 분명해질 것이다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 전자부품에 이용되는 적층 세라믹 전자부품 본체의 외형을 나타내는 사시도이다.
도 3은 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 III-III에서의 단면도이다.
도 4는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 IV-IV에서의 단면도이다.
도 5는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 V-V에서의 단면도이다.
도 6은 도 1에 나타내는 적층 세라믹 전자부품의 정면도이다.
도 7은 도 1에 나타내는 적층 세라믹 전자부품의 측면도이다.
도 8은 도 1에 나타내는 적층 세라믹 전자부품의 저면도이다.
도 9는 도 1에 나타내는 적층 세라믹 전자부품의 상면도이다.
도 10은 도 1에 나타내는 적층 세라믹 전자부품의 선 X-X에서의 단면도이다.
도 11은 도 1에 나타내는 적층 세라믹 전자부품의 선 XI-XI에서의 단면도이다.
도 12는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
도 13은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
도 14는 도 13에 나타내는 적층 세라믹 전자부품의 정면도이다.
도 15는 도 13에 나타내는 적층 세라믹 전자부품의 측면도이다.
도 16은 도 13에 나타내는 적층 세라믹 전자부품의 상면도이다.
도 17은 도 13에 나타내는 적층 세라믹 전자부품의 저면도이다.
도 18은 도 13에 나타내는 적층 세라믹 전자부품의 선 XVIII-XVIII에서의 단면도이다.
도 19는 도 13에 나타내는 적층 세라믹 전자부품의 선 XIX-XIX에서의 단면도이다.
도 20은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
도 21은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
도 22는 도 21에 나타내는 적층 세라믹 전자부품의 정면도이다.
도 23은 도 21에 나타내는 적층 세라믹 전자부품의 측면도이다.
도 24는 도 21에 나타내는 적층 세라믹 전자부품의 상면도이다.
도 25는 도 21에 나타내는 적층 세라믹 전자부품의 저면도이다.
도 26은 도 21에 나타내는 적층 세라믹 전자부품의 선 XXVI-XXVI에서의 단면도이다.
도 27은 도 21에 나타내는 적층 세라믹 전자부품의 선 XXVII-XXVII에서의 단면도이다.
도 28은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
도 29는 비교예에 따른 금속단자가 달린 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
1. 적층 세라믹 전자부품
(제1 실시형태)
본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다. 도 2는 도 1에 나타내는 적층 세라믹 전자부품에 이용되는 적층 세라믹 전자부품 본체의 외형을 나타내는 사시도이다. 도 3은 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 III-III에서의 단면도이다. 도 4는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 IV-IV에서의 단면도이다. 도 5는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 V-V에서의 단면도이다. 도 6은 도 1에 나타내는 적층 세라믹 전자부품의 정면도이다. 도 7은 도 1에 나타내는 적층 세라믹 전자부품의 측면도이다. 도 8은 도 1에 나타내는 적층 세라믹 전자부품의 저면도이다. 도 9는 도 1에 나타내는 적층 세라믹 전자부품의 상면도이다. 도 10은 도 1에 나타내는 적층 세라믹 전자부품의 선 X-X에서의 단면도이다. 도 11은 도 1에 나타내는 적층 세라믹 전자부품의 선 XI-XI에서의 단면도이다. 도 12는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
(1) 적층 세라믹 전자부품 본체
이 제1 실시형태에 따른 적층 세라믹 전자부품(10A)은 적층 세라믹 전자부품 본체(12)를 포함한다. 적층 세라믹 전자부품 본체(12)는 직방체 형상의 적층체(14)와 외부전극(26)을 포함한다. 또한, 적층 세라믹 전자부품(10A)은 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접속되는 금속단자(30), 그리고 적층체(14), 외부전극(26), 및 금속단자(30)의 일부를 덮기 위한 외장재(50)를 포함한다.
적층체(14)는 적층된 복수개의 세라믹층(16)과 복수개의 내부전극층(18)을 가진다. 더욱이, 적층체(14)는 적층방향(x)으로 마주 보는 제1 주면(14a) 및 제2 주면(14b)과, 적층방향(x)에 직교하는 폭방향(y)으로 마주 보는 제1 측면(14c) 및 제2 측면(14d)과, 적층방향(x) 및 폭방향(y)에 직교하는 길이방향(z)으로 마주 보는 제1 단면(14e) 및 제2 단면(14f)을 가진다. 이 적층체(14)에는 모서리부 및 능선부가 라운드형으로 마련되어 있는 것이 바람직하다.
한편, 모서리부란, 적층체(14)의 인접하는 3면이 교차하는 부분이고, 능선부란, 적층체의 인접하는 2면이 교차하는 부분이다. 또한, 제1 주면(14a) 및 제2 주면(14b), 제1 측면(14c) 및 제2 측면(14d), 그리고 제1 단면(14e) 및 제2 단면(14f)의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
적층체(14) 및 외부전극(26)을 포함하는 적층 세라믹 전자부품 본체(12)의 길이방향(z)의 치수를 치수ℓ로 하고, 적층체(14) 및 외부전극(26)을 포함하는 적층 세라믹 전자부품 본체(12)의 적층방향(x)의 치수를 치수t로 하며, 적층체(14) 및 외부전극(26)을 포함하는 적층 세라믹 전자부품 본체(12)의 폭방향(y)의 치수를 치수w로 한다.
또한, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)은 적층 세라믹 전자부품(10A)이 실장되는 면(실장면)과 평행한 면을 가리킨다.
적층체(14)는 복수매의 세라믹층(16)으로 구성되는 외층부(16a)와 단수 혹은 복수매의 세라믹층(16)과 그들 위에 배치되는 복수매의 내부전극층(18)으로 구성되는 내층부(16b)를 포함한다. 외층부(16a)는 적층체(14)의 제1 주면(14a) 측 및 제2 주면(14b) 측에 위치하고, 제1 주면(14a)과 가장 제1 주면(14a)에 가까운 내부전극층(18) 사이에 위치하는 복수매의 세라믹층(16), 및 제2 주면(14b)과 가장 제2 주면(14b)에 가까운 내부전극층(18) 사이에 위치하는 복수매의 세라믹층(16)의 집합체이다. 그리고 양 외층부(16a)에 끼인 영역이 내층부(16b)이다.
세라믹층(16)은 예를 들면, 유전체 재료에 의해 형성할 수 있다. 이와 같은 유전체 재료로는 예를 들면, BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 사용할 수 있다. 상기의 유전체 재료를 주성분으로 포함하는 경우, 원하는 적층체(14)의 특성에 따라, 예를 들면, Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 주성분보다도 함유량이 적은 부성분을 첨가한 것을 사용해도 된다.
한편, 적층체(14)에 압전체 세라믹을 사용한 경우, 적층 세라믹 전자부품 본체는 세라믹 압전 소자로서 기능한다. 압전 세라믹 재료의 구체예로는 예를 들면, PZT(티탄산지르콘산연)계 세라믹 재료 등을 들 수 있다.
또한, 적층체(14)에 반도체 세라믹을 사용한 경우, 적층 세라믹 전자부품 본체는 서미스터 소자로서 기능한다. 반도체 세라믹 재료의 구체예로는 예를 들면, 스피넬계 세라믹 재료 등을 들 수 있다.
또한, 적층체(14)에 자성체 세라믹을 사용한 경우, 적층 세라믹 전자부품 본체는 인덕터 소자로서 기능한다. 또한, 인덕터 소자로서 기능하는 경우는 내부전극층(18)은 코일 형상의 도체가 된다. 자성체 세라믹 재료의 구체예로는 예를 들면, 페라이트 세라믹 재료 등을 들 수 있다.
소성 후의 세라믹층(16)의 두께는 0.5㎛ 이상 10.0㎛ 이하인 것이 바람직하다.
적층체(14)는 복수개의 내부전극층(18)으로서 복수개의 제1 내부전극층(18a) 및 복수개의 제2 내부전극층(18b)을 가진다. 복수개의 제1 내부전극층(18a) 및 복수개의 제2 내부전극층(18b)은 적층체(14)의 적층방향(x)을 따라 등간격으로 교대로 배치되도록 매설되어 있다.
제1 내부전극층(18a)은 제2 내부전극층(18b)과 대향하는 제1 대향전극부(20a)와, 제1 내부전극층(18a)의 일단(一端) 측에 위치하고, 제1 대향전극부(20a)로부터 적층체(14)의 제1 단면(14e) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되는 제1 인출전극부(22a)를 가진다. 제1 인출전극부(22a)는 그 단부가 제1 단면(14e) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 노출되어 있다. 한편, 제1 인출전극부(22a)는 제1 단면(14e) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 있으면, 형태는 한정되지 않는다. 본 발명의 실시형태에서는 도 5에 나타내는 바와 같이, T자 형상으로 했다. 이로써, 외부전극(26)과의 접촉 면적을 증가시킬 수 있고, 저ESR/저Rθ화(저열저항화)를 도모할 수 있다.
제2 내부전극층(18b)은 제1 내부전극층(18a)과 대향하는 제2 대향전극부(20b)와, 제2 내부전극층(18b)의 일단 측에 위치하고, 제2 대향전극부(20b)로부터 적층체(14)의 제2 단면(14f) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되는 제2 인출전극부(22b)를 가진다. 제2 인출전극부(22b)는 그 단부가 제2 단면(14f) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 노출되어 있다. 한편, 제2 인출전극부(22b)는 제2 단면(14f) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 있다면, 형태는 한정되지 않는다. 본 발명의 실시형태에서는 도 5에 나타내는 바와 같이, T자 형상으로 했다. 이로써, 외부전극(26)과의 접촉 면적을 증가시킬 수 있고, 저ESR/저Rθ화(저열저항화)를 도모할 수 있다.
한편, 제1 내부전극층(18a) 및 제2 내부전극층(18b)은 실장면에 대하여 수직이 되도록 배치된다. 이로써, 복수개의 제1 내부전극층(18a) 및 제2 내부전극층(18b)의 노출부 모두 외부전극(26) 및 금속단자(30)까지 거리가 최단이면서 일정해져, ESR 및 열저항을 저감시키는 효과를 얻을 수 있다.
적층체(14)는 제1 대향전극부(20a) 및 제2 대향전극부(20b)의 폭방향(y)의 일단과 제1 측면(14c) 사이 및 제1 대향전극부(20a) 및 제2 대향전극부(20b)의 폭방향(y)의 타단(他端)과 제2 측면(14d) 사이에 형성되는 적층체(14)의 측부(W갭)(24a)를 포함한다. 더욱이, 적층체(14)는 제1 내부전극층(18a)의 제1 인출전극부(22a)와는 반대 측의 단부와 제2 단면(14f) 사이 및 제2 내부전극층(18b)의 제2 인출전극부(22b)와는 반대 측의 단부와 제1 단면(14e) 사이에 형성되는 적층체(14)의 단부(L갭)(24b)를 포함한다.
내부전극층(18)은 예를 들면, Ni, Cu, Ag, Pd, Au 등의 금속이나, 이들 금속의 일종을 포함하는, 예를 들면, Ag-Pd 합금 등의, 그들 금속 중 적어도 일종을 포함하는 합금 등의 적절한 도전 재료를 함유하고 있다. 내부전극층(18)은 또한 세라믹층(16)에 포함되는 세라믹스와 동일 조성계의 유전체 입자를 포함하고 있어도 된다.
내부전극층(18)의 두께는 0.1㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
적층체(14)의 제1 단면(14e) 측 및 제2 단면(14f) 측에는 외부전극(26)이 배치된다. 외부전극(26)은 제1 외부전극(26a) 및 제2 외부전극(26b)을 가진다.
제1 외부전극(26a)은 적층체(14)의 제1 단면(14e)의 표면에 배치되고, 제1 단면(14e)으로부터 연신(延伸)하여 제1 주면(14a), 제2 주면(14b), 제1 측면(14c) 및 제2 측면(14d) 각각의 일부분을 덮도록 형성된다. 이 경우, 제1 외부전극(26a)은 제1 내부전극층(18a)의 제1 인출전극부(22a)와 전기적으로 접속된다.
제2 외부전극(26b)은 적층체(14)의 제2 단면(14f)의 표면에 배치되고, 제2 단면(14f)으로부터 연신하여 제1 주면(14a), 제2 주면(14b), 제1 측면(14c) 및 제2 측면(14d) 각각의 일부분을 덮도록 형성된다. 이 경우, 제2 외부전극(26b)은 제2 내부전극층(18b)의 제2 인출전극부(22b)와 전기적으로 접속된다.
제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)의 선단(26a1)과 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)의 선단(26b1)의 거리(도 2, 3)가 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)을 잇는 방향의 길이 치수ℓ에 대하여 1.8% 이상 31.3% 이하이다. 이로써, 외부전극의 치수e를 가능한 늘림으로써, 외부전극(26)과 내부전극층(18)의 접촉 면적을 증가시킬 수 있고, 저ESR 및 저Rθ(저열저항)화의 효과를 최대화할 수 있다. 또한, 3.1% 이상 31.3% 이하인 경우, 보다 확실하게 저ESR 및 저Rθ(저열저항)화의 효과를 얻을 수 있다.
적층체(14) 내에서는 제1 내부전극층(18a)의 제1 대향전극부(20a)와 제2 내부전극층(18b)의 제2 대향전극부(20b)가 세라믹층(16)을 사이에 두고 대향함으로써, 정전용량이 형성되어 있다. 그 때문에, 제1 내부전극층(18a)이 접속된 제1 외부전극(26a)과 제2 내부전극층(18b)이 접속된 제2 외부전극(26b) 사이에 정전용량을 얻을 수 있고, 콘덴서의 특성이 발현된다.
외부전극(26)은 적층체(14) 측으로부터 순서대로, 하부전극층 및 도금층을 가진다. 하부전극층은 각각 베이킹층, 수지층, 박막층 등에서 선택되는 적어도 하나를 포함한다.
우선, 하부전극층이 베이킹층으로 형성된 경우에 대해 설명한다.
베이킹층은 유리와 금속을 포함한다. 베이킹층의 금속으로는 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 또한, 베이킹층의 유리로는 B, Si, Ba, Mg, Al, Li 등에서 선택되는 적어도 하나를 포함한다. 한편, 유리 대신에 세라믹층(16)과 동종의 세라믹 재료를 사용해도 된다. 베이킹층은 복수층이어도 된다. 베이킹층은 유리 및 금속을 포함하는 도전성 페이스트를 적층체(14)에 도포하여 베이킹한 것이며, 세라믹층(16) 및 내부전극층(18)과 동시에 소성한 것이어도 되고, 세라믹층(16) 및 내부전극층(18)을 소성한 후에 베이킹한 것이어도 된다. 내부전극층(18)과 동시에 소성하는 경우에는 유리 대신에 세라믹층(16)과 동종의 세라믹 재료를 사용하는 것이 바람직하다.
베이킹층의 두께(가장 두꺼운 부분)는 10㎛ 이상 50㎛ 이하인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 하부전극층의 높이방향 중앙부에서의 각각의 베이킹층의 두께는 10㎛ 이상 30㎛ 이하인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 하부전극층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 하부전극층의 길이방향(z)의 중앙부에서의 각각의 베이킹층의 두께는 30㎛ 이상 50㎛ 이하 정도인 것이 바람직하다.
다음으로, 하부전극층이 수지층으로 형성된 경우에 대해 설명한다.
수지층을 형성하는 경우는 베이킹층의 표면에 형성되어도 되고, 베이킹층을 형성하지 않고, 적층체(14)의 제1 단면(14e) 또는 제2 단면(14f)의 표면에 직접 형성해도 된다. 수지층은 도전성 입자와 열경화성 수지를 포함한다. 수지층은 복수층으로 형성되어도 된다.
수지층의 두께(가장 두꺼운 부분)는 10㎛ 이상 150㎛ 이하인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 수지층의 높이방향 중앙부에서의 각각의 수지층의 두께는 예를 들면, 10㎛ 이상 30㎛ 이하 정도인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 수지층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 수지층인 길이방향(z)의 중앙부에서의 각각의 수지층의 두께는 30㎛ 이상 50㎛ 이하 정도인 것이 바람직하다.
또한, 하부전극층이 박막층인 경우, 박막층은 스퍼터법 또는 증착법 등의 박막 형성법에 의해 형성되고, 금속 입자가 퇴적된 1㎛ 이하의 층이다.
도금층은 하부전극층을 덮도록 배치된다. 또한, 도금층으로는 예를 들면, Cu, Ni, Sn, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 도금층은 복수층에 의해 형성되어도 된다. 이 경우, 도금층은 Ni 도금층과 Sn 도금층의 2층 구조인 것이 바람직하다. Ni 도금층이 하부전극층의 표면을 덮도록 마련됨으로써, 적층 세라믹 전자부품 본체(12)를 금속단자(30)와 접합할 때에 접합에 사용되는 솔더에 의해 하부전극층이 침식되는 것을 방지할 수 있다. 또한, Ni 도금층의 표면에 Sn 도금층을 마련함으로써, 적층 세라믹 전자부품 본체(12)를 금속단자(30)와 접합할 때에 접합에 사용되는 솔더의 젖음성을 향상시키고, 용이하게 실장할 수 있다.
도금층 한 층당 두께는 1㎛ 이상 15㎛ 이하인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 도금층의 높이방향 중앙부에서의 각각의 도금층의 두께는 예를 들면, 1㎛ 이상 15㎛ 이하 정도인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 도금층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 도금층인 길이방향(z)의 중앙부에서의 각각의 도금층의 두께는 1㎛ 이상 15㎛ 이하 정도인 것이 바람직하다.
한편, 하부전극층을 마련하지 않고, 도금층만으로 외부전극(26)을 형성해도 된다. 이하, 하부전극층을 마련하지 않고, 도금층을 마련하는 구조에 대해 설명한다.
제1 외부전극(26a) 및 제2 외부전극(26b) 각각은 하부전극층이 마련되지 않고, 도금층이 적층체(14)의 표면에 직접 형성되어 있어도 된다. 즉, 적층 세라믹 전자부품 본체(12)는 제1 내부전극층(18a) 또는 제2 내부전극층(18b)에 전기적으로 접속되는 도금층을 포함하는 구조이어도 된다. 이와 같은 경우, 전처리로서 적층체(14)의 표면에 촉매를 도포한 한 후에 도금층이 형성되어도 된다.
도금층은 적층체(14)의 표면에 형성되는 하층 도금 전극과, 하층 도금 전극의 표면에 형성되는 상층 도금 전극을 포함하는 것이 바람직하다.
하층 도금 전극 및 상층 도금 전극은 각각 예를 들면, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi 또는 Zn 등에서 선택되는 적어도 1종의 금속 또는 상기 금속을 포함하는 합금을 포함하는 것이 바람직하다.
하층 도금 전극은 솔더 배리어 성능을 가지는 Ni를 사용하여 형성되는 것이 바람직하고, 상층 도금 전극은 솔더 젖음성이 양호한 Sn이나 Au를 사용하여 형성되는 것이 바람직하다. 또한, 예를 들면, 제1 내부전극층(18a) 및 제2 내부전극층(18b)이 Ni를 이용하여 형성되는 경우, 하층 도금 전극은 Ni와 접합성이 좋은 Cu를 이용하여 형성되는 것이 바람직하다. 한편, 상층 도금 전극은 필요에 따라 형성되면 되고, 제1 외부전극(26a) 및 제2 외부전극(26b)은 각각 하층 도금 전극으로만 구성되어도 된다.
도금층은 상층 도금 전극을 최외층으로 해도 되고, 상층 도금 전극의 표면에 다른 도금 전극을 추가로 형성해도 된다.
하부전극층을 마련하지 않고 배치하는 도금층의 1층당 두께는 1㎛ 이상 15㎛ 이하인 것이 바람직하다. 도금층은 유리를 포함하지 않는 것이 바람직하다. 도금층의 단위부피당 금속비율은 99vol% 이상인 것이 바람직하다.
여기서, 적층 세라믹 전자부품(10A)의 금속단자(30)가 연장되어 있는 방향(바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e)과 제2 단면(14f)을 잇는 방향)을 적층 세라믹 전자부품(10A)의 길이방향(Z)으로 하고, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a)과 제2 주면(14b)을 잇는 방향을 적층 세라믹 전자부품(10A)의 폭방향(Y)으로 하며, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)과 제2 측면(14d)을 잇는 방향을 적층 세라믹 전자부품(10A)의 높이방향(X)으로 한다.
또한, 상세하게 후술될 외장재(50)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)에 대향하는 제1 주면(50a) 및 제2 주면(50b)과, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)에 대향하는 제1 측면(50c) 및 제2 측면(50d)과, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)에 대향하는 제1 단면(50e) 및 제2 단면(50f)을 가진다.
(2) 금속단자
적층 세라믹 전자부품 본체(12)의 양 단면에 배치되는 외부전극(26)에 금속단자(30)가 접속된다.
금속단자(30)는 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함한다.
적층 세라믹 전자부품 본체(12)에서, 제1 외부전극(26a)에는 접합재에 의해 제1 금속단자(30a)가 접속된다. 구체적으로는, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)에 제1 금속단자(30a)가 접속된다.
적층 세라믹 전자부품 본체(12)에서, 제2 외부전극(26b)에는 접합재에 의해 제2 금속단자(30b)가 접속된다. 구체적으로는, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)에 제2 금속단자(30b)가 접속된다.
금속단자(30)는 적층 세라믹 전자부품 본체(12)를 실장 기판에 표면실장하기 위해 마련된다. 금속단자(30)에는 예를 들면, 판상의 리드 프레임이 이용된다. 이 판상의 리드 프레임에 의해 형성되는 금속단자(30)는 외부전극(26)과 접속되는 제1 주면, 제1 주면과 대향하는 제2 주면(적층 세라믹 전자부품 본체(12)와는 반대 측의 면) 및 제1 주면과 제2 주면 사이의 두께를 형성하는 주위면(周圍面)을 가진다.
제1 금속단자(30a)는 제1 외부전극(26a)에 접속되는 제1 단자접합부(32a)와, 제1 단자접합부(32a)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제1 연장부(34a)와, 제1 연장부(34a)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제2 연장부(36a)와, 제2 연장부(36a)에 접속되고, 실장 기판에 실장되는 제1 실장부(38a)를 가진다. 물론, 각 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
제2 금속단자(30b)는 제2 외부전극(26b)에 접속되는 제2 단자접합부(32b)와, 제2 단자접합부(32b)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제3 연장부(34b)와, 제3 연장부(34b)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제4 연장부(36b)와, 제4 연장부(36b)에 접속되고, 실장 기판에 실장되는 제2 실장부(38b)를 가진다. 물론, 각 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
(a) 제1 단자접합부 및 제2 단자접합부
제1 금속단자(30a)의 제1 단자접합부(32a)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)에 접합되는 부분이다. 제1 단자접합부(32a)는 적층 세라믹 전자부품 본체(12)에 마련되는 제1 외부전극(26a)에 대응하도록 접속되어 있으면 되는데, 제1 측면(14c)(실장면 측) 상에 위치하는 제1 외부전극(26a)의 전체면을 덮도록 접속되어 있는 것이 바람직하다. 바꿔 말하면, 제1 금속단자(30a)의 제1 단자접합부(32a)는 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)의 길이에 대응하도록 마련되어 있는 것이 바람직하다. 이로써, 접합 재료를 통한 외부전극(26)과 금속단자(30) 사이의 접촉 면적이 증가되기 때문에, 보다 저Rθ화(저열저항화)를 실현할 수 있다.
제2 금속단자(30b)의 제2 단자접합부(32b)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)에 접합되는 부분이다. 제2 단자접합부(32b)는 적층 세라믹 전자부품 본체(12)에 마련되는 제2 외부전극(26b)에 대응하도록 접속되어 있으면 되는데, 제1 측면(14c)(실장면 측) 상에 위치하는 제2 외부전극(26b)의 전체면을 덮도록 접속되어 있는 것이 바람직하다. 바꿔 말하면, 제2 금속단자(30b)의 제2 단자접합부(32b)는 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)의 길이에 대응하도록 마련되어 있는 것이 바람직하다. 이로써, 접합재를 통한 외부전극(26)과 금속단자(30) 사이의 접촉 면적이 증가되기 때문에, 보다 저Rθ화(저열저항화)를 실현할 수 있다.
(b) 제1 연장부 및 제3 연장부
제1 금속단자(30a)의 제1 연장부(34a)는 제1 단자접합부(32a)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 이로써, 외장재(50)로 몰드되어 있는 거리를 길게 할 수 있고, 그 결과, 도체간의 절연 표면거리(연면 거리)를 확보할 수 있다. 또한, 단자 벤딩 시의 벤딩 마진(bending margin)을 확보할 수도 있다.
제1 금속단자(30a)의 제1 연장부(34a)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이는 제1 단자접합부(32a)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이보다도 짧게 형성되어 있는 것이 바람직하다. 구체적으로는, 제1 단자접합부(32a)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이의 50% 이상 90% 이하의 길이인 것이 바람직하다. 이로써, 외장재(50)에 의한 몰드 시의 수지 유입구를 아래쪽에 확보할 수 있고, 최적의 수지 유동성을 확보할 수 있다. 또한, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 한편, 제1 금속단자(30a)의 제1 연장부(34a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 제1 단자접합부(32a)와 동일한 길이로 인출되어 있어도 되지만, 계단 형상으로 단계적으로 길이를 짧게 해도 되고, 테이퍼 형상으로 길이를 짧게 해도 된다.
제1 연장부(34a)의 일부는 표면이 오목 형상으로 가공되어 있고, 가공부에서 제1 금속단자(30a)의 모재가 노출되어 있어도 된다. 이로써, 만일, 접합부에서의 접합재가 용융했다고 해도 이 오목 형상의 가공부에서, 제1 금속단자(30a)의 모재가 노출됨으로써 접합재의 젖음성이 저하되어 있기 때문에, 솔더의 유출을 막을 수 있고, 용융한 접합재가 외장재(50) 밖으로 흘러 나오는 것을 억제할 수 있다.
더욱이, 제1 연장부(34a)에는 컷아웃부가 형성되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한, 기판 실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다.
제2 금속단자(30b)의 제3 연장부(34b)는 제2 단자접합부(32b)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 이로써, 외장재(50)로 몰드되어 있는 거리를 길게 할 수 있고, 그 결과, 도체간의 절연 표면거리(연면 거리)를 확보할 수 있다. 또한, 단자 벤딩 시의 벤딩 마진을 확보할 수도 있다.
제2 금속단자(30b)의 제3 연장부(34b)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이는 제2 단자접합부(32b)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이보다도 짧게 형성되어 있는 것이 바람직하다. 구체적으로는, 제2 단자접합부(32b)의 적층 세라믹 전자부품(10A)의 길이방향(Z)을 따른 길이의 50% 이상 90% 이하의 길이인 것이 바람직하다. 이로써, 외장재(50)에 의한 몰드 시의 수지 유입구를 아래쪽에 확보할 수 있고, 최적의 수지 유동성을 확보할 수 있다. 또한, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 한편, 제2 금속단자(30b)의 제3 연장부(34b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 제1 단자접합부(32a)와 동일한 길이로 인출되어 있어도 되지만, 계단 형상으로 단계적으로 길이를 짧게 해도 되고, 테이퍼 형상으로 길이를 짧게 해도 된다.
제3 연장부(34b)의 일부는 표면이 오목 형상으로 가공되어 있고, 가공부에서 제2 금속단자(30b)의 모재가 노출되어 있어도 된다. 이로써, 만일, 접합부에서의 접합재가 용융했다고 해도, 이 오목 형상의 가공부에서, 제2 금속단자(30b)의 모재가 노출됨으로써 접합재의 젖음성이 저하되어 있기 때문에, 솔더의 유출을 막을 수 있어, 용융한 접합재가 외장재(50) 밖으로 흘러 나오는 것을 억제할 수 있다.
더욱이, 제3 연장부(34b)에는 컷아웃부가 형성되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한, 기판 실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다.
(c) 제2 연장부 및 제4 연장부
제1 금속단자(30a)의 제2 연장부(36a)는 제1 연장부(34a)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다. 이로써, 실장 기판으로부터의 거리를 길게 할 수 있어, 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 또한, 외장재(50)의 아래쪽 두께를 두껍게 할 수 있어, 절연성을 확보할 수 있다. 구체적으로는, 제1 연장부(34a)의 종단으로부터 만곡되어 실장면의 방향으로 연장되어 있다. 한편, 만곡 부분의 각도는 완만하게 만곡되어 있어도 되고, 거의 직각이 되도록 만곡되어 있어도 된다.
제1 금속단자(30a)의 제2 연장부(36a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 특별히 한정되지 않지만, 제1 연장부(34a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다.
제2 연장부(36a)의 실장면으로 연장되는 길이는 후술할 외장재(50)의 실장면에 대향하는 면과 실장면의 간극이 0.15㎜ 이상 2㎜ 이하가 되도록 마련되는 것이 바람직하다. 이와 같이, 외장재(50)에 피복된 적층 세라믹 전자부품 본체(12)를 실장면으로부터 띄움으로써, 실장 기판으로부터의 거리를 길게 할 수 있어, 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 또한, 외장재(50)의 아래쪽 두께를 두껍게 할 수 있어, 절연성을 확보할 수 있다.
제2 연장부(36a)의 일부는 제1 연장부(34a)와 마찬가지로, 표면이 오목 형상으로 가공되어 있고, 가공부에서, 제1 금속단자(30a)의 모재가 노출되어 있어도 된다. 이로써, 만일, 접합부에서의 접합재가 용융했다고 해도, 이 오목 형상의 가공부에서, 제1 금속단자(30a)의 모재가 노출됨으로써 솔더의 젖음성이 저하되어 있기 때문에 솔더의 유출을 막을 수 있어, 용융한 솔더가 외장재(50) 밖으로 흘러 나오는 것을 억제할 수 있다.
더욱이, 제2 연장부(36a)의 중앙부에는 컷아웃부가 형성됨으로써, 두 갈래 형상이나 그 이상으로 분할되어 있어도 된다. 이로써, 기판에 대한 실장 후의 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다.
또한, 제2 연장부(36a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 양 단부의 일부에 벤딩용 컷아웃부(40a)가 마련되어 있어도 된다. 이로써, 제1 금속단자(30a)의 벤딩 시의 재료의 수용을 확보할 수 있어, 벤딩성을 양호하게 할 수 있다.
제2 금속단자(30b)의 제4 연장부(36b)는 제3 연장부(34b)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다. 이로써, 실장 기판으로부터의 거리를 길게 할 수 있어, 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 또한, 외장재(50)의 아래쪽 두께를 두껍게 할 수 있어, 절연성을 확보할 수 있다. 구체적으로는, 제3 연장부(34b)의 종단으로부터 만곡되어 실장면의 방향으로 연장되어 있다. 한편, 만곡 부분의 각도는 완만하게 만곡되어 있어도 되고, 거의 직각이 되도록 만곡되어 있어도 된다.
제2 금속단자(30b)의 제4 연장부(36b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 특별히 한정되지 않지만, 제2 연장부(34b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다.
제4 연장부(36b)의 실장면으로 연장되는 길이는 후술할 외장재(50)의 실장면에 대향하는 면과 실장면의 간극이 0.15㎜ 이상 2㎜ 이하가 되도록 마련되는 것이 바람직하다. 이와 같이, 외장재(50)에 피복된 적층 세라믹 전자부품 본체(12)를 실장면으로부터 띄움으로써, 실장 기판으로부터의 거리를 길게 할 수 있어, 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 또한, 외장재(50)의 아래쪽 두께를 두껍게 할 수 있어, 절연성을 확보할 수 있다.
제4 연장부(36b)의 일부는 제3 연장부(34b)와 마찬가지로, 표면이 오목 형상으로 가공되어 있고, 가공부에서, 제2 금속단자(30b)의 모재가 노출되어 있어도 된다. 이로써, 만일 접합부에서의 접합재가 용융했다고 해도 이 오목 형상의 가공부에서, 제2 금속단자(30b)의 모재가 노출됨으로써 솔더의 젖음성이 저하되어 있기 때문에 솔더의 유출을 막을 수 있어, 용융한 솔더가 외장재(50) 밖으로 흘러 나오는 것을 억제할 수 있다.
더욱이, 제4 연장부(36b)의 중앙부에는 컷아웃부가 형성됨으로써, 두 갈래 형상이나 그 이상으로 분할되어 있어도 된다. 이로써, 기판에 대한 실장 후의 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다.
또한, 제4 연장부(36b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 양 단부의 일부에 벤딩용 컷아웃부(40b)가 마련되어 있어도 된다. 이로써, 제2 금속단자(30b)의 벤딩 시의 재료의 수용을 확보할 수 있어, 벤딩성을 양호하게 할 수 있다.
(d) 제1 실장부 및 제2 실장부
제1 금속단자(30a)의 제1 실장부(38a)는 제2 연장부(36a)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제1 금속단자(30a)의 제1 실장부(38a)는 예를 들면, 직사각형 형상이다.
제1 실장부(38a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제2 연장부(36a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 제1 실장부(38a)의 제2 연장부(36a)와 접속되는 측과는 반대 측의 단변(端邊)의 중앙부에는 컷아웃부가 마련되어도 되고, 두 갈래 형상이나 그 이상으로 분할되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한, 기판실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다. 컷아웃부를 마련하는 경우는, 제1 실장부(38a)의 중앙부에서, 일부 잘라내져도 되지만, 각각 가장 외측에 위치하는 제1 실장부(38a)의 단의 부분은 제2 연장부(36a)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
제1 실장부(38a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 "제1 실장부 및 제2 실장부의 면적(㎟)≥적층 세라믹 전자부품(10A)의 중량(g)×2/솔더의 응집력"이 되도록 하는 것이 바람직하다. 이로써, 적층 세라믹 전자부품(10A)의 중력질량에 대하여, 실장 기판과 적층 세라믹 전자부품(10A)의 접착 강도를 충분히 확보할 수 있기 때문에, 실장 기판으로부터의 적층 세라믹 전자부품(10A)의 낙하를 억제할 수 있다. 한편, 솔더의 응집력은 인장 시험에 의해 적층 세라믹 전자부품(10A)을 실장 기판으로부터 인장하고, 적층 세라믹 전자부품(10A)이 실장되는 솔더를 기점으로 적층 세라믹 전자부품(10A)이 실장 기판으로부터 분리되었을 때의 힘으로 한다.
제2 금속단자(30b)의 제2 실장부(38b)는 제4 연장부(36b)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제2 금속단자(30b)의 제2 실장부(38b)는 예를 들면, 직사각형 형상이다.
제2 실장부(38b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제4 연장부(36b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 제2 실장부(38b)의 제4 연장부(36b)와 접속되는 측과는 반대 측의 단변의 중앙부에는 컷아웃부가 마련되어도 되고, 두 갈래 형상이나 그 이상으로 분할되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한, 기판 실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다. 컷아웃부를 마련하는 경우는 제2 실장부(38b)의 중앙부에서, 일부 잘라내져도 되지만, 각각 가장 외측에 위치하는 제1 실장부(38a)의 단의 부분은 제4 연장부(36b)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
제2 실장부(38b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)을 따른 길이는 "제1 실장부 및 제2 실장부의 면적(㎟)≥적층 세라믹 전자부품(10A)의 중량(g)×2/솔더의 응집력"이 되도록 하는 것이 바람직하다. 이로써, 적층 세라믹 전자부품(10A)의 중력질량에 대하여, 실장 기판과 적층 세라믹 전자부품(10A)의 접착 강도를 충분히 확보할 수 있기 때문에, 실장 기판으로부터의 적층 세라믹 전자부품(10A)의 낙하를 억제할 수 있다. 한편, 솔더의 응집력은 인장 시험에 의해 적층 세라믹 전자부품(10A)을 실장 기판으로부터 인장하고, 적층 세라믹 전자부품(10A)이 실장되는 솔더를 기점으로 적층 세라믹 전자부품(10A)이 실장 기판으로부터 분리되었을 때의 힘으로 한다.
금속단자(30)는 단자 본체와 단자 본체의 표면에 형성된 도금막을 가진다.
단자 본체는 열전도율이 높은 무산소 구리나 Cu계 합금으로 이루어지는 것이 바람직하다. 구체적으로는 예를 들면, 단자 본체는 무산소 구리나 인청동으로 할 수 있다. 이와 같이, 금속단자(30)의 재료를 열전도가 좋은 구리계로 함으로써, 한층 더한 저ESR/저열저항화를 실현할 수 있다. 금속단자(30)의 단자 본체의 두께는 0.05㎜ 이상 0.5㎜ 이하인 것이 바람직하다.
도금막은 하층 도금막과 상층 도금막을 가진다. 하층 도금막은 단자 본체의 표면에 형성되어 있고, 상층 도금막은 하층 도금막의 표면에 형성된다. 한편, 하층 도금막 및 상층 도금막 각각은 복수개의 도금막에 의해 구성되어 있어도 된다.
하층 도금막은 Ni, Fe, Cu, Ag, Cr 또는 이들 금속 중 일종 이상의 금속을 주성분으로 포함하는 합금으로 이루어진다. 하층 도금막은 Ni, Fe, Cr 또는 이들 금속 중 일종 이상의 금속을 주성분으로 포함하는 합금으로 이루어지는 것이 바람직하다.
하층 도금막의 두께는 0.2㎛ 이상 5.0㎛ 이하인 것이 바람직하다.
상층 도금막은 Sn, Ag, Au 또는 이들 금속 중 일종 이상의 금속을 주성분으로 포함하는 합금으로 이루어진다. 상층 도금막은 Sn 또는 Sn을 주성분으로 포함하는 합금으로 이루어지는 것이 바람직하다. 한편, 상층 도금막을 Sn 또는 Sn을 주성분으로 포함하는 합금에 의해 형성하면, 금속단자(30)와 외부전극(26)의 솔더링성을 향상시킬 수 있다.
상층 도금막의 두께는 1.0㎛ 이상 5.0㎛ 이하인 것이 바람직하다.
또한, 단자 본체 및 하층 도금막 각각을 고융점의 Ni, Fe, Cr 또는 이들 금속 중 일종 이상의 금속을 주성분으로 포함하는 합금에 의해 형성함으로써, 외부전극(26)의 내열성을 향상시킬 수 있다.
또한, 도금막은 적어도 금속단자(30)의 실장부(38a, 38b) 및 연장부(34a, 34b, 36a, 36b)의 주위면에서는 형성되어 있지 않아도 된다. 이로써, 적층 세라믹 전자부품(10A)을 솔더에 의해 실장할 때에 솔더의 금속단자(30)에 대한 젖어 오름을 억제하는 것이 가능해진다. 그 때문에, 적층 세라믹 전자부품 본체(12)와 금속단자(30) 사이(들뜸 부분)에 솔더가 젖어 오르는 것을 억제할 수 있고, 들뜸 부분에 솔더가 충전되는 것을 방지할 수 있다. 따라서, 들뜸 부분의 공간을 충분히 확보할 수 있기 때문에 기판에 대한 진동 전달을 억제할 수 있고, 안정적으로 적층 세라믹 전자부품(10A)의 스퀼(squeal) 억제 효과를 발휘하는 것이 가능해진다. 한편, 금속단자(30)의 전체 주위면에서 도금막이 형성되어 있지 않아도 된다.
금속단자(30)의 실장부(38a, 38b) 및 연장부(34a, 34b, 36a, 36b), 또는 금속단자(30)의 전체 주위면의 도금막을 제거하는 경우, 그 제거 방법은 기계적으로 제거(절삭, 연마), 또는 레이저 트리밍에 의한 제거, 도금 박리제(예를 들면, 수산화나트륨)에 의한 제거, 금속단자(30)의 도금막 형성 전에 레지스트로 도금을 형성하지 않는 부분을 덮어, 금속단자(30)에 도금막을 형성한 후에 레지스트를 제거하는 등의 방법으로 제거할 수 있다.
(3) 접합재
제1 외부전극(26a)과 제1 금속단자(30a), 및 제2 외부전극(26b)과 제2 금속단자(30b)는 접합재에 의해 접속되어 있다.
접합재는 솔더인 것이 바람직하고, 특히 고융점의 Pb프리(Pb-free) 솔더인 것이 바람직하다. 이로써, 적층 세라믹 전자부품 본체(12)와 금속단자(30)의 접합 강도를 확보하면서, 기판실장 시의 플로우 또는 리플로우 온도에 대한 접합부의 내열성을 확보할 수 있다.
고융점의 Pb프리 솔더는 예를 들면, Sn-Sb계, Sn-Ag-Cu계, Sn-Cu계, Sn-Bi계 등의 납프리 솔더인 것이 바람직하고, 그 중에서도 Sn-10Sb~Sn-15Sb 솔더인 것이 바람직하다. 이로써, 실장 시의 접합부의 내열성을 확보할 수 있다.
(4) 외장재
외장재(50)는 적층 세라믹 전자부품 본체(12), 제1 외부전극(26a), 제2 외부전극(26b), 제1 금속단자(30a)의 일부(제1 단자접합부(32a) 및 제1 연장부(34a)의 적어도 일부), 제2 금속단자(30b)의 일부(제2 단자접합부(32b) 및 제3 연장부(34b)의 적어도 일부)를 덮도록 배치되어 있다. 이로써 외장재(50)로 몰드되어 있는 거리를 길게 할 수 있고, 그 결과, 도체간의 절연 표면 거리(연면 거리)를 확보할 수 있다. 또한, 적층 세라믹 전자부품 본체(12)를 외장재로 몰드하기 때문에 표면 방전 리스크를 회피할 수 있다.
외장재(50)의 형상은 특별히 한정되지 않지만, 직방체 형상으로 형성된다. 한편, 사다리꼴 형상으로 형성되어도 된다. 한편, 외장재(50)의 모서리부의 형상은 특별히 한정되지 않고, 라운드형으로 되어 있어도 된다.
외장재(50)의 제1 주면(50a) 및 제2 주면(50b)은 평면 형상으로 구성되어 있는 것이 바람직하다. 이로써, 충분한 평탄도를 확보할 수 있고, 실장 기판에 적층 세라믹 전자부품(10A)을 탑재할 때에 이용하는 실장기의 마운터의 흡착 불량을 방지할 수 있으며, 실장 기판에 적층 세라믹 전자부품(10A)을 확실하게 탑재하는 것이 가능해진다. 그 결과, 실장 불량의 발생을 방지하는 것이 가능해진다.
외장재(50)는 예를 들면, 액상이나 분상의 실리콘계나 에폭시계 등의 수지를 도장하여 형성되어 있다. 또한, 외장재(50)는 엔지니어링 플라스틱을 인젝션 몰드법이나 트랜스퍼 몰드법 등에 의해 몰드해도 된다. 특히, 외장재(50)의 재료는 열경화형 에폭시 수지로 이루어지는 것이 바람직하다. 이로써, 외장재(50)와 적층 세라믹 전자부품 본체(12) 또는 금속단자(30)의 밀착성을 확보하고, 내전압 및 내습 성능의 향상 효과를 얻을 수 있다.
적층 세라믹 전자부품(10A)의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함하는 길이방향(Z)의 치수를 치수L로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 단면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 길이방향(Z)의 길이를 치수L로 한다. 치수L은 10㎜ 이상 15㎜ 이하인 것이 바람직하다.
적층 세라믹 전자부품(10A)의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함하는 폭방향(Y)의 치수를 치수W로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 주면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 폭방향(Y)의 길이를 치수W로 한다. 치수W는 3.0㎜ 이상 5.5㎜ 이하인 것이 바람직하다.
적층 세라믹 전자부품(10A)의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함하는 높이방향(X)의 치수를 치수T로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 측면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 높이방향(X)의 길이를 치수T로 한다. 치수T는 1.0㎜ 이상 5.5㎜ 이하인 것이 바람직하다.
적층 세라믹 콘덴서의 발열 PLOSS는 이하의 식(1)에 의해 나타내진다.
Figure pat00001
여기서, VDC는 DC 바이어스 전압(V)이고, IAC는 리플 전류(A)이며, IR은 적층 세라믹 콘덴서의 절연저항(Ω)이고, ESR은 적층 세라믹 콘덴서의 AC 신호에 대한 등가직렬저항(Ω)이다.
또한, 방열 PDIS는 이하의 식(2)에 의해 나타내진다.
Figure pat00002
여기서, Rθ는 열저항(℃/W)이고, T는 적층 세라믹 콘덴서의 온도(℃)이며, T0은 기준 온도(℃)이다.
즉, 식(1)에서 ESR을 저하시킬 수 있으면 적층 세라믹 콘덴서의 발열을 저하시킬 수 있다고 할 수 있고, 그 결과, 식(2)에서 열저항도 저하시킬 수 있다고 할 수 있다.
도 1에 나타내는 적층 세라믹 전자부품(10A)은 제1 내부전극층(18a)의 제1 인출전극부(22a)가 제1 단면(14e) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 있고, 제2 내부전극층(18b)의 제2 인출전극부(22b)가 제2 단면(14f) 및 제1 측면(14c)의 일부, 제2 측면(14d)의 일부 각각에 인출되어 있으므로, 외부전극(26)과의 접촉 면적을 증가시킬 수 있고, 저ESR 및 저열저항화를 도모할 수 있다.
또한, 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)의 선단과 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)의 선단의 거리가, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)을 잇는 방향의 길이 치수ℓ에 대하여 1.8% 이상 31.3% 이하로 함으로써, 외부전극(26)과 내부전극층(18)의 접촉 면적을 더 증가시킬 수 있고, 저ESR 및 저열저항화를 도모할 수 있다.
더욱이, 외부전극(26)의 치수e가 연장됨으로써 금속단자(30)의 길이도 연장되어, 보다 저열저항화를 도모할 수 있다.
또한, 금속단자(30)의 재료를 무산소 구리나 인청동과 같은 열전도가 좋은 구리계로 함으로써 한층 더한 저ESR/저열저항화를 실현할 수 있다.
한편, 외장재(50)가 복수개의 적층 세라믹 전자부품 본체(12), 제1 외부전극(26a), 제2 외부전극(26b), 제1 금속단자(30a)의 일부(제1 단자접합부(32a) 및 제1 연장부(34a)의 적어도 일부), 제2 금속단자(30b)의 일부(제2 단자접합부(32b) 및 제3 연장부(34b)의 적어도 일부)를 덮도록 배치되어 있으므로, 외장재(50)로 몰드되어 있는 거리를 길게 할 수 있고, 그 결과, 도체간의 절연 표면 거리(연면 거리)를 확보할 수 있다. 또한, 적층 세라믹 전자부품 본체(12)를 외장재(50)로 몰드하기 때문에 표면 방전 리스크를 회피할 수 있다.
(제2 실시형태)
본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 도 13은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다. 도 14는 도 13에 나타내는 적층 세라믹 전자부품의 정면도이다. 도 15는 도 13에 나타내는 적층 세라믹 전자부품의 측면도이다. 도 16은 도 13에 나타내는 적층 세라믹 전자부품의 상면도이다. 도 17은 도 13에 나타내는 적층 세라믹 전자부품의 저면도이다. 도 18은 도 13에 나타내는 적층 세라믹 전자부품의 선 XVIII-XVIII에서의 단면도이다. 도 19는 도 13에 나타내는 적층 세라믹 전자부품의 선 XIX-XIX에서의 단면도이다. 도 20은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
한편, 본 실시형태에 따른 적층 세라믹 전자부품(10B)은 복수개의 적층 세라믹 전자부품 본체(12)를 포함하고, 한 쌍의 금속단자(130) 및 외장재(150)의 구성이 한 쌍의 금속단자(30) 및 외장재(50)와 다른 구성인 것을 제외하고, 도 1을 이용하여 설명한 적층 세라믹 전자부품(10A)과 동일한 구성을 가진다. 따라서, 도 1에 나타낸 적층 세라믹 전자부품(10A)과 동일 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 제2 실시형태에 따른 적층 세라믹 전자부품(10B)은 복수개의 적층 세라믹 전자부품 본체(12)를 포함한다. 적층 세라믹 전자부품 본체(12)는 직방체 형상의 적층체(14)와 외부전극(26)을 포함한다. 또한, 적층 세라믹 전자부품(10B)은 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접속되는 금속단자(130), 그리고 적층체(14), 외부전극(26) 및 금속단자(130)의 일부를 덮기 위한 외장재(150)를 포함한다.
적층 세라믹 전자부품(10B)에서, 복수개의 적층 세라믹 전자부품 본체(12)는 주면끼리가 대면하도록 나란히 배치된다. 적층 세라믹 전자부품(10B)에서, 내부의 복수개의 적층 세라믹 전자부품 본체(12)는 각각 간극을 두도록 배치되어 있다. 이때, 부품간의 간극은 0.45㎜ 이상 1.0㎜ 이하인 것이 바람직하다. 이로써, 간극의 수지에 의한 단열성이 확보되어, 발열의 억제 효과를 얻을 수 있다.
적층 세라믹 전자부품(10B)의 금속단자(130)가 연장되어 있는 방향(바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e)과 제2 단면(14f)을 잇는 방향)을 적층 세라믹 전자부품(10B)의 길이방향(Z)으로 하고, 각각의 적층 세라믹 전자부품 본체(12)의 제1 주면(14a)과 제2 주면(14b)을 잇는 방향을 적층 세라믹 전자부품(10B)의 폭방향(Y)으로 하며, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)과 제2 측면(14d)을 잇는 방향을 적층 세라믹 전자부품(10B)의 높이방향(X)으로 한다.
또한, 외장재(150)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)에 대향하는 제1 주면(150a) 및 제2 주면(150b)과, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)에 대향하는 제1 측면(150c) 및 제2 측면(150d)과, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)에 대향하는 제1 단면(150e) 및 제2 단면(150f)을 가진다.
도 20에 나타내는 적층 세라믹 전자부품(10B)에 이용되는 금속단자(130)는 제1 금속단자(130a) 및 제2 금속단자(130b)를 포함한다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서, 제1 외부전극(26a)에는 접합재에 의해 제1 금속단자(130a)가 접속된다. 구체적으로는, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)에 제1 금속단자(130a)가 접속된다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서, 제2 외부전극(26b)에는 접합재에 의해 제2 금속단자(130b)가 접속된다. 구체적으로는, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)에 제2 금속단자(130b)가 접속된다.
제1 금속단자(130a)는 제1 외부전극(26a)에 접속되는 제1 단자접합부(132a)와, 제1 단자접합부(132a)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제1 연장부(134a)와, 제1 연장부(134a)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제2 연장부(136a)와, 제2 연장부(136a)에 접속되고, 실장 기판에 실장되는 제1 실장부(138a)를 가진다. 물론, 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
제2 금속단자(130b)는 제2 외부전극(26b)에 접속되는 제2 단자접합부(132b)와, 제2 단자접합부(132b)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제3 연장부(134b)와, 제3 연장부(134b)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제4 연장부(136b)와, 제4 연장부(136b)에 접속되고, 실장 기판에 실장되는 제2 실장부(138b)를 가진다. 물론, 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
(a) 제1 단자접합부 및 제2 단자접합부
제1 금속단자(130a)의 제1 단자접합부(132a)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)에 접합되는 부분이다. 도 13에 나타내는 적층 세라믹 전자부품(10B)에 이용되는 제1 금속단자(130a)의 제1 단자접합부(132a)는 도 20에 나타내는 바와 같이, 제1 금속단자(30a)의 제1 단자접합부(32a)와는 달리, 복수개의 적층 세라믹 전자부품 본체(12) 사이에 복수개의 제1 간극부(142a1~142a3)가 마련된다. 그리고 복수개의 제1 간극부(142a1~142a3)에 의해, 제1 단자접합부(132a)는 복수개의 제1 접합편(接合片)(132a1~132a4)으로 분할된다. 이로써, 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 외부전극(26a)에 대응하여, 복수개의 제1 접합편(132a1~132a4)이 마련된다.
도 20에 나타내는 바와 같이, 복수개의 제1 접합편(132a1~132a4)이 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 외부전극(26a)에 독립적으로 마련되는 경우에는 제1 금속단자(130a)의 제1 단자접합부(132a)의 각 제1 접합편(132a1~132a4)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 적층방향(x) 각각의 길이에 대응하도록 독립적으로 마련되어 있는 것이 바람직하다.
이때, 각각의 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 측에 위치하는 제1 금속단자(130a)의 제1 단자접합부(132a)의 일방단(一方端)은 적층 세라믹 전자부품(10B)의 제1 측면(150c) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 가장자리단보다도 0.1㎜ 이상 0.2㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(130)의 접합 면적을 일정하게 할 수 있어, 접합 강도 및 금속단자의 저항값을 일정 범위로 제어할 수 있다. 한편, 상기의 돌출의 폭에 따라, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 간극은 조정된다.
마찬가지로, 각각의 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 측에 위치하는 제1 금속단자(130a)의 제1 단자접합부(132a)의 타방단(他方端)은 적층 세라믹 전자부품(10B)의 제2 측면(150d) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 가장자리단보다도 0.1㎜ 이상 0.2㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(130)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자의 저항값을 일정 범위로 제어할 수 있다. 한편, 상기의 돌출의 폭에 따라, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 간극은 조정된다.
또한, 제2 금속단자(130b)의 제2 단자접합부(132b)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)에 접합되는 부분이다. 제2 금속단자(130b)의 제2 단자접합부(132b)는 도 20에 나타내는 바와 같이, 제2 금속단자(30b)의 제2 단자접합부(32b)와는 달리, 복수개의 적층 세라믹 전자부품 본체(12) 사이에 복수개의 제2 간극부(142b1~142b3)가 마련된다. 그리고 복수개의 제2 간극부(142b1~142b3)에 의해, 제2 단자접합부(132b)는 복수개의 제2 접합편(132b1~132b4)으로 분할된다. 이로써, 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제2 외부전극(26b)에 대응하여, 복수개의 제2 접합편(132b1~132b4)이 마련된다.
도 20에 나타내는 바와 같이, 복수개의 제2 접합편(132b1~132b4)이 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제2 외부전극(26b)에 독립적으로 마련되는 경우에는, 제2 금속단자(130b)의 제2 단자접합부(132b)의 각 제2 접합편(132b1~132b4)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 적층방향(x) 각각의 길이에 대응하도록 독립적으로 마련되어 있는 것이 바람직하다.
이때, 각각의 적층 세라믹 전자부품 본체(12)의 제2 단면(14f) 측에 위치하는 제2 금속단자(130b)의 제2 단자접합부(132b)의 일방단은 적층 세라믹 전자부품(10B)의 제1 측면(150c) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면 또는 제2 측면(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 가장자리단보다도 0.1㎜ 이상 0.2㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(130)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자의 저항값을 일정 범위로 제어할 수 있다. 한편, 상기의 돌출의 폭에 따라, 복수개의 적층 세라믹 전자부품 본체 사이의 간극은 조정된다.
마찬가지로, 각각의 적층 세라믹 전자부품 본체(12)의 제2 단면(14f) 측에 위치하는 제2 금속단자(130b)의 제2 단자접합부(132b)의 타방단은, 적층 세라믹 전자부품(10B)의 제2 측면(150d) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 가장자리단보다도 0.1㎜ 이상 0.2㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(130)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자의 저항값을 일정 범위로 제어할 수 있다. 한편, 상기의 돌출의 폭에 따라, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 간극은 조정된다.
(b) 제1 연장부 및 제3 연장부
제1 금속단자(130a)의 제1 연장부(134a)는 제1 단자접합부(132a)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 제1 금속단자(130a)의 제1 연장부(134a)에는 복수개의 제1 컷아웃부(144a1~144a4)가 마련된다.
제2 금속단자(130b)의 제3 연장부(134b)는 제2 단자접합부(132b)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 제2 금속단자(130b)의 제3 연장부(134b)에는 복수개의 제4 컷아웃부(144b1~144b4)가 마련된다.
(c) 제2 연장부 및 제4 연장부
제1 금속단자(130a)의 제2 연장부(136a)는 제1 연장부(134a)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다. 제2 연장부(136a)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 양 단부의 일부에, 상기와는 다른 벤딩용 컷아웃부(140a)가 마련되어 있어도 된다. 이로써, 제1 금속단자(130a)의 벤딩 시의 재료의 수용을 확보할 수 있어, 벤딩성을 양호하게 할 수 있다.
제2 금속단자(130b)의 제4 연장부(136b)는 제3 연장부(134b)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다. 제4 연장부(136b)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 양 단부의 일부에 상기와는 다른 벤딩용 컷아웃부(140b)가 마련되어 있어도 된다.
(d) 제1 실장부 및 제2 실장부
제1 금속단자(130a)의 제1 실장부(138a)는 제2 연장부(136a)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제1 금속단자(130a)의 제1 실장부(138a)는 연속적인 직사각형 형상이다.
제1 실장부(138a)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제2 연장부(136a)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 도 20에 나타내는 바와 같이, 제1 실장부(138a)의 제2 연장부(136a)와 접속되는 측과는 반대 측의 단변에는 복수개의 제2 컷아웃부(146a1~146a4)에 의해, 복수개의 제1 실장편(138a1~138a5)이 배치되어도 된다. 각각 가장 외측에 위치하는 제1 실장부(138a)의 양단의 부분은 제2 연장부(136a)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
제2 금속단자(130b)의 제2 실장부(138b)는 제4 연장부(136b)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제2 금속단자(130b)의 제2 실장부(138b)는 연속적인 직사각형 형상이다.
제2 실장부(138b)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제4 연장부(136b)의 적층 세라믹 전자부품(10B)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 제2 실장부(138b)의 제4 연장부(136b)와 접속되는 측과는 반대 측의 단변에는 복수개의 제5 컷아웃부(146b1~146b4)를 끼고, 복수개의 제2 실장편(138b1~138b5)이 배치되어도 된다. 각각 가장 외측에 위치하는 제1 실장부(138a)의 단의 부분은 제4 연장부(136b)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
도 13에 나타내는 적층 세라믹 전자부품(10B)의 외장재(150)의 형상은 직방체 형상으로 형성된다. 한편, 사다리꼴 형상으로 형성되어도 된다. 외장재(150)는 적층 세라믹 전자부품 본체(12)의 간극부에서도 외장재(150)가 충전되도록 형성되어 있다.
도 13에 나타내는 적층 세라믹 전자부품(10B)은 도 1에 나타내는 적층 세라믹 전자부품(10A)과 동일한 효과를 발휘한다.
(제3 실시형태)
본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 도 21은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다. 도 22는 도 21에 나타내는 적층 세라믹 전자부품의 정면도이다. 도 23은 도 21에 나타내는 적층 세라믹 전자부품의 측면도이다. 도 24는 도 21에 나타내는 적층 세라믹 전자부품의 상면도이다. 도 25는 도 21에 나타내는 적층 세라믹 전자부품의 저면도이다. 도 26은 도 21에 나타내는 적층 세라믹 전자부품의 선 XXVI-XXVI에서의 단면도이다. 도 27은 도 21에 나타내는 적층 세라믹 전자부품의 선 XXVII-XXVII에서의 단면도이다. 도 28은 본 발명의 제3 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
한편, 본 실시형태에 따른 적층 세라믹 전자부품(10C)은 복수개의 적층 세라믹 전자부품 본체(12)를 포함하고, 한 쌍의 금속단자(230) 및 외장재(250)의 구성이 한 쌍의 금속단자(30) 및 외장재(50)와 다른 구성인 것을 제외하고, 도 1을 이용하여 설명한 적층 세라믹 전자부품(10A)과 동일한 구성을 가진다. 따라서, 도 1에 나타낸 적층 세라믹 전자부품(10A)과 동일 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 제3 실시형태에 따른 적층 세라믹 전자부품(10C)은 복수개의 적층 세라믹 전자부품 본체(12)를 포함한다. 적층 세라믹 전자부품 본체(12)는 직방체 형상의 적층체(14)와 외부전극(26)을 포함한다. 또한, 적층 세라믹 전자부품(10C)은 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접속되는 금속단자(230), 그리고 적층체(14), 외부전극(26), 및 금속단자(230)의 일부를 덮기 위한 외장재(250)를 포함한다.
적층 세라믹 전자부품(10C)에서도 복수개의 적층 세라믹 전자부품 본체(12)는 주면끼리가 대면하도록 나란히 배치된다. 적층 세라믹 전자부품(10C)에서, 내부의 복수개의 적층 세라믹 전자부품 본체(12)는 각각 간극을 두도록 배치되어 있다. 이때, 부품간의 간극은 0.45㎜ 이상 1.0㎜ 이하인 것이 바람직하다. 이로써, 간극의 수지에 의한 단열성이 확보되어, 발열의 억제 효과를 얻을 수 있다.
적층 세라믹 전자부품(10C)의 금속단자(230)가 연장되어 있는 방향(바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e)과 제2 단면(14f)을 잇는 방향)을 적층 세라믹 전자부품(10C)의 길이방향(Z)으로 하고, 각각의 적층 세라믹 전자부품 본체(12)의 제1 주면(14a)과 제2 주면(14b)을 잇는 방향을 적층 세라믹 전자부품(10C)의 폭방향(Y)으로 하며, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)과 제2 측면(14d)을 잇는 방향을 적층 세라믹 전자부품(10C)의 높이방향(X)으로 한다.
또한, 외장재(250)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)에 대향하는 제1 주면(250a) 및 제2 주면(250b)과, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)에 대향하는 제1 측면(250c) 및 제2 측면(250d)과, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)에 대향하는 제1 단면(250e) 및 제2 단면(250f)을 가진다.
도 21에 나타내는 적층 세라믹 전자부품(10C)에 이용되는 금속단자(230)는 제1 금속단자(230a) 및 제2 금속단자(230b)를 포함한다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서, 제1 외부전극(26a)에는 접합재에 의해 제1 금속단자(230a)가 접속된다. 구체적으로는, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)에 제1 금속단자(230a)가 접속된다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서, 제2 외부전극(26b)에는 접합재에 의해 제2 금속단자(230b)가 접속된다. 구체적으로는, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)에 제2 금속단자(230b)가 접속된다.
제1 금속단자(230a)는 제1 외부전극(26a)에 접속되는 제1 단자접합부(232a)와, 제1 단자접합부(232a)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제1 연장부(234a)와, 제1 연장부(234a)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제2 연장부(236a)와, 제2 연장부(236a)에 접속되고, 실장 기판에 실장되는 제1 실장부(238a)를 가진다. 물론, 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
제2 금속단자(230b)는 제2 외부전극(26b)에 접속되는 제2 단자접합부(232b)와, 제2 단자접합부(232b)에 접속되고, 제1 측면(14c)(실장면 측의 측면)과 실장면 사이에 간극을 두고 제1 측면(14c)(실장면 측의 측면)과 대략 평행한 방향으로 연장되는 제3 연장부(234b)와, 제3 연장부(234b)에 접속되고, 적층 세라믹 전자부품 본체(12)와는 반대 측에 위치하는 실장면 측으로 연장되는 제4 연장부(236b)와, 제4 연장부(236b)에 접속되고, 실장 기판에 실장되는 제2 실장부(238b)를 가진다. 물론, 연장부의 구성은 상기의 구성에만 한정되지 않고, 추가로 만곡되는 연장부를 가지고 있어도 된다.
(a) 제1 단자접합부 및 제2 단자접합부
제1 금속단자(230a)의 제1 단자접합부(232a)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)에 접합되는 부분이다. 제1 단자접합부(232a)는 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제1 외부전극(26a)을 연속적으로 접속하도록 마련되어 있고, 그 형상은 특별히 한정되지 않지만, 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제1 외부전극(26a)을 연속적으로 접속 가능한 직사각형 형상으로 마련된다.
도 21 및 도 28에 나타내는 바와 같이, 제1 단자접합부(232a)가 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 제1 외부전극(26a)을 연속적으로 접속 가능한 직사각형 형상으로 마련되는 경우, 제1 금속단자(230a)의 제1 단자접합부(232a)의 적층 세라믹 전자부품(10C)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 적층방향(x)의 길이를 모두 커버하도록 마련되어 있는 것이 바람직하다. 구체적으로는, 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)로부터 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)에 걸쳐, 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 모든 제1 외부전극(26a)을 연속적으로 하나의 접합부로 커버하도록 마련된다. 즉, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 간극도 포함시켜 연속적으로 마련된다. 더욱이, 바꿔 말하면, 적층 세라믹 전자부품 본체(12)가 2개 이상으로 마련되는 경우, 제1 금속단자(230a)의 제1 단자접합부(232a)는 2개 이상의 적층 세라믹 전자부품 본체(12) 각각의 제1 외부전극(26a)들 사이에서 연장되는 것이 바람직하다.
또한, 제2 금속단자(230b)의 제2 단자접합부(232b)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)에 접합되는 부분이다. 제2 단자접합부(232b)는 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제2 외부전극(26b)을 연속적으로 접속하도록 마련되어 있고, 그 형상은 특별히 한정되지 않지만, 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제2 외부전극(26b)을 연속적으로 접속 가능한 직사각형 형상으로 마련된다.
또한, 도 21 및 도 28에 나타내는 바와 같이, 제2 단자접합부(232b)가 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 제2 외부전극(26b)을 연속적으로 접속 가능한 직사각형 형상으로 마련되는 경우, 제2 금속단자(230b)의 제2 단자접합부(232b)의 적층 세라믹 전자부품(10C)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 적층방향(x)의 길이를 모두 커버하도록 마련되어 있는 것이 바람직하다. 구체적으로는, 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)로부터 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)에 걸쳐, 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 모든 제2 외부전극(26b)을 연속적으로 하나의 접합부로 커버하도록 마련된다. 즉, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 간극도 포함시켜 연속적으로 마련된다. 더욱이, 바꿔 말하면, 적층 세라믹 전자부품 본체(12)가 2개 이상으로 마련되는 경우, 제2 금속단자(230b)의 제2 단자접합부(232b)는 2개 이상의 적층 세라믹 전자부품 본체(12) 각각의 제2 외부전극(26b)들 사이에서 연장되는 것이 바람직하다.
이때, 복수개의 적층 세라믹 전자부품 본체(12)의 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 제1 금속단자(230a)의 제1 단자접합부(232a)의 일방단은 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 가장자리단보다도 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(230)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자(230)의 저항값을 일정 범위로 제어할 수 있다.
마찬가지로, 복수개의 적층 세라믹 전자부품 본체(12)의 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 제1 금속단자(230a)의 제1 단자접합부(232a)의 타방단은 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 가장자리단보다도 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(230)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자(230)의 저항값을 일정 범위로 제어할 수 있다.
또한, 복수개의 적층 세라믹 전자부품 본체(12)의 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 제2 금속단자(230b)의 제2 단자접합부(232b)의 일방단은 적층 세라믹 전자부품(10C)의 제1 측면(250c)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 가장자리단보다도 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(230)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자(230)의 저항값을 일정 범위로 제어할 수 있다.
마찬가지로, 복수개의 적층 세라믹 전자부품 본체(12)의 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 제2 금속단자(230b)의 제2 단자접합부(232b)의 타방단은 적층 세라믹 전자부품(10C)의 제2 측면(250d)에 가장 가깝게 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 가장자리단보다도 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다. 이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(230)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자(230)의 저항값을 일정 범위로 제어할 수 있다.
(b) 제1 연장부 및 제3 연장부
제1 금속단자(230a)의 제1 연장부(234a)는 제1 단자접합부(232a)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다.
또한, 제1 연장부(234a)에는 도 28에 나타내는 바와 같이, 제1 컷아웃부(244a)가 형성되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한 기판 실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다.
제2 금속단자(230b)의 제3 연장부(234b)는 제2 단자접합부(232b)에 접속되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행한 방향으로 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다.
또한, 제3 연장부(234b)에는 도 28에 나타내는 바와 같이, 제4 컷아웃부(244b)가 형성되어 있어도 된다. 이로써, 금속단자 재료량을 저감할 수 있어, 비용 삭감 효과가 얻어진다. 또한, 기판 실장 후의 기판으로부터의 응력을 완화하는 효과가 얻어진다.
(c) 제2 연장부 및 제4 연장부
제1 금속단자(230a)의 제2 연장부(236a)는 제1 연장부(234a)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다.
또한, 제2 연장부(236a)의 중앙부에는 도 28에 나타내는 바와 같이, 제3 컷아웃부(248a)가 형성되어 있고, 두 갈래 형상이다. 이로써, 기판에 대한 실장 후의 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 한편, 제2 연장부(236a)는 세 갈래 이상으로 분할되어도 되고, 제3 컷아웃부(248a)가 형성되어 있지 않아도 된다.
더욱이, 제2 연장부(236a)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 양 단부의 일부에 상기와는 다른 벤딩용 컷아웃부(240a)가 마련되어 있어도 된다. 이로써, 제1 금속단자(230a)의 벤딩 시의 재료의 수용을 확보할 수 있어, 벤딩성을 양호하게 할 수 있다.
제2 금속단자(230b)의 제4 연장부(236b)는 제3 연장부(234b)에 접속되고, 실장면에 대향하는 면이 되는 제1 측면(14c) 또는 제2 측면(14d)과 실장면 사이에 간극을 마련하도록 실장면 방향으로 연장되어 있다.
또한, 제4 연장부(236b)의 중앙부에는 도 28에 나타내는 바와 같이, 제6 컷아웃부(248b)가 형성되어 있고, 두 갈래 형상이다. 이로써, 기판에 대한 실장 후의 실장 기판으로부터의 응력을 완화하는 효과가 얻어진다. 한편, 제4 연장부(236b)는 세 갈래 이상으로 분할되어도 되고, 제6 컷아웃부(248b)가 형성되어 있지 않아도 된다.
더욱이, 제4 연장부(236b)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 양 단부의 일부에 상기와는 다른 벤딩용 컷아웃부(240b)가 마련되어 있어도 된다. 이로써, 제1 금속단자(230b)의 벤딩 시의 재료의 수용을 확보할 수 있어, 벤딩성을 양호하게 할 수 있다.
(d) 제1 실장부 및 제2 실장부
제1 금속단자(230a)의 제1 실장부(238a)는 제2 연장부(236a)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제1 금속단자(230a)의 제1 실장부(238a)는 연속적인 직사각형 형상이다.
제1 실장부(238a)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제2 연장부(236a)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 제1 실장부(238a)의 제2 연장부(236a)와 접속되는 측과는 반대 측의 단변의 중앙부에는 도 28에 나타내는 바와 같이, 제2 컷아웃부(246a)가 마련되어도 된다. 그리고 제1 실장부(238a)의 제2 연장부(236a)와 접속되는 측과는 반대 측의 단변에는 제2 컷아웃부(246a)를 끼고, 복수개의 제1 실장편(238a1, 238a2)이 배치된다. 제2 컷아웃부(246a)를 마련하는 경우는 제1 실장부(238a)의 중앙부에서, 일부 잘라내져 있지만, 각각 가장 외측에 위치하는 제1 실장부(238a)의 양단의 부분은 제2 연장부(236a)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
제2 금속단자(230b)의 제2 실장부(238b)는 제4 연장부(236b)에 접속되고, 실장 기판에 실장되는 부분이며, 실장면과 대략 평행하도록 연장되어 있다.
제2 금속단자(230b)의 제2 실장부(238b)는 연속적인 직사각형 형상이다.
제2 실장부(238b)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 길이는 특별히 한정되어 있지 않지만, 제4 연장부(236b)의 적층 세라믹 전자부품(10C)의 폭방향(Y)을 따른 길이와 동일한 길이로 형성되어 있는 것이 바람직하다. 한편, 제2 실장부(238b)의 제4 연장부(236b)와 접속되는 측과는 반대 측의 단변의 중앙부에는 도 28에 나타내는 바와 같이, 제5 컷아웃부(246b)가 마련되어도 된다. 그리고 제2 실장부(238b)의 제4 연장부(236b)와 접속되는 측과는 반대 측의 단변에는 제5 컷아웃부(246b)를 끼고, 복수개의 제2 실장편(238b1, 238b2)이 배치된다. 제5 컷아웃부(246b)를 마련하는 경우는 제2 실장부(238b)의 중앙부에서, 일부 잘라내져 있지만, 각각 가장 외측에 위치하는 제1 실장부(238a)의 단의 부분은 제4 연장부(236b)의 양단과 가지런해지도록 형성되어 있는 것이 바람직하다.
도 21에 나타내는 적층 세라믹 전자부품(10C)의 외장재(250)의 형상은 적층 세라믹 전자부품(10B)의 외장재(150)와는 달리, 그 형상은 사다리꼴 형상으로 형성된다. 한편, 직방체 형상으로 형성되어도 된다. 외장재(250)는 적층 세라믹 전자부품 본체(12)의 간극부에서도 외장재(250)가 충전되도록 형성된다.
도 21에 나타내는 적층 세라믹 전자부품(10C)은 도 1에 나타내는 적층 세라믹 전자부품(10A)과 동일한 효과를 발휘한다.
2. 적층 세라믹 전자부품의 제조 방법
다음으로, 이상의 구성으로 이루어지는 적층 세라믹 전자부품의 제조 방법의 한 실시형태에 대해, 적층 세라믹 전자부품(10A)을 예로 들어 설명한다. 한편, 이하의 설명에서는 적층 세라믹 전자부품 본체(12)로서 적층 세라믹 콘덴서로 하는 제조 방법을 예로 설명한다.
(1) 적층 세라믹 전자부품 본체의 제조 방법
우선, 세라믹 분말을 포함하는 세라믹 페이스트를 예를 들면, 스크린 인쇄법 등에 의해 시트 형상으로 도포하고 건조시킴으로써, 세라믹 그린시트가 제작된다.
다음으로, 세라믹 그린시트 상에 내부전극 형성용 도전 페이스트를 예를 들면, 스크린 인쇄법 등에 의해 소정의 패턴으로 도포하고, 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트와, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트가 준비된다. 한편, 세라믹 페이스트나 내부전극 형성용 도전 페이스트에는 예를 들면, 공지의 바인더나 용매가 포함되어 있어도 된다.
이어서, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 외층용 세라믹 그린시트가 소정 매수 적층되고, 그 위에 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트가 순차 적층되며, 더욱이, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층함으로써 적층 시트가 제작된다. 이때, 내부전극 형성용 도전 패턴이 인쇄되어 있는 세라믹 그린시트는 내부전극 형성용 도전 패턴의 인출부가 엇갈리도록 복수매 적층된다.
이어서, 적층 시트가 압착 수단에 의해 적층방향으로 압착되고, 적층 블록이 형성된다.
그 후, 적층 블록이 소정의 형상 치수로 절단되고, 생(生; raw) 적층체 칩이 잘라내진다. 이때, 생 적층체 칩에 대하여 배럴 연마 등을 실시하고, 적층체의 모서리부나 능선부를 라운드형으로 해도 된다.
이어서, 잘라내진 생 적층체 칩이 소성되고, 적층체의 내부에 제1 내부전극층 및 제2 내부전극층이 배치되며, 제1 내부전극층이 제1 단면으로 인출되고, 제2 내부전극층이 제2 단면으로 인출된 적층체가 생성된다. 한편, 생 적층체 칩의 소성 온도는 세라믹 재료나 내부전극 형성용 도전 페이스트 재료에 의존하는데, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 하부전극층이 형성된다. 우선, 소성 후의 적층체 칩의 양 단면에 외부전극용 도전 페이스트를 도포하고, 베이킹하여 제1 외부전극(26a)의 제1 하부전극층 및 제2 외부전극(26b)의 제2 하부전극층이 형성된다. 베이킹 온도는 700℃ 이상 900℃ 이하인 것이 바람직하다. 여기서, 수지층을 마련하는 경우에는 수지층용 금속성분과 열경화성 수지를 포함하는 도전성 수지 페이스트를 도포, 경화하여 수지층을 형성한다. 박막층이나 도금층으로 하부전극층을 형성하는 경우는 증착법이나 도금법에 의해 하부전극층이 형성된다.
그 후, 하부전극층의 표면에 도금층이 형성되고, 외부전극(26)이 형성된다. 도 2에 나타내는 적층 세라믹 전자부품 본체(12)는 하부전극층 상에 형성되는 도금층으로서 Ni 도금층 및 Sn 도금층이 형성된다. Ni 도금층 및 Sn 도금층은 예를 들면, 전해 도금이나 무전해 도금 등으로 순차 형성된다.
상술한 바와 같이 하여, 도 1에 나타내는 적층 세라믹 전자부품 본체(12)가 제조된다.
(2) 금속단자의 장착 방법
이어서, 적층 세라믹 전자부품 본체(12)에 금속단자(30)가 장착된다.
우선, 제1 금속단자(30a) 및 제2 금속단자(30b)가 준비된다.
다음으로, 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접합재에 의해 금속단자(30)가 장착된다. 여기서는 접합재로서 솔더가 사용된다. 솔더링 온도는 리플로우에서, 예를 들면, 270℃ 이상 290℃ 이하의 열을 30초 이상 준다.
(3) 외장재의 형성 방법
이어서, 적층 세라믹 전자부품(10A)의 외장재(50)가 형성된다. 외장재(50)는 예를 들면, 트랜스퍼 몰드 공법에 의해 형성된다. 구체적으로는, 금형에 외장재(50)의 수지를 충전하고, 거기에 외장재(50) 형성 전의 적층 세라믹 전자부품을 배치하고, 수지를 경화시켜, 소정의 위치에 외장재가 마련된다.
다음으로, 금속단자(30)의 불필요 부분이 커팅된다. 이 금속단자 커팅의 실시에는 예를 들면, 펀칭 금형이 이용된다.
그리고 금속단자(30)를 원하는 형상으로 접어 구부린다. 이 금속단자(30)의 접어 구부리기에는 예를 들면, 벤딩 금형이 이용되고, 금속단자(30)가 원하는 형상으로 접어 구부려진다.
이상과 같이 하여, 도 1에 나타내는 적층 세라믹 전자부품(10A)이 제조된다.
3. 실험예
다음으로, 상기 제조 방법에 따라, 시료 1-1 내지 시료 1-7 및 시료 2-1 내지 시료 2-6에 따른 적층 세라믹 전자부품을 제작하고, ESR의 값, 열저항의 값 및 직류파괴전압을 측정했다.
(1) 실험예에서의 시료의 제작 조건
우선, 시료 1-1 내지 시료 1-7에 대한 시료를 제작하기 위해, 상술한 적층 세라믹 전자부품의 제조 방법에 따라, 이하와 같은 사양의 적층 세라믹 전자부품을 제작했다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값, 금속단자를 포함함): 11.5㎜×3.0㎜×6.2㎜
·용량: 0.22㎌
·정격전압: 630V
·적층 세라믹 전자부품 본체의 수: 1개
·금속단자
·단자 본체: SUS430
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·적층 세라믹 전자부품 본체의 제1 단면 및 제2 단면을 잇는 방향(길이방향(Z))의 치수ℓ에 대한, 제1 측면 또는 제2 측면 상에 위치하는 제1 외부전극의 선단과, 제1 측면 또는 제2 측면 상에 위치하는 제2 외부전극의 선단 사이의 거리: 표 1을 참조
·외장재: 에폭시 수지
또한, 시료 1-1 내지 시료 1-7에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 ℓ×w×t(설계값): 5.7㎜×5.0㎜×2.0㎜
·세라믹층의 재료: BaTiO3
·용량: 0.22㎌
·정격전압: 630V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 전극
·도금층: Ni 도금층(두께: 3.5㎛)과 Sn 도금층(3.5㎛)의 2층 구조
또한, 시료 2-1 내지 시료 2-6에 대한 시료를 제작하기 위해, 상술한 적층 세라믹 전자부품의 제조 방법에 따라, 이하와 같은 사양의 적층 세라믹 전자부품을 제작했다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값, 금속단자를 포함함): 11.5㎜×2.0㎜×2.7㎜
·용량: 0.01㎌
·정격전압: 630V
·적층 세라믹 전자부품 본체의 수: 1개
·금속단자
·단자 본체: SUS430
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·적층 세라믹 전자부품 본체의 제1 단면 및 제2 단면을 잇는 방향(길이방향(Z))의 치수ℓ에 대한, 제1 측면 또는 제2 측면 상에 위치하는 제1 외부전극의 선단과, 제1 측면 또는 제2 측면 상에 위치하는 제2 외부전극의 선단 사이의 거리: 표 2를 참조
·외장재: 에폭시 수지
또한, 시료 2-1 내지 시료 2-6에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 ℓ×w×t(설계값): 3.2㎜×1.6㎜×1.6㎜
·세라믹층의 재료: BaTiO3
·용량: 0.01㎌
·정격전압: 630V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 전극
·도금층: Ni 도금층(두께: 3.5㎛)과 Sn 도금층(3.5㎛)의 2층 구조
한편, 시료 3-1 내지 시료 3-3의 시료에는 도 29에 나타내는 바와 같은 금속단자가 달린 적층 세라믹 전자부품을 준비했다. 금속단자가 달린 적층 세라믹 전자부품(1)은 적층 세라믹 콘덴서(2)와 한 쌍의 금속단자(3)를 포함한다. 한 쌍의 금속단자는 제1 금속단자(3a)와 제2 금속단자(3b)를 포함한다.
여기서, 도 29에서 나타내는 바와 같이, 정면에서 보아, 금속단자가 달린 적층 세라믹 전자부품(1)의 적층 세라믹 콘덴서(2)의 폭방향의 치수를 치수L로 하고, 금속단자가 달린 적층 세라믹 전자부품(1)의 적층 세라믹 콘덴서(2)의 전후 방향의 치수를 치수W로 하며, 금속단자가 달린 적층 세라믹 전자부품(1)의 적층 세라믹 콘덴서(2)와, 제1 금속단자(3a) 및 제2 금속단자(3b)를 포함하는 높이방향의 치수를 치수T로 한다.
시료 3-1 내지 시료 3-3의 시료에 사용한 금속단자가 달린 적층 세라믹 전자부품(1)의 사양은 이하와 같다.
·금속단자가 달린 적층 세라믹 전자부품의 사이즈 L×W×T(설계값, 금속단자를 포함함): 3.5㎜×1.7㎜×2.7㎜
·용량: 0.01㎌
·정격전압: 630V
·적층 세라믹 전자부품 본체의 수: 1개
·금속단자
·단자 본체: SUS430
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·형상: L자 형상
·적층 세라믹 전자부품 본체의 제1 단면 및 제2 단면을 잇는 방향(길이방향(Z))의 치수ℓ에 대한, 제1 측면 또는 제2 측면 상에 위치하는 제1 외부전극의 선단과, 제1 측면 또는 제2 측면 상에 위치하는 제2 외부전극의 선단 사이의 거리: 표 3을 참조
또한, 시료 3-1 내지 시료 3-3에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 ℓ×w×t(설계값): 3.2㎜×1.6㎜×1.6㎜
·세라믹층의 재료: BaTiO3
·용량: 0.01㎌
·정격전압: 630V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 전극
·도금층: Ni 도금층(두께: 3.5㎛)과 Sn 도금층(3.5㎛)의 2층 구조
(2) 특성평가의 방법
(a) ESR의 측정 방법
ESR의 측정은, 측정 전에 적층 세라믹 콘덴서를 공기분위기에서 150℃로 1시간의 열처리를 실시하고, 그 후, 측정용 기판에 실장하며, 열처리 완료 후 24±2시간 후에 측정 주파수를 100㎑로 하고, 네트워크 애널라이저를 이용하여 측정했다. 본 발명의 효과 기준은 시료 1-1 내지 시료 1-7은 5.0mΩ 이하, 시료 2-1 내지 시료 2-6 및 시료 3-1 내지 시료 3-3은 50mΩ 이하로 했다. 이것은 시료 1-1 내지 시료 1-7의 시료의 정전 용량이 크기 때문에, ESR값은 내려가는 경향이 있기 때문이다.
(b) 열저항값의 특정 방법
사전 준비로서, 시료 1-1 내지 시료 1-7 및 시료 2-1 내지 시료 2-6의 적층 세라믹 전자부품, 그리고 시료 3-1 내지 시료 3-3의 적층 세라믹 전자부품의 표면부와, 단자 선단의 기판 표면부에 열전체(熱電體)를 설치하고, 온도측정을 할 수 있는 상태로 했다. 또한, 사전에 임의의 주파수 시의 ESR을 측정했다. 상기의 각 시료에 따른 적층 세라믹 전자부품에 ESR 측정 시의 주파수에서의 임의의 전류를 인가하고, 전자부품을 발열시켰다. 전자부품의 온도가 안정된 상태에서, 상기 2군데의 열전체의 온도차를 읽어내고, 그 온도차를 ESR과 전류의 2승의 곱으로 나눔으로써 구했다. 본 발명의 효과 기준은 시료 1-1 내지 시료 1-7은 23℃/W 이하로 하고, 시료 2-1 내지 시료 2-6 및 시료 3-1 내지 시료 3-3은 18℃/W 이하로 했다. 이것은 시료 1-1 내지 시료 1-7 쪽이 대형품이고, 방열성이 나쁘기 때문에 비교적 높은 값이 되기 때문이다.
(c) 직류파괴전압(BDV)의 측정 방법
각 시료에 따른 적층 세라믹 전자부품의 양 단자에 직류 전원으로부터 배선을 접속하고, 100V/초의 속도로 전압을 인가했다. 검출 전류는 1㎃로 설정했다. 적층 세라믹 전자부품 본체, 또는 외장재가 절연 파괴됐을 때에, 회로 내에 1㎃ 이상의 전류가 흐르기 때문에 거기서 승압이 멈춘다. 그 때 표시되어 있는 전압을 직류파괴전압으로 했다. 한편, 시료 3-1 내지 시료 3-3과 같이 외장재가 없는 경우는 단자간 거리가 짧아지면, 공간상에서 방전이 일어나고, 절연 파괴되지 않아도 승압이 정지된다. 이 때문에, 승압이 정지됐을 때의 전압을 방전 전압으로 했다. 본 발명의 효과 기준은 시료 1-1 내지 시료 1-7, 시료 2-1 내지 시료 2-6 및 시료 3-1 내지 시료 3-3 모두 2.0㎸ 이상으로 했다.
(d) 외부전극간의 거리의 측정 방법 및 외부전극간의 거리의 비율 산출 방법
시료 1-1 내지 시료 1-7, 시료 2-1 내지 시료 2-6 및 시료 3-1 내지 시료 3-3에서, 모두 각 시료의 LT면을 1/2W의 위치가 될 때까지 절단면 연마하여, 제1 외부전극 및 제2 외부전극이 마주 보는 외부전극간의 거리를 마이크로스코프로 측정했다. 한편, 이때, 연마 절단면으로부터 적층 세라믹 전자부품 본체의 제1 단면 및 제2 단면을 잇는 방향의 길이 치수L도 측정해 두고, 외부전극간 거리/적층 세라믹 전자부품 본체의 제1 단면 및 제2 단면을 잇는 방향의 길이 치수 L×100으로 외부전극간의 거리의 비율을 산출했다.
이상의, 시료 1-1 내지 시료 1-7에 대한 각 측정 결과를 표 1에 나타내고, 시료 2-1 내지 시료 2-6에 대한 각 측정 결과를 표 2에 나타내며, 시료 3-1 내지 시료 3-3에 대한 각 측정 결과를 표 3에 나타낸다. 한편, 각 표 중의 *표시를 붙인 시료는 본 발명의 범위 밖이다.
Figure pat00003
Figure pat00004
Figure pat00005
표 1 및 표 2에 따르면, 시료 1-3 내지 시료 1-6 및 시료 2-2 내지 시료 2-5의 시료에 의하면, 치수L에 대한 외부전극간의 거리의 비율이 1.8% 이상 31.3% 이하의 범위 내이므로, ESR, 열저항 및 직류파괴전압의 어느 측정 결과에 대해서도 양호한 결과가 얻어진다.
한편, 시료 1-1 및 시료 1-2는 치수L에 대한 외부전극간의 거리의 비율이 31.3%보다 크기 때문에 ESR이 각각 6.8mΩ 및 5.2mΩ이라서 기준을 충족하지 않고, 열저항이 각각 37.0℃/W 및 25.0℃/W라서 불량이었다. 또한, 시료 1-7은 치수L에 대한 외부전극간의 거리의 비율이 1.8%보다 작기 때문에 직류파괴전압이 0.42kV라서 불량이었다.
또한, 시료 2-1은 치수L에 대한 외부전극간의 거리의 비율이 31.3%보다 크기 때문에 ESR이 58mΩ이라서 기준을 충족하지 않고, 열저항이 19.0℃/W이라서 불량이었다. 또한, 시료 2-6은 치수L에 대한 외부전극간의 거리의 비율이 1.8%보다 작기 때문에 직류파괴전압이 0.25kV라서 불량이었다.
더욱이, 시료 3-1 내지 시료 3-3은 금속단자의 구조가 L자 구조이므로, 시료 3-1은 ESR이 55mΩ인 점에서 불량이고, 시료 3-2 및 시료 3-3은 직류파괴전압이 각각 1.62 및 1.03이라서 불량이었다.
이상의 결과로부터, 내부전극 구조를 각 내부전극층이 종래의 직사각형 형상이 아닌, 제1 또는 제2 단면 및 제1 측면의 일부, 제2 측면의 일부로 인출되는 바와 같은 T자 형상으로 함으로써, 외부전극과의 접촉 면적을 증가시킬 수 있고, 저ESR 및 저열저항화를 도모할 수 있다.
또한, 외부전극의 치수e를 가능한 한 늘림으로써, 상기의 효과를 보다 향상시킬 수 있다. 더욱이, 적층 세라믹 전자부품 본체를 외장재에 의해 몰드하므로, 표면 방전의 리스크를 회피할 수 있다.
더욱이, 외부전극의 치수e에 맞춰 금속단자의 길이도 연장함으로써, 보다 저열저항화를 실현할 수 있다. 추가로, 금속단자의 재료를 열전도효율이 나쁜 SUS430으로부터 열전도효율이 좋은 구리계의 재료로 함으로써, 한층 더한 저ESR 및 저열저항화를 실현할 수 있다.
한편, 이상과 같이, 본 발명의 실시형태는 상기 기재로 개시되어 있지만, 본 발명은 이에 한정되는 것이 아니다.
즉, 본 발명의 기술적 사상 및 목적의 범위에서 일탈하지 않고, 이상 설명한 실시형태에 대하여 기서, 형상, 재질, 수량, 위치 또는 배치 등에 관해, 다양한 변경을 가할 수 있는 것이며, 그것들은 본 발명에 포함되는 것이다.
10A, 10B, 10C: 적층 세라믹 전자부품 12: 적층 세라믹 전자부품 본체
14: 적층체 16: 세라믹층
16a: 외층부 16b: 내층부
18: 내부전극층 18a: 제1 내부전극층
18b: 제2 내부전극층 20a: 제1 대향부
20b: 제2 대향부 22a: 제1 인출부
22b: 제2 인출부 24a: 측부(W갭)
24b: 단부(L갭) 26: 외부전극
26a: 제1 외부전극 26b: 제2 외부전극
30, 130, 230: 금속단자 30a, 130a, 230a: 제1 금속단자
30b, 130b, 230b: 제2 금속단자 32a, 132a, 232a: 제1 단자접합부
32b, 132b, 232b: 제2 단자접합부 34a, 134a, 234a: 제1 연장부
34b, 134b, 234b: 제3 연장부 36a, 136a, 236a: 제2 연장부
36b, 136b, 236b: 제4 연장부 38a, 138a, 238a: 제1 실장부
38b, 138b, 238b: 제2 실장부 40a, 140a, 240a: 벤딩용 컷아웃부
40b, 140b, 240b: 벤딩용 컷아웃부 142a1~142a3: 제1 간극부
142b1~142b3: 제2 간극부 144a1~144a4, 244a: 제1 컷아웃부
144b1~144b4, 244b: 제4 컷아웃부 146a1~146a4, 246a: 제2 컷아웃부
146b1~146b4, 246b: 제5 컷아웃부 248a: 제3 컷아웃부
248b: 제6 컷아웃부 50, 150, 250: 외장재

Claims (9)

  1. 적층 세라믹 전자부품에 있어서,
    적층된 복수개의 세라믹층과, 적층된 복수개의 내부전극층을 포함하고, 적층방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 가지는 적층체와, 상기 적층체의 상기 제1 단면, 상기 제1 측면의 적어도 일부 및 상기 제2 측면의 적어도 일부 상에 마련된 제1 외부전극과, 상기 적층체의 상기 제2 단면, 상기 제1 측면의 적어도 일부, 및 상기 제2 측면의 적어도 일부 상에 마련된 제2 외부전극을 포함하는 적층 세라믹 전자부품 본체와,
    상기 제1 외부전극에 접속되는 제1 금속단자와,
    상기 제2 외부전극에 접속되는 제2 금속단자를 포함하고,
    상기 내부전극층은 제1 내부전극층과 제2 내부전극층을 포함하고,
    상기 제1 내부전극층은 상기 제2 내부전극층과 대향하는 대향부와, 상기 제1 단면, 상기 제1 측면의 일부, 상기 제2 측면의 일부에 각각 인출되는 인출부를 포함하고,
    상기 제2 내부전극층은 상기 제1 내부전극층과 대향하는 대향부와, 상기 제2 단면, 상기 제1 측면의 일부, 상기 제2 측면의 일부에 각각 인출되는 인출부를 포함하며,
    상기 적층 세라믹 전자부품 본체는, 상기 제1 측면 또는 상기 제2 측면이 실장 기판의 실장면과 대향하도록 배치되고, 상기 제1 내부전극층 및 상기 제2 내부전극층이 상기 실장면에 대하여 수직으로 배치되며,
    상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제1 외부전극의 선단과 상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제2 외부전극의 선단 사이의 거리가 상기 적층 세라믹 전자부품 본체의 상기 제1 단면 및 상기 제2 단면을 잇는 방향에서의 상기 적층 세라믹 전자부품 본체의 길이 치수ℓ에 대하여 1.8% 이상 31.3 % 이하이고,
    상기 길이방향에서의 상기 제1 내부전극층의 인출부의 길이는 상기 제1 측면 및 상기 제2 측면에 있어서 상기 길이방향에서의 상기 제1 외부전극의 길이보다 작으며,
    상기 길이방향에서의 상기 제2 내부전극층의 인출부의 길이는 상기 제1 측면 및 상기 제2 측면에 있어서 상기 길이방향에서의 상기 제2 외부전극의 길이보다 작은, 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제1 외부전극의 선단과 상기 제1 측면 또는 상기 제2 측면 상에 위치하는 상기 제2 외부전극의 선단 사이의 거리가 상기 적층 세라믹 전자부품 본체의 상기 제1 단면 및 상기 제2 단면을 잇는 방향에서의 상기 적층 세라믹 전자부품 본체의 길이 치수ℓ에 대하여 3.1% 이상 31.3 % 이하인, 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 전자부품 본체는 간격을 두고 2개 이상 마련되어 있는, 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 금속단자는 상기 2개 이상의 적층 세라믹 전자부품 본체 각각의 제1 외부전극들 사이에서 연장되고,
    상기 제2 금속단자는 상기 2개 이상의 적층 세라믹 전자부품 본체 각각의 제2 외부전극들 사이에서 연장되는, 적층 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 금속단자 및 상기 제2 금속단자는 단자 본체와 상기 단자 본체의 표면 상에 배치되는 도금막을 가지며, 상기 단자 본체는 열전도율이 높은 무산소 Cu계 합금으로 이루어지는, 적층 세라믹 전자부품.
  6. 제1항 또는 제2항에 있어서,
    상기 적층체, 상기 제1 및 제2 외부전극, 및 상기 제1 및 제2 금속단자의 적어도 일부가 외장재로 덮이는, 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 외장재는 열경화형 에폭시 수지인, 적층 세라믹 전자부품.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 금속단자는,
    상기 제1 외부전극에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 면하는 제1 접합부와,
    상기 제1 접합부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 평행한 방향으로 상기 적층 세라믹 전자부품 본체로부터 멀어지도록 연장되는 제1 연장부와,
    상기 제1 연장부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 상기 실장면 사이에 간극을 마련하기 위해, 상기 실장면 측으로 연장되는 제2 연장부와,
    상기 제2 연장부에 접속되고, 상기 실장 기판에 실장되는 상기 실장면에 평행하게 연장되는 제1 실장부를 가지며,
    상기 제2 금속단자는,
    상기 제2 외부전극에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 면하는 제2 접합부와,
    상기 제2 접합부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 평행한 방향으로 상기 적층 세라믹 전자부품 본체로부터 멀어지도록 연장되는 제3 연장부와,
    상기 제3 연장부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 상기 실장면 사이에 간극을 마련하기 위해, 상기 실장면 측으로 연장되는 제4 연장부와,
    상기 제4 연장부에 접속되고, 상기 실장 기판에 실장되는 상기 실장면에 평행하게 연장되는 제2 실장부를 가지는, 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 제1 금속단자의 상기 제1 접합부는 상기 제1 또는 상기 제2 측면 상에 위치하는 상기 제1 외부전극의 길이에 대응하도록 마련되고,
    상기 제2 금속단자의 상기 제2 접합부는 상기 제1 또는 상기 제2 측면 상에 위치하는 상기 제2 외부전극의 길이에 대응하도록 마련되는, 적층 세라믹 전자부품.
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