KR102211742B1 - 표면 실장 전자부품 및 전자부품의 실장 기판 - Google Patents

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Abstract

본 발명의 일 실시형태는 제1 방향으로 연장되는 제1 측면 프레임 및 상기 제1 측면 프레임의 상단 및 하단에서 제2 방향으로 각각 연장되는 제1 상면 프레임 및 제1 하면 프레임을 포함하는 제1 프레임 단자; 상기 제1 측면 프레임과 대향하며 제1 방향으로 연장되는 제2 측면 프레임 및 상기 제2 측면 프레임의 상단 및 하단에서 상기 제2 방향과 마주보는 제3 방향으로 각각 연장되는 제2 상면 프레임 및 제2 하면 프레임을 포함하는 제2 프레임 단자; 상기 제1 및 제2 상면 프레임의 하측에서, 상기 제1 및 제2 측면 프레임 사이에 배치되는 제1 전자부품; 및 상기 제1 및 제2 상면 프레임의 상측에 배치되는 제2 전자부품; 을 포함하는 표면 실장 전자부품을 제공한다.

Description

표면 실장 전자부품 및 전자부품의 실장 기판{Surface mount electronic component and board having the same}
본 발명은 표면 실장 전자부품 및 전자부품이 실장된 회로기판에 관한 것이다.
커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
일본공개특허 제2013-030746호
본 발명은 열 스트레스 및 기계적 스트레스에 대해 높은 내구성과 고신뢰성을 만족시킬 수 있는 표면 실장 전자부품을 제공하는데 그 목적이 있다.
본 발명의 일 실시형태에 의하면 제1 전자부품; 상기 제1 전자부품의 상측에 배치되는 제2 전자부품; 및 상기 제1 전자부품 및 제2 전자부품과 연결되는 한 쌍의 프레임 단자; 를 포함하며, 상기 프레임 단자의 일단은 상기 제1 전자부품 및 제2 전자부품 사이에 배치되고, 상기 프레임 단자의 타단은 상기 제1 전자부품의 하측에 배치되어 공간 효율이 향상되고 내구성 및 신뢰성이 향상된 표면 실장 전자부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 프레임 단자가 외부로부터의 기계적 응력을 흡수하여 전자부품의 손상을 방지할 수 있으며, 전자부품 발열이 프레임 단자를 통해 방열되므로 전자부품의 온도 상승을 억제할 수 있으며 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 전자부품이 상하로 배치되어 부품을 소형화시키면서 정전용량을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 표면 실장 전자부품을 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 포함된 세라믹 본체에 대한 분해 사시도이다.
도 4는 본 발명의 제1 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 5는 제1 변형예에 따른 적층 세라믹 커패시터에 포함된 세라믹 본체에 대한 분해 사시도이다.
도 6은 본 발명의 제2 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 7은 제2 변형예에 따른 적층 세라믹 커패시터에 포함된 세라믹 본체에 대한 분해 사시도이다.
도 8은 본 발명의 제3 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 9는 본 발명의 제4 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 10은 본 발명의 제5 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 11a 내지 도 11c는 본 발명의 제6 변형예에 따른 표면 실장 전자부품 및 그의 제조방법을 개략적으로 도시하는 사시도이다.
도 12a 내지 도 12c는 본 발명의 제7 변형예에 따른 표면 실장 전자부품 및 그의 제조방법을 개략적으로 도시하는 사시도이다.
도 13은 본 발명의 일 실시형태에 따른 표면 실장 전자부품이 실장된 회로기판을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
표면 실장 전자부품
본 발명의 일 실시형태에 따른 표면 실장 전자부품은 상하로 배치된 제1 및 제2 전자부품과, 상기 제1 및 제2 전자부품과 연결되는 한쌍의 프레임 단자를 포함한다.
상기 제1 및 제2 전자부품은 제1 전자부품이 하측에 위치하고 제2 전자부품이 상기 제1 전자부품의 상측에 위치하도록 배치될 수 있다.
상기 한쌍의 프레임 단자는 제1 및 제2 프레임 단자를 포함하며, 상기 제1 및 제2 프레임 단자의 일단은 상기 제1 및 제2 전자부품의 사이에 배치되고, 상기 제1 및 제2 프레임 단자의 타탄은 상기 제1 전자부품의 하측에 배치된다.
상기 제1 및 제2 프레임 단자는 일단이 제1 및 제2 전자부품 사이에 배치되고, 타탄이 제1 전자부품의 하측에 배치되도록 구부러진 형상을 가질 수 있으며, 각각은 2 이상의 절곡부를 포함할 수 있다.
본 발명의 일 실시형태에 의한 표면 실장 전자부품은 제1 및 제2 프레임 단자가 기계적 응력을 흡수하여 프레임 단자와 연결된 전자부품의 손상을 방지할 수 있으며, 전자부품이 압전성을 지닐 경우 기계적 진동을 프레임 단자가 흡수 및 완화하여 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
또한 전자부품의 발열이 프레임 단자를 통해 방열되므로 전자부품의 온도 상승을 억제할 수 있다.
프레임 단자의 일단을 사이에 두고 제1 및 제2 전자부품이 배치되어 실장 면적을 감소시킬 수 있으며, 프레임 단자의 일단을 사이에 두고 제1 및 제2 전자부품이 서로 대응하도록 배치되는 경우 전류가 프레임 단자를 통해 전자부품에 균일하게 공급하여 전류에 따른 발열이 특정 전자부품에 치우치지 않아 신뢰성을 향상시킬 수 있다.
상기 제1 및 제2 전자부품은 적층 세라믹 커패시터 및 인덕터 중 하나 이상일 수 있다.
이하에서는 도면을 참조하여, 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 표면 실장 전자부품을 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
본 발명의 실시 예들을 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 L, W 및 T는 각각 세라믹 본체의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 전자부품 실장 실장면과 수직한 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 전자부품에 포함된 세라믹 본체의 두께 방향으로 서로 마주보는 면을 상하면으로 설정하여 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 표면 실장 전자부품은; 제1 및 제2 전자부품(101a, 101b); 및 제1 및 제2 프레임 단자(151, 152); 를 포함한다.
상기 제1 프레임 단자(151)는 제1 방향으로 연장되는 제1 측면 프레임(151a), 상기 제1 측면 프레임의 상단에서 제2 방향으로 연장되는 제1 상면 프레임(151b) 및 상기 제1 측면 프레임의 하단에서 제2 방향으로 연장되는 제1 하면 프레임(151c)을 포함하고, 상기 제2 프레임 단자(152)는 제1 측면 프레임과 대향하며 제1 방향으로 연장되는 제2 측면 프레임(152a), 상기 제2 측면 프레임의 상단에서 제2 방향과 마주보는 제3 방향으로 연장되는 제2 상면 프레임(152b) 및 상기 제2 측면 프레임의 하단에서 제3 방향으로 연장되는 제2 하면 프레임(152c)을 포함한다.
상기 제1 방향은 실장면과 수직한 방향으로 정의할 수 있다. 또는 상기 제1 방향은 세라믹 본체의 두께 방향으로 볼 수 있다.
상기 제2 방향은 상기 제1 방향과 대략적으로 수직인 일 방향을 의미하며, 상기 제3 방향은 상기 제1 방향과 대략적으로 수직인 방향이되 상기 제2 방향과 마주보는 방향으로 정의할 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제1 및 제2 프레임 단자(151, 152)는 제1 및 제2 측면 프레임(151a, 152a)의 상단 및 하단에서 절곡부를 가진다.
예를 들어, 상기 제1 및 제2 프레임 단자(151, 152)는 'ㄷ'자 형상을 가질 수 있으며, 제1 및 제2 프레임 단자의 각 단부가 서로 마주보도록 배치될 수 있다.
상기 제1 전자부품(101a)은 상기 제1 및 제2 상면 프레임(151b, 152b)의 하측에서 상기 제1 및 제2 측면 프레임(151a, 152b) 사이에 배치되고, 상기 제2 전자부품(101b)은 상기 제1 및 제2 상면 프레임(151b, 152b)의 상측에 배치된다.
상기 제1 및 제2 전자부품(101a, 101b)은 각각 세라믹 본체(110a, 110b) 및 상기 세라믹 본체의 외부면에 배치되는 제1 및 제2 외부전극(131a, 132a, 131b, 132b)을 포함하며, 상기 제1 및 제2 전자부품의 제1 및 제2 외부전극(131a, 132a, 131b, 132b)은 상기 제1 또는 제2 프레임 단자(151, 152)와 연결된다.
예를 들어, 상기 제1 전자부품(101a)의 제1 외부전극(131a)과 상기 제2 전자부품(101b)의 제1 외부전극(131b)은 상기 제1 프레임 단자(151)와 연결되고, 상기 제1 전자부품(101a)의 제2 외부전극(132a)과 상기 제2 전자부품(101b)의 제2 외부전극(132b)은 상기 제2 프레임 단자(152)와 연결된다.
상기 제1 전자부품의 제1 외부전극(131a)은 상기 제1 상면 프레임(151b)의 하면과 연결되고, 상기 제1 전자부품의 제2 외부전극(132a)은 상기 제2 상면 프레임(152b)의 하면과 연결된다.
상기 제2 전자부품의 제1 외부전극(131b)은 상기 제1 상면 프레임(151b)의 상면과 연결되고, 상기 제2 전자부품의 제2 외부전극(132b)은 상기 제2 상면 프레임(152b)의 상면과 연결된다.
이때, 제1 및 제2 전자부품의 외부전극(131a, 132a, 131b, 132b)과 프레임 단자(151, 152)는 도전성 접착제(160)를 통해 전기적으로 연결될 수 있다.
상기 도전성 접착제(160)는 고온 솔더나 도전성 수지 페이스트 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전자부품은 적층 세라믹 커패시터 일 수 있으며, 각각 제1 적층 세라믹 커패시터 및 제2 적층 세라믹 커패시터 일 수 있다.
제2 적층 세라믹 커패시터는 그 구성이 제1 적층 세라믹 커패시터와 유사하므로 함께 설명하고 차이가 있는 경우 별도로 서술하도록 한다.
본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(101a, 101b)는, 세라믹 본체(110a, 110b) 및 제1 및 제2 외부 전극(131a, 132a)을 포함할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 의하면 세라믹 본체(110a, 110b)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이때 세라믹 본체의 형상, 치수 및 유전체층(111)의 적층 수는 다양하게 변경될 수 있으며, 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 예컨대 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은, 세라믹 본체 내에서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 번갈아 적층될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 유전체층(111)은 세라믹 본체의 폭 방향을 따라 적층될 수 있다.
이때, 상기 내부전극은 세라믹 본체의 상면 및 하면에 대하여 수직으로 배치되며, 상기 제1 및 제2 내부전극은 세라믹 본체의 상면 또는 하면으로 인출된다.
본 발명의 일 실시형태에 의하면, 제1 적층 세라믹 커패시터(101a)의 제1 및 제2 내부전극(121a, 122a)은 세라믹 본체(110a)의 상면으로 인출되고 제2 적층 세라믹 커패시터(101b)의 제1 및 제2 내부전극(121b, 122b)은 세라믹 본체(110b)의 하면으로 인출될 수 있다.
또한, 제1 적층 세라믹 커패시터(101a)의 제1 및 제2 외부전극(131a, 132a)은 세라믹 본체(110a)의 상면에 배치되어 제1 및 제2 내부전극(121a, 122a)의 인출부와 전기적으로 연결되고, 제2 적층 세라믹 커패시터(101b)의 제1 및 제2 외부전극(131b, 132b)은 세라믹 본체(110b)의 하면에 배치되어 제1 및 제2 내부전극(121b, 122b)의 인출부와 전기적으로 연결된다.
제1 및 제2 적층 세라믹 커패시터(101a, 101b)의 외부전극(131a, 132a, 131b, 132b)이 세라믹 본체(110a, 110b)의 상면 또는 하면에 배치되는 경우, 외부전극의 면적 감소로 용량 대비 전자부품의 칩 사이즈를 감소시킬 수 있다.
제1 및 제2 적층 세라믹 커패시터(101a, 101b)의 제1 및 제2 외부전극(131a, 132a, 131b, 132b)은 세라믹 본체(110a, 110b)의 상면 또는 하면에서 세라믹 본체의 폭 방향 양측면으로 소정 길이 연장될 수 있다.
제1 및 제2 적층 세라믹 커패시터(101a, 101b)의 외부전극(131a, 132a, 131b, 132b)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
이때, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 적층 세라믹 커패시터(101a)의 외부전극(131a, 132a)은 세라믹 본체(110a)의 상면에 배치되고, 제2 적층 세라믹 커패시터(101b)의 외부전극(131b, 132b)은 세라믹 본체(110b)의 하면에 배치되어 제1 및 제2 상면 프레임(151b, 152b)에 연결될 수 있다.
본 실시형태와 같이, 제1 및 제2 상면 프레임(151b, 152b)의 상측 및 하측에서 제1 및 제2 전자부품(101a, 101b)이 대칭적으로 배치되는 경우, 프레임 단자를 통해 인가되는 전류가 제1 및 제2 전자부품에 균일하게 흘러 전류에 따른 발열이 부품 간에 치우치지 않아 신뢰성을 향상시킬 수 있다.
또한, 제2 전자부품(101b)의 외부전극이 세라믹 본체의 하면에 배치되는 경우, 제2 전자부품의 상면에 전극이 배치되지 않기 때문에 금속 실드 또는 금속 케이스가 전자부품의 상면에 접촉하더라도 쇼트가 발생하지 않는다.
나아가, 제1 및 제2 프레임 단자(151, 152)가 기계적 응력을 흡수하여 프레임 단자와 연결된 전자부품의 손상을 방지할 수 있으며, 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
또한 전자부품의 발열이 프레임 단자를 통해 방열되므로 전자부품의 온도 상승으로 인한 신뢰성 저하를 억제할 수 있다.
변형 예
이하에서는 본 발명의 변형 예에 대해 설명하되, 차이점을 중심으로 설명하고 상술한 본 발명의 일 실시형태에 따른 표면 실장 전자부품과 중복되는 설명은 생략하도록 한다.
도 4는 본 발명의 제1 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 4를 참조하면, 제1 및 제2 전자부품(101a, 101b)은 각각 제1 및 제2 적층 세라믹 커패시터 일 수 있다. 도 5는 제1 변형예에 포함된 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 5를 참조하면 본 변형예의 제1 및 제2 적층 세라믹 커패시터에 포함된 유전체층(111') 및 내부전극(121', 122')은 세라믹 본체(110')의 두께 방향으로 적층 될 수 있다.
본 변형예에 의하면 제1 적층 세라믹 커패시터 및 제2 적층 세라믹 커패시터에 포함된 내부전극(121a', 122a', 121b', 122b')은 실장 면에 대하여 수평으로 배치되며, 세라믹 본체(110a', 110b')의 길이 방향 양 측면을 통해 인출될 수 있다.
제1 및 제2 적층 세라믹 커패시터의 제1 및 제2 외부전극(131a', 132a', 131b', 132b')은 각각 세라믹 본체(110a', 110b')의 길이 방향 양측면에 배치되어 제1 및 제2 내부전극과 전기적으로 연결되며, 세라믹 본체의 길이 방향 양 측면에서 세라믹 본체의 상면 및 하면과 세라믹 본체의 폭 방향 양 측면으로 연장되어 프레임 단자(151, 152)와 전기적으로 연결될 수 있다.
도 6은 본 발명의 제2 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 6을 참조하면, 제1 및 제2 전자부품(101a, 101b)은 각각 제1 및 제2 적층 세라믹 커패시터 일 수 있다.
도 7은 제2 변형예에 포함된 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 6 및 도 7을 참조하면 본 변형예의 제1 및 제2 적층 세라믹 커패시터에 포함된 유전체층(111") 및 내부전극(121", 122")은 세라믹 본체(110")의 두께 방향으로 적층 될 수 있다.
본 변형예에 의하면 제1 적층 세라믹 커패시터 및 제2 적층 세라믹 커패시터에 포함된 내부전극(121a", 122a", 121b", 122b")은 실장 면에 대하여 수직으로 배치되며, 세라믹 본체(110a", 110b")의 길이 방향 양 측면을 통해 인출될 수 있다.
제1 및 제2 적층 세라믹 커패시터의 제1 및 제2 외부전극(131a", 132a", 131b", 132b")은 각각 세라믹 본체(110a", 110b")의 길이 방향 양측면에 배치되어 제1 및 제2 내부전극과 전기적으로 연결되며, 세라믹 본체의 길이 방향 양 측면에서 세라믹 본체의 상면 및 하면과 세라믹 본체의 폭 방향 양 측면으로 연장되어 프레임 단자(151, 152)와 전기적으로 연결될 수 있다.
본 발명의 제1 및 제2 변형예와 같이, 제1 및 제2 상면 프레임(151b, 152b)을 사이에 두고 상하에 배치된 세라믹 커패시터가 동일 실장방향으로 마주보게 될 때, 각각의 압전진동은 반대위상을 가지고 작용하여 상하 세라믹 커패시터의 압전진동이 서로 상쇄되어 어쿠스틱 노이즈가 저감되는 효과가 있다.
도 8은 본 발명의 제3 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 8을 참조하면, 본 변형예에 따른 제1 전자부품(101a)은 내부전극(121a, 122b)이 실장면에 대하여 수직으로 배치되는 적층 세라믹 전자부품이고, 제2 전자부품(101b)은 내부전극(121b', 122b')이 실장면에 대하여 수평으로 배치되는 적층 세라믹 전자부품이다.
예를 들어, 제1 전자부품은 상술한 본 발명의 일 실시형태에 따른 제1 적층 세라믹 커패시터와 동일할 수 있고, 제2 전자부품은 상술한 제1 변형예에 따른 제2 적층 세라믹 커패시터와 동일할 수 있다.
도 9는 본 발명의 제4 변형예에 따른 표면 실장 전자부품의 사시도이다.
도 9에 도시된 바와 같이, 본 변형예에 의하면 제1 및 제2 측면 프레임(151a, 152a)은 제1 및 제2 상면 프레임(151b, 152b) 또는 제1 및 제2 하면 프레임(151c, 152c) 보다 좁은 폭으로 형성될 수 있다. 또한 도 7에 도시된 바와 같이 제1 및 제2 측면 프레임(151a, 152a)은 일부 영역을 제거하여 2 이상의 구분된 영역으로 형성될 수 있다.
본 변형예와 같이 제1 및 제2 측면 프레임(151a, 152a)의 면적을 감소시키는 경우, 어쿠스틱 노이즈를 더욱 효과적으로 감소시킬 수 있는 효과가 있다.
도 10은 본 발명의 제5 변형예에 따른 표면 실장 전자부품의 단면도이다.
도 10에 도시된 바와 같이, 본 변형예에 따른 표면 실장 전자부품은 제1 및 제2 전자부품(101a, 101b)을 둘러싸는 몰딩부(140)를 더 포함할 수 있다.
상기 몰딩부(140)는 절연재로 형성될 수 있으며, 예를 들어 에폭시 수지를 포함할 수 있다.
본 변형예와 같이 제1 및 제2 전자부품을 몰딩부로 둘러싸는 경우 습기 및 수분이 제1 및 제2 전자부품으로 침투하는 것을 방지할 수 있으며, 제1 및 제2 전자부품(101a, 101b)과 프레임 단자(151, 152) 간의 고착 강도를 개선할 수 있다.
이때, 제1 및 제2 프레임 단자(151, 152)의 측면 프레임 및 하면 프레임은 몰딩부(140)의 외부에 배치되어 외부와 전기적으로 연결될 수 있다.
도 11a 내지 도 11c는 본 발명의 제6 변형예에 따른 표면 실장 전자부품 및 그의 제조방법을 개략적으로 도시하는 사시도이다.
도 11a 내지 도 11c에 도시된 바와 같이, 본 발명의 제6 변형예에 따른 표면 실장 전자부품은 제1 전자부품(101a)과 제2 전자부품(101b)을 각각 복수 개로 포함하고, 각 전자부품을 병렬로 배치할 수 있다.
먼저 도 11a에 도시된 바와 같이 편평한 형상의 프레임 단자(151, 152)의 일단을 사이에 두고 프레임 단자의 하측 및 상측에 각각 복수의 제1 전자부품(101a)과 제2 전자부품(101b)을 배치한다.
다음, 도 11b에 도시된 바와 같이, 제 전자부품과 제2 전자부품을 둘러싸도록 몰딩부(140)를 형성한 후 프레임 단자(151, 152)를 2회 절곡하여 도 11c와 같은 형상의 표면 실장 전자부품을 형성할 수 있다.
도 12a 내지 도 12c는 본 발명의 제7 변형예에 따른 표면 실장 전자부품 및 그의 제조방법을 개략적으로 도시하는 사시도이다.
도 12a 내지 도 12c에 도시된 바와 같이, 본 발명의 제7 변형예에 따른 표면 실장 전자부품은 제1 전자부품(101a)과 제2 전자부품(101b)을 각각 복수 개로 포함하고, 각 전자부품을 직렬 및 병렬로 배치할 수 있다.
도 12a 내지 도 12c에 도시된 바와 같이 직렬로 연결되는 전자부품 사이에는 연결 프레임(153)이 추가로 배치될 수 있다.
전자부품이 실장된 회로기판(200)
본 발명의 일 실시형태에 의하면, 상술한 본 발명의 일 실시형태에 따른 표면 실장 전자부품 및 상기 제1 내지 제7 변형예 따른 표면 실장 전자부품이 실장된 회로기판을 제공한다.
도 13은 본 발명의 일 실시형태에 따른 표면 실장 전자부품이 실장된 회로기판을 나타내는 단면도이다.
도 13을 참조하면, 본 실시형태에 따른 전자 부품이 실장된 회로기판은 상부에 제1 및 제2 전극 패드(221,222)를 갖는 회로기판(210); 및 상기 회로기판 위에 설치된 표면 실장 전자부품(100); 을 포함할 수 있다.
이때, 표면 실장 전자부품(100)은 제1 및 제2 프레임 단자(151, 152)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 회로기판(210)과 전기적으로 연결될 수 있다.
상기의 전자부품이 실장된 회로 기판에 관한 내용 중 상술한 표면 실장 전자부품과 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 표면 실장 전자부품
101a, 101b : 제1 및 제2 전자부품
151, 152 : 프레임 단자
200 : 전자부품의 실장 기판
210 : 회로기판
230 : 솔더

Claims (15)

  1. 제1 방향으로 연장되는 제1 측면 프레임 및 상기 제1 측면 프레임의 상단 및 하단에서 제2 방향으로 각각 연장되는 제1 상면 프레임 및 제1 하면 프레임을 포함하는 제1 프레임 단자;
    상기 제1 측면 프레임과 대향하며 제1 방향으로 연장되는 제2 측면 프레임 및 상기 제2 측면 프레임의 상단 및 하단에서 상기 제2 방향과 마주보는 제3 방향으로 각각 연장되는 제2 상면 프레임 및 제2 하면 프레임을 포함하는 제2 프레임 단자;
    상기 제1 및 제2 상면 프레임의 하측에서, 상기 제1 및 제2 측면 프레임 사이에 배치되는 제1 전자부품;
    상기 제1 및 제2 상면 프레임의 상측에 배치되는 제2 전자부품; 및
    상기 제1 상면 프레임과 상기 제2 상면 프레임 사이에 배치되는 연결 프레임; 을 포함하고,
    상기 제1 및 제2 전자 부품은 복수 개 배치되며, 상기 복수 개의 제1 전자 부품 중 적어도 일부는 상기 연결 프레임을 통해 상기 제2 방향으로 직렬로 연결되며, 상기 복수 개의 제2 전자 부품 중 적어도 일부는 상기 연결 프레임을 통해 상기 제2 방향으로 직렬로 연결되고,
    상기 제2 방향으로 직렬로 연결된 제1 전자부품 중 상기 제2 방향의 일단에 배치된 제1 전자부품은 상기 제1 상면 프레임과 연결되며, 상기 제2 방향의 타단에 배치된 제1 전자부품은 상기 제2 상면 프레임과 연결되고,
    상기 제2 방향으로 직렬로 연결된 제2 전자부품 중 상기 제2 방향의 일단에 배치된 제2 전자부품은 상기 제1 상면 프레임과 연결되며, 상기 제2 방향의 타단에 배치된 제2 전자부품은 상기 제2 상면 프레임과 연결되는 표면 실장 전자부품.
  2. 제1항에 있어서,
    상기 제1 전자부품 및 제2 전자부품은 각각 세라믹 본체 및 상기 세라믹 본체의 외부면에 배치되는 외부전극을 포함하며,
    상기 제1 전자부품 및 제2 전자부품의 외부전극은 상기 연결 프레임, 제1 또는 제2 상면 프레임과 전기적으로 연결되는 표면 실장 전자부품.
  3. 제2항에 있어서,
    상기 제1 전자부품 및 제2 전자부품의 외부전극은 상기 연결 프레임, 제1 또는 제2 상면 프레임과 도전성 접착제를 통해 전기적으로 연결되는 표면 실장 전자부품.
  4. 제1항에 있어서,
    상기 제1 전자부품 및 제2 전자부품은 유전체층 및 내부전극이 번갈아 적층된 세라믹 본체 및 상기 세라믹 본체의 외면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며,
    상기 제1 전자부품 및 제2 전자부품의 내부전극은 실장면에 대하여 수직으로 배치되는 표면 실장 전자부품.
  5. 제4항에 있어서,
    상기 제1 전자부품의 내부전극은 세라믹 본체의 상면으로 인출되고, 상기 제2 전자부품의 내부전극은 세라믹 본체의 하면으로 인출되는 표면 실장 전자부품.
  6. 제1항에 있어서,
    상기 제1 전자부품 및 제2 전자부품은 유전체층 및 내부전극이 번갈아 적층된 세라믹 본체 및 상기 세라믹 본체의 외면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며,
    상기 제1 전자부품 및 제2 전자부품의 내부전극은 실장면에 대하여 수평으로 배치되는 표면 실장 전자부품.
  7. 제1항에 있어서,
    상기 제1 전자부품 및 제2 전자부품은 유전체층 및 내부전극이 번갈아 적층된 세라믹 본체 및 상기 세라믹 본체의 외면에 배치되며 상기 내부전극과 연결되는 외부전극을 포함하며,
    상기 제1 전자부품에 포함된 내부전극은 실장면에 대하여 수직으로 배치되며 제2 전자부품에 포함된 내부전극은 실장면에 대하여 수평으로 배치되는 표면 실장 전자부품.
  8. 제7항에 있어서,
    상기 제1 전자부품에 포함된 내부전극은 세라믹 본체의 상면으로 인출되는 표면 실장 전자부품.
  9. 제4항 또는 제7항에 있어서,
    상기 제1 전자부품의 외부전극은 세라믹 본체의 상면에서 내부전극과 연결되는 표면 실장 전자부품.
  10. 제1항에 있어서,
    상기 제1 전자부품 및 제2 전자부품을 둘러싸는 몰딩부를 더 포함하는 표면 실장 전자부품.
  11. 삭제
  12. 제1항에 있어서,
    상기 복수 개의 제1 전자 부품 중 적어도 일부는 서로 병렬로 연결되며, 상기 복수 개의 제2 전자 부품 중 적어도 일부는 서로 병렬로 연결되는 표면 실장 전자부품.
  13. 제1항에 있어서,
    상기 제1 및 제2 프레임 단자의 표면에는 금속 피막이 형성된 표면 실장 전자부품.
  14. 삭제
  15. 상부에 전극 패드를 갖는 회로기판;
    상기 회로기판 위에 설치된 제1항의 표면 실장 전자부품; 및
    상기 전극 패드와 상기 표면 실장 전자부품의 제1 프레임 단자 또는 제2 프레임 단자를 연결하는 솔더;를 포함하는 전자부품의 실장 기판.
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