JP6881271B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、積層セラミック電子部品、特に高耐電圧に適した積層セラミック電子部品に関する。

近年、電子機器の小型化および面実装化によって、積層セラミックコンデンサの小型化および高容量化が進んでいる。このような流れは、たとえば液晶ディスプレーのバックライト用やスイッチング電源用などの中高電圧コンデンサにも波及している。従って、高耐電圧積層セラミックコンデンサの分野においても、より小型で高容量な積層セラミックコンデンサが望まれている。

高耐電圧化する方法としては、例えば、特許文献１に記載されている方法が提案されている。この方法は、図３３に示すように、誘電体で形成された積層体２の両端の対向する外部電極３に接続される内部電極４を複数に分割し、その分割部分の両側と重なるようにして誘電体層を間にして隣接する内部電極５を形成した構造とする。ここで、内部電極５は外部電極３には接続されない。

このような構造とすることにより、内部電極４と内部電極５との対向部分に、コンデンサが形成される。したがって、対向する外部電極３間において複数のコンデンサが形成され、これらのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、積層体２の内部の高耐電圧化を図ることができる。

特開２００３−２７２９４６号公報

しかしながら、より高耐電圧とするためには、内部電極の分割数を増やして、内部電極の対向部分の数を増やす（直列に接続されるコンデンサの連数を増やす）必要がある。しかし、積層セラミックコンデンサの規格寸法の範囲内で、このような高耐電圧設計を実現することには限界がある。なぜなら、内部電極の分割数を増やして、内部電極の対向部分の数を増やすと、内部電極の対向部分の有効面積が減少してしまい、静電容量取得が困難となるからである。

また、上記の対策として、内部電極の対向部分の数を増やした構造の積層セラミックコンデンサを、実装基板に複数個並べて実装することが考えられるが、その場合、積層セラミックコンデンサの数の増加に伴い、実装面積が大きくなってしまう。

それゆえに、本発明の主たる目的は、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品を提供することである。

本発明に係る積層セラミック電子部品は、積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、第１の積層体の第１の端面上に配置される第１の外部電極と、第１の積層体の第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、積層された複数の誘電体層と積層された複数の内部電極を含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向相対する第３の端面および第４の端面と、を有する第２の積層体と、第２の積層体の第３の端面上に配置される第３の外部電極と、第２の積層体の第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、第１の金属端子と、第２の金属端子と、接続端子とを備え、第１の金属端子は、第１の積層セラミック電子部品本体の第２の外部電極にはんだを介して接続され、第２の金属端子は、第２の積層セラミック電子部品本体の第４の外部電極にはんだを介して接続され、接続端子は、第１の積層セラミック電子部品本体の第１の外部電極と第２の積層セラミック電子部品本体の第３の外部電極とに跨るようにはんだを介して接続され、第２の外部電極の端面および第４の外部電極の端面は、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体を実装する実装基板の実装面に向いており、第１の金属端子は第２の外部電極に接続され、第２の金属端子は第４の外部電極に接続され、接続端子は第１の外部電極と第３の外部電極とに跨るように接続され、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間には、絶縁体が配置されていること、を特徴とする、積層セラミック電子部品である。
また本発明に係る積層セラミック電子部品は、絶縁体が、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間には、第１の積層セラミック電子部品本体に接する第１の主面と第２の積層セラミック電子部品本体に接する第２の主面と実装基板の実装面側に突出した下端面とを有し、実装基板の実装面と下端面との間に隙間が確保されるように設計されていることを特徴とする、積層セラミック電子部品である。

また、本発明に係る積層セラミック電子部品は、第１の積層セラミック電子部品本体内に設けられる複数の内部電極が、第１の外部電極に接続された第５の内部電極と、第５の内部電極と同一の誘電体層上に位置し、第５の内部電極とは所定の間隔を隔て、第２の外部電極に接続された第６の内部電極と、第５の内部電極および第６の内部電極が位置する誘電体層とは異なる誘電体層上に位置した第７の内部電極と、を有しており、第７の内部電極は、第５の内部電極の一部および第６の内部電極の一部と対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第１の積層セラミック電子部品本体内に設けられる複数の内部電極が、第１の外部電極に接続された第１１の内部電極と、第１１の内部電極が位置する誘電体層とは異なる誘電体層上に位置し、第２の外部電極に接続された第１２の内部電極と、第１１の内部電極と同一の誘電体層上に位置し、第１１の内部電極とは所定の間隔を隔てている１つ以上の第１３の内部電極と、第１２の内部電極と同一の誘電体層上に位置し、第１２の内部電極とは所定の間隔を隔てている１つ以上の第１４の内部電極と、を有しており、第１３の内部電極は、第１２の内部電極の一部、第１４の内部電極の一部および別の第１４の内部電極の一部のうちのいずれか２つと対向し、第１４の内部電極は、第１１の内部電極の一部、前記第１３の内部電極の一部および別の第１３の内部電極の一部のうちのいずれか２つと対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第１の積層セラミック電子部品本体内に設けられる複数の内部電極が、第１の外部電極に接続された第１９の内部電極と、第１９の内部電極と同一の誘電体層上に位置し、第１９の内部電極とは所定の間隔を隔て、第２の外部電極に接続された第２０の内部電極と、第１９の内部電極および第２０の内部電極と同一の誘電体層上に位置し、第１９の内部電極と第２０の内部電極との間に所定の間隔を隔てている１つ以上の第２１の内部電極と、第１９の内部電極および第２０の内部電極が位置する誘電体層とは異なる誘電体層上に位置した２つ以上の第２２の内部電極と、を有しており、第２１の内部電極は、第２２の内部電極の一部および別の第２２の内部電極の一部と対向し、第２２の内部電極は、第１９の内部電極の一部、第２０の内部電極の一部、第２１の内部電極の一部および別の第２１の内部電極の一部のうちのいずれか２つと対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第２の積層セラミック電子部品本体内に設けられる複数の内部電極が、第３の外部電極に接続された第８の内部電極と、第８の内部電極と同一の誘電体層上に位置し、第８の内部電極とは所定の間隔を隔て、第４の外部電極に接続された第９の内部電極と、第８の内部電極および第９の内部電極が位置する誘電体層とは異なる誘電体層上に位置した第１０の内部電極と、を有しており、第１０の内部電極は、第８の内部電極の一部および第９の内部電極の一部と対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第２の積層セラミック電子部品本体内に設けられる複数の内部電極が、第３の外部電極に接続された第１５の内部電極と、第１５の内部電極が位置する誘電体層とは異なる誘電体層上に位置し、第４の外部電極に接続された第１６の内部電極と、第１５の内部電極と同一の誘電体層上に位置し、第１５の内部電極とは所定の間隔を隔てている１つ以上の第１７の内部電極と、第１６の内部電極と同一の誘電体層上に位置し、第１６の内部電極とは所定の間隔を隔てている１つ以上の第１８の内部電極と、を有しており、第１７の内部電極は、第１６の内部電極の一部、第１８の内部電極の一部および別の第１８の内部電極の一部のうちのいずれか２つと対向し、第１８の内部電極は、第１５の内部電極の一部、第１７の内部電極の一部および別の第１７の内部電極の一部のうちのいずれか２つと対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第２の積層セラミック電子部品本体内に設けられる複数の内部電極が、第３の外部電極に接続された第２３の内部電極と、第２３の内部電極と同一の誘電体層上に位置し、第２３の内部電極とは所定の間隔を隔て、第４の外部電極に接続された第２４の内部電極と、第２３の内部電極および第２４の内部電極と同一の誘電体層上に位置し、第２３の内部電極と第２４の内部電極との間に所定の間隔を隔てている１つ以上の第２５の内部電極と、第２３の内部電極および第２４の内部電極が位置する誘電体層とは異なる誘電体層上に位置した２つ以上の第２６の内部電極と、を有しており、第２５の内部電極は、第２６の内部電極の一部および別の第２６の内部電極の一部と対向し、第２６の内部電極は、第２３の内部電極の一部、第２４の内部電極の一部、第２５の内部電極の一部および別の第２５の内部電極の一部のうちのいずれか２つと対向するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、絶縁体が、第１の積層セラミック電子部品本体の第１の主面または第２の主面が絶縁体の第１の主面に接し、第２の積層セラミック電子部品本体の第３の主面または第４の主面が絶縁体の第２の主面に接するように配置され、もしくは、第１の積層セラミック電子部品本体の第１の側面または第２の側面が絶縁体の第１の主面に接し、第２の積層セラミック電子部品本体の第３の側面または第４の側面が絶縁体の第２の主面に接するように配置されていること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第１の金属端子が、第２の外部電極に接続される第１の端子接合部と、第１の端子接合部に接続され、第１の積層セラミック電子部品本体と実装基板の実装面との間に隙間ができるように実装面の方向に延びる第１の延長部と、第１の延長部に接続される第１の実装部と、を有し、第２の金属端子は、第４の外部電極に接続される第２の端子接合部と、第２の端子接合部に接続され、第２の積層セラミック電子部品本体と実装基板の実装面との間に隙間ができるように実装面の方向に延びる第２の延長部と、第２の延長部に接続される第２の実装部と、を有し、接続端子は、第１の外部電極に接続される第３の端子接合部と、第３の外部電極に接続される第４の端子接合部と、第３の端子接合部と第４の端子接合部とに接続され、第１の外部電極と第３の外部電極との間に位置して第１の外部電極および第３の外部電極を結ぶ方向に延びる第３の延長部と、を有していること、が好ましい。

また、本発明に係る積層セラミック電子部品は、第１の金属端子および第２の金属端子がフレーム端子であることが好ましい。
また、本発明に係る積層セラミック電子部品は、第１の金属端子および第２の金属端子がリード線であり、第１の実装部が第１の延長部の延長線上に延び、第２の実装部が第２の延長部の延長線上に延びていることが好ましい。

また、本発明に係る積層セラミック電子部品は、第１の金属端子および第２の金属端子は、断面形状が略コ字形状もしくは略Ｌ字形状であることが好ましい。

また、本発明に係る積層セラミック電子部品は、絶縁体が絶縁シートもしくは樹脂であることが好ましい。
また、本発明に係る積層セラミック電子部品は、絶縁体が樹脂であり、樹脂は第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間に配置されると共に、第１の積層セラミック電子部品本体、第２の積層セラミック電子部品本体、接続端子、第１の金属端子の一部および第２の金属端子の一部を覆うように配置されることが好ましい。

この発明によれば、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品が得られる。

本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

本発明の第１の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。 図１に示した積層セラミック電子部品の正面図である。 図１に示した積層セラミック電子部品の側面図である。 図１に示した積層セラミック電子部品の平面図である。 図１に示した積層セラミック電子部品本体の一例の外観斜視図である。 図５のＶＩ−ＶＩ線における断面図である。 図５のＶＩＩ−ＶＩＩ線における断面図である。 図６のＶＩＩＩ−ＶＩＩＩ線における断面図である。 図１に示した積層セラミック電子部品本体の別の一例の外観斜視図である。 図９のＸ−Ｘ線における断面図である。 図９のＸＩ−ＸＩ線における断面図である。 図１０のＸＩＩ−ＸＩＩ線における断面図である。 図１０のＸＩＩＩ−ＸＩＩＩ線における断面図である。 図１に示した積層セラミック電子部品本体の更に別の一例の外観斜視図である。 図１４のＸＶ−ＸＶ線における断面図である。 図１４のＸＶＩ−ＸＶＩ線における断面図である。 図１５のＸＶＩＩ−ＸＶＩＩ線における断面図である。 図１５のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。 図１に示した積層セラミック電子部品本体の更に別の一例の外観斜視図である。 図１９のＸＸ−ＸＸ線における断面図である。 図１９のＸＸＩ−ＸＸＩ線における断面図である。 図２０のＸＸＩＩ−ＸＸＩＩ線における断面図である。 図２０のＸＸＩＩＩ−ＸＸＩＩＩ線における断面図である。 図１に示した金属端子の変形例を示すための積層セラミック電子部品の正面図である。 図１に示した金属端子の別の変形例を示すための積層セラミック電子部品の正面図である。 本発明の第２の実施の形態に係る積層セラミック電子部品の正面図である。 図２６に示した金属端子の変形例を示すための積層セラミック電子部品の正面図である。 図２６に示した金属端子の別の変形例を示すための積層セラミック電子部品の正面図である。 図２６に示した金属端子の別の変形例を示すための積層セラミック電子部品の正面図である。 本発明の第３の実施の形態に係る積層セラミック電子部品を示す正面図である。 本発明の第４の実施の形態に係る積層セラミック電子部品を示す正面図である。 図３１に示した積層セラミック電子部品の側面図である。 従来の積層セラミック電子部品を示す断面図である。

１．積層セラミック電子部品
（第１の実施の形態）
本発明の第１の実施の形態に係る積層セラミック電子部品について説明する。図１は、本発明の第１の実施の形態に係る積層セラミック電子部品を示す外観斜視図である。図２は、図１に示した積層セラミック電子部品の正面図である。図３は、図１に示した積層セラミック電子部品の側面図である。図４は、図１に示した積層セラミック電子部品の平面図である。

図１ないし図４に示すように、積層セラミック電子部品１０Ａは、第１の積層セラミック電子部品本体１２と、第２の積層セラミック電子部品本体１４と、第１の金属端子１６と、第２の金属端子１８と、接続端子２０と、絶縁体２２とにより構成される。図１ないし図４において、符号Ｔは積層セラミック電子部品１０Ａの高さ方向を示し、符号Ｌは積層セラミック電子部品１０Ａの長さ方向を示し、符号Ｗは積層セラミック電子部品１０Ａの幅方向を示す。
積層セラミック電子部品１０Ａの長さ方向Ｌの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１ｍｍ以上１５ｍｍ以下とする。積層セラミック電子部品１０Ａの高さ方向Ｔの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、２ｍｍ以上１５ｍｍ以下とする。積層セラミック電子部品１０Ａの幅方向Ｗの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、１ｍｍ以上１５ｍｍ以下とすることができる。

第１の積層セラミック電子部品本体１２は、直方体状の第１の積層体２４と、第１の外部電極３４ａと、第２の外部電極３４ｂとにより構成される。第２の積層セラミック電子部品本体１４は、直方体状の第２の積層体４４と、第３の外部電極５４ａと、第４の外部電極５４ｂとにより構成される。

第２の外部電極３４ｂの端面および第４の外部電極５４ｂの端面は、積層セラミック電子部品１０Ａを実装する実装基板Ｓの実装面に向いている。従って、積層セラミック電子部品１０Ａは、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４が縦置き状態で、実装基板Ｓに実装されることになる。縦置き状態とは、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向ｘ（後述）が、積層セラミック電子部品１０Ａの高さ方向Ｔに対して平行な状態をいう。

積層セラミック電子部品１０Ａの高さ方向Ｔの下部において、第１の金属端子１６は、第２の外部電極３４ｂに接続されると共に、第２の金属端子１８は、第４の外部電極５４ｂに接続されている。積層セラミック電子部品１０Ａの高さ方向Ｔの上部において、接続端子２０は、第１の外部電極３４ａと第３の外部電極５４ａとに跨るように接続されている。

縦置き状態の第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間には、シート状の絶縁体２２が配置されている。絶縁体２２と第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とは、積層セラミック電子部品１０Ａの長さ方向Ｌに並置されている。

以下、積層セラミック電子部品１０Ａの構成要素について、より詳細に説明する。

（Ａ１）第１の積層セラミック電子部品本体
図５は、図１に示した積層セラミック電子部品本体の一例の外観斜視図である。図６は、図５のＶＩ−ＶＩ線における断面図である。図７は、図５のＶＩＩ−ＶＩＩ線における断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線における断面図である。

（ｉ）第１の積層体
図５ないし図８に示すように、第１の積層セラミック電子部品本体１２の第１の積層体２４は、積層された複数の誘電体層２６と積層された複数の内部電極２８とを含んでいる。さらに、第１の積層体２４は、積層方向ｘに相対する第１の主面２４ａおよび第２の主面２４ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面２４ｃおよび第２の側面２４ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面２４ｅおよび第２の端面２４ｆとを有する。

この第１の積層体２４には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面２４ａおよび第２の主面２４ｂ、並びに、第１の側面２４ｃおよび第２の側面２４ｄ、並びに、第１の端面２４ｅおよび第２の端面２４ｆの一部または全部に凹凸などが形成されていてもよい。

第１の積層体２４は、複数の誘電体層２６から構成される外層部２６ａと単数もしくは複数の誘電体層２６とそれらの上に配置される複数の内部電極２８から構成される内層部２６ｂとを含む。外層部２６ａは、第１の積層体２４の第１の主面２４ａ側および第２の主面２４ｂ側に位置し、第１の主面２４ａと最も第１の主面２４ａに近い内部電極２８との間に位置する複数の誘電体層２６、および第２の主面２４ｂと最も第２の主面２４ｂに近い内部電極２８との間に位置する複数の誘電体層２６の集合体である。そして、両外層部２６ａに挟まれた領域が内層部２６ｂである。言い換えれば、内層部２６ｂは内部電極２８を含み、外層部２６ａは内部電極２８を含まない。

第１の積層セラミック電子部品本体１２がコンデンサとして機能する場合には、誘電体層２６の材料として、たとえば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、またはＣａＺｒＯ₃などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する第１の積層セラミック電子部品本体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。

なお、第１の積層体２４に、圧電体セラミックを用いた場合、第１の積層セラミック電子部品本体１２は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。

また、第１の積層体２４に、半導体セラミックを用いた場合、第１の積層セラミック電子部品本体１２は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。

また、第１の積層体２４に、磁性体セラミックを用いた場合、第１の積層セラミック電子部品本体１２は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極２８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。

焼成後の誘電体層２６の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。

（ｉｉ）第１の内部電極および第２の内部電極
図６に示すように、第１の積層セラミック電子部品本体１２の第１の積層体２４は、複数の内部電極２８として、たとえば略矩形状の複数の第１の内部電極２８ａおよび複数の第２の内部電極２８ｂを有する。複数の第１の内部電極２８ａおよび複数の第２の内部電極２８ｂは、第１の積層体２４の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。

第１の内部電極２８ａの一端側には、第１の積層体２４の第１の端面２４ｅに引き出された第１の引出電極部３０ａを有する。第２の内部電極２８ｂの一端側には、第１の積層体２４の第２の端面２４ｆに引き出された第２の引出電極部３０ｂを有する。具体的には、第１の内部電極２８ａの一端側の第１の引出電極部３０ａは、第１の積層体２４の第１の端面２４ｅに露出している。また、第２の内部電極２８ｂの一端側の第２の引出電極部３０ｂは、第１の積層体２４の第２の端面２４ｆに露出している。

第１の積層体２４は、誘電体層２６の内層部２６ｂにおいて、第１の内部電極２８ａと第２の内部電極２８ｂとが誘電体層２６を介して対向する対向電極部３２ａを含む。第１の積層セラミック電子部品本体１２がコンデンサの場合、この対向電極部３２ａに静電容量が形成される。

また、第１の積層体２４は、対向電極部３２ａの幅方向ｙの一端と第１の側面２４ｃとの間および対向電極部３２ａの幅方向ｙの他端と第２の側面２４ｄとの間に形成される第１の積層体２４の側部（以下、「Ｗギャップ」という。）３２ｂを含む。さらに、第１の積層体２４は、第１の内部電極２８ａの第１の引出電極部３０ａとは反対側の端部と第２の端面２４ｆとの間および第２の内部電極２８ｂの第２の引出電極部３０ｂとは反対側の端部と第１の端面２４ｅとの間に形成される第１の積層体２４の端部（以下、「Ｌギャップ」という。）３２ｃを含む。

また、第１の積層体２４は、内部電極２８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。本実施の形態では、内部電極２８が絶縁体２２に対して平行になるように配置されている。

内部電極２８は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、またはＡｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ−Ｐｄ合金などの合金を含有している。内部電極２８は、さらに誘電体層２６に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。

内部電極２８の厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。

（ｉｉｉ）第１の外部電極および第２の外部電極
第１の積層体２４の第１の端面２４ｅ側には、第１の外部電極３４ａが配置され、第２の端面２４ｆ側には、第２の外部電極３４ｂが配置される。

第１の外部電極３４ａは、第１の積層体２４の第１の端面２４ｅの表面に配置され、第１の端面２４ｅから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極３４ａは、第１の内部電極２８ａの第１の引出電極３０ａと電気的に接続される。ただし、第１の外部電極３４ａは、第１の積層体２４の第１の端面２４ｅの表面にのみ配置されていてもよい。

第２の外部電極３４ｂは、第１の積層体２４の第２の端面２４ｆの表面に配置され、第２の端面２４ｆから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極３４ｂは、第２の内部電極２８ｂの第２の引出電極３０ｂと電気的に接続される。ただし、第２の外部電極３４ｂは、第１の積層体２４の第２の端面２４ｆの表面にのみ配置されていてもよい。

第１の積層セラミック電子部品本体１２がコンデンサの場合、第１の積層体２４内においては、各対向電極部３２ａで第１の内部電極２８ａと第２の内部電極２８ｂとが誘電体層２６を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極２８ａが接続された第１の外部電極３４ａと第２の内部電極２８ｂが接続された第２の外部電極３４ｂとの間に、静電容量を得ることができる。すなわち、第１の積層セラミック電子部品本体１２は、第１の積層体２４の内部に１つのコンデンサを有している。

第１の外部電極３４ａは、図６に示すように、第１の積層体２４側から順に、第１の下地電極層３８ａと第１の下地電極層３８ａの表面に配置された第１のめっき層４０ａとを有する。同様に、第２の外部電極３４ｂは、第１の積層体２４側から順に、第２の下地電極層３８ｂと第２の下地電極層３８ｂの表面に配置された第２のめっき層４０ｂとを有する。

第１の下地電極層３８ａは、第１の積層体２４の第１の端面２４ｅの表面に配置され、第１の端面２４ｅから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。ただし、第１の下地電極層３８ａは、第１の積層体２４の第１の端面２４ｅの表面にのみ配置されていてもよい。
また、第２の下地電極層３８ｂは、第１の積層体２４の第２の端面２４ｆの表面に配置され、第２の端面２４ｆから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。ただし、第２の下地電極層３８ｂは、第１の積層体２４の第２の端面２４ｆの表面にのみ配置されていてもよい。

第１の下地電極層３８ａおよび第２の下地電極層３８ｂ（以下、単に下地電極層ともいう）は、それぞれ、焼付け層や樹脂層や薄膜層などから選ばれる少なくとも１つを含むが、本実施の形態では、焼付け層で形成された第１の下地電極層３８ａおよび第２の下地電極層３８ｂについて説明する。

焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｂ、Ａｇ−Ｐｂ合金またはＡｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌまたはＬｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを第１の積層体２４に塗布して焼き付けたものであり、誘電体層２６および内部電極２８と同時に焼成したものでもよく、誘電体層２６および内部電極２８を焼成した後に焼き付けたものでもよい。焼付け層のうちの最も厚い部分の厚みは、１０μｍ以上５０μｍ以下であることが好ましい。

焼付け層の表面に、導電性粒子と熱硬化性樹脂とを含む樹脂層が形成されてもよい。なお、樹脂層は、焼付け層を形成しないで、第１の積層体２４上に直接形成してもよい。また、樹脂層は、複数層であってもよい。樹脂層のうちの最も厚い部分の厚みは、２０μｍ以上１５０μｍ以下であることが好ましい。

また、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。

第１のめっき層４０ａは、第１の下地電極層３８ａを覆うように、その表面に配置される。同様に、第２のめっき層４０ｂは、第２の下地電極層３８ｂを覆うように、その表面に配置される。

また、第１のめっき層４０ａおよび第２のめっき層４０ｂ（以下、単にめっき層ともいう）としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕ等から選ばれる少なくとも１種の金属または当該金属を含む合金が用いられる。

めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、下地電極層が積層セラミック電子部品１０を実装基板に実装する際のはんだによって侵食されることを防止できる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品１０を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。

めっき層一層あたりの厚みは、１μｍ以上２０μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。さらに、めっき層は、単位体積あたりの金属割合が９９体積％以上であることが好ましい。

次に、第１の下地電極層３８ａおよび第２の下地電極層３８ｂがめっき電極からなる場合について説明する。第１の下地電極層３８ａは、内部電極２８と直接接続されるめっき層から構成され、第１の積層体２４の第１の端面２４ｅの表面に直接に配置され、第１の端面２４ｅから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。
また、第２の下地電極層３８ｂは、内部電極２８と直接接続されるめっき層から構成され、第１の積層体２４の第２の端面２４ｆの表面に直接に配置され、第２の端面２４ｆから延伸して第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃおよび第２の側面２４ｄのそれぞれの一部分を覆うように形成される。
ただし、第１の下地電極層３８ａおよび第２の下地電極層３８ｂがめっき層から構成されるためには、前処理として第１の積層体２４上に触媒が設けられる。

めっき層からなる第１の下地電極層３８ａは、前記第１のめっき層４０ａにて覆うことが好ましい。同様に、めっき層からなる第２の下地電極層３８ｂは、前記第２のめっき層４０ｂにて覆うことが好ましい。

第１の下地電極層３８ａ、第２の下地電極層３８ｂ、第１のめっき層４０ａおよび第２のめっき層４０ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎ等から選ばれる少なくとも１種の金属または当該金属を含む合金のめっきを含むことが好ましい。

第１のめっき層４０ａおよび第２のめっき層４０ｂは必要に応じて形成されるものであり、第１の外部電極３４ａは第１の下地電極層３８ａのみから構成され、第２の外部電極３４ｂは第２の下地電極層３８ｂのみから構成されたものであってもよい。また、第１のめっき層４０ａおよび第２のめっき層４０ｂを、第１の外部電極３４ａおよび第２の外部電極３４ｂの最外層として設けてもよく、第１のめっき層４０ａまたは第２のめっき層４０ｂ上に他のめっき層を設けてもよい。

めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。さらに、めっき層は、単位体積あたりの金属割合が９９体積％以上であることが好ましい。

（Ａ２）別の第１の積層セラミック電子部品本体
また、図１に示した第１の積層セラミック電子部品本体１２の別の一例として、図９に示した第１の積層セラミック電子部品本体１１２がある。第１の積層セラミック電子部品本体１１２は、内部電極を除いて、前述の第１の積層セラミック電子部品本体１２の構造と同様のものである。従って、第１の積層セラミック電子部品本体１２と同一の部分には同一の符号を付してその説明は省略する。

図９は、積層セラミック電子部品本体の外観斜視図である。図１０は、図９のＸ−Ｘ線における断面図である。図１１は、図９のＸＩ−ＸＩ線における断面図である。図１２は、図１０のＸＩＩ−ＸＩＩ線における断面図である。図１３は、図１０のＸＩＩＩ−ＸＩＩＩ線における断面図である。

第１の積層セラミック電子部品本体１１２は、第１の積層体２４の内部に、２つのコンデンサが直列に接続された構成を有する。
図１０に示すように、第１の積層セラミック電子部品本体１１２の第１の積層体２４は、複数の内部電極１２８として、第１の外部電極３４ａに接続された第５の内部電極１２８ａと、第５の内部電極１２８ａと同一の誘電体層２６の上に位置し、第５の内部電極１２８ａとは所定の間隔１３２ｄを隔て、第２の外部電極３４ｂに接続された第６の内部電極１２８ｂと、第５の内部電極１２８ａおよび第６の内部電極１２８ｂが位置する誘電体層２６とは異なる誘電体層２６の上に位置した第７の内部電極１２８ｃと、を有している。第５の内部電極１２８ａおよび第６の内部電極１２８ｂと、第７の内部電極１２８ｃとは、第１の積層体２４の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。

第５の内部電極１２８ａの一端側には、第１の積層体２４の第１の端面２４ｅに引き出された第５の引出電極部１３０ａを有する。第６の内部電極１２８ｂの一端側には、第１の積層体２４の第２の端面２４ｆに引き出された第６の引出電極部１３０ｂを有する。具体的には、第５の内部電極１２８ａの一端側の第５の引出電極部１３０ａは、第１の積層体２４の第１の端面２４ｅに露出して、第１の外部電極３４ａに接続している。また、第６の内部電極１２８ｂの一端側の第６の引出電極部１３０ｂは、第１の積層体２４の第２の端面２４ｆに露出して、第２の外部電極３４ｂに接続している。

一方、第７の内部電極１２８ｃは、引出電極部を有さず、第１の積層体２４の表面には露出していない。従って、第７の内部電極１２８ｃは、第１の外部電極３４ａおよび第２の外部電極３４ｂに接続していない。

第７の内部電極１２８ｃは、第５の内部電極１２８ａの一部および第６の内部電極１２８ｂの一部と対向するように配置されている。すなわち、第１の積層体２４は、第５の内部電極１２８ａの一部と第７の内部電極１２８ｃとが誘電体層２６を介して対向する部分、および、第６の内部電極１２８ｂの一部と第７の内部電極１２８ｃとが誘電体層２６を介して対向する部分に、対向電極部１３２ａを形成する。第１の積層セラミック電子部品本体１１２がコンデンサの場合、これら２つの対向電極部１３２ａにそれぞれ静電容量が形成される。

また、第１の積層体２４は、対向電極部１３２ａの幅方向ｙの一端と第１の側面２４ｃとの間および対向電極部１３２ａの幅方向ｙの他端と第２の側面２４ｄとの間に形成されるＷギャップ１３２ｂを含む。さらに、第１の積層体２４は、第７の内部電極１２８ｃの一方の端部と第１の端面２４ｅとの間および第７の内部電極１２８ｃの他方の端部と第２の端面２４ｆとの間に形成されるＬギャップ１３２ｃを含む。

また、第１の積層体２４は、内部電極１２８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第１の積層セラミック電子部品本体１１２がコンデンサの場合、第１の積層体２４内においては、各対向電極部１３２ａで第５の内部電極１２８ａと第７の内部電極１２８ｃとが誘電体層２６を介して対向し、第６の内部電極１２８ｂと第７の内部電極１２８ｃとが誘電体層２６を介して対向することにより、静電容量が形成されている。これにより、第１の積層セラミック電子部品本体１１２は、第１の外部電極３４ａと第２の外部電極３４ｂとの間に、２つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ａ３）更に別の第１の積層セラミック電子部品本体
また、図１に示した第１の積層セラミック電子部品本体１２の更に別の一例として、図１４に示した第１の積層セラミック電子部品本体２１２がある。第１の積層セラミック電子部品本体２１２は、内部電極を除いて、前述の第１の積層セラミック電子部品本体１２の構造と同様のものである。従って、第１の積層セラミック電子部品本体１２と同一の部分には同一の符号を付してその説明は省略する。

図１４は、積層セラミック電子部品本体を示す外観斜視図である。図１５は、図１４のＸＶ−ＸＶ線における断面図である。図１６は、図１４のＸＶＩ−ＸＶＩ線における断面図である。図１７は、図１５のＸＶＩＩ−ＸＶＩＩ線における断面図である。図１８は、図１５のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。

第１の積層セラミック電子部品本体２１２は、第１の積層体２４の内部に、３つ以上かつ奇数個のコンデンサが直列に接続された構成を有する。

図１５に示すように、第１の積層セラミック電子部品本体２１２の第１の積層体２４は、複数の内部電極２２８として、第１の外部電極３４ａに接続された第１１の内部電極２２８ａと、第１１の内部電極２２８ａが位置する誘電体層２６とは異なる誘電体層２６上に位置し、第２の外部電極３４ｂに接続された第１２の内部電極２２８ｂと、第１１の内部電極２２８ａと同一の誘電体層２６の上に位置し、第１１の内部電極２２８ａとは所定の間隔２３２ｄを隔てている１つ以上の第１３の内部電極２２８ｃと、第１２の内部電極２２８ｂと同一の誘電体層２６の上に位置し、第１２の内部電極２２８ｂとは所定の間隔２３２ｄを隔てている１つ以上の第１４の内部電極２２８ｄと、を有している。

第１３の内部電極２２８ｃが、２つ以上の場合、各第１３の内部電極２２８ｃは、第１の外部電極３４ａと第２の外部電極３４ｂとを結ぶ方向に、隣設する第１３の内部電極２２８ｃと所定の間隔２３２ｄを隔てて同一の誘電体層２６の上に並べて配置される。
同様に、第１４の内部電極２２８ｄが、２つ以上の場合、各第１４の内部電極２２８ｄは、第１の外部電極３４ａと第２の外部電極３４ｂとを結ぶ方向に、隣設する第１４の内部電極２２８ｄと所定の間隔２３２ｄを隔てて同一の誘電体層２６の上に並べて配置される。

そして、第１３の内部電極２２８ｃは、第１２の内部電極２２８ｂの一部、第１４の内部電極２２８ｄの一部および別の第１４の内部電極２２８ｄの一部のうちのいずれか２つと対向し、第１４の内部電極２２８ｄは、第１１の内部電極２２８ａの一部、第１３の内部電極２２８ｃの一部および別の第１３の内部電極２２８ｃの一部のうちのいずれか２つと対向している。

以下、第１の積層セラミック電子部品本体２１２が、第１の積層体２４の内部に、３つのコンデンサが直列に接続された構成を有する場合を例にして説明する。

第１１の内部電極２２８ａの一端側には、第１の積層体２４の第１の端面２４ｅに引き出された第１１の引出電極部２３０ａを有する。第１２の内部電極２２８ｂの一端側には、第１の積層体２４の第２の端面２４ｆに引き出された第１２の引出電極部２３０ｂを有する。具体的には、第１１の内部電極２２８ａの一端側の第１１の引出電極部２３０ａは、第１の積層体２４の第１の端面２４ｅに露出して、第１の外部電極３４ａに接続している。また、第１２の内部電極２２８ｂの一端側の第１２の引出電極部２３０ｂは、第１の積層体２４の第２の端面２４ｆに露出して、第２の外部電極３４ｂに接続している。

一方、第１３の内部電極２２８ｃおよび第１４の内部電極２２８ｄは、引出電極部を有さず、第１の積層体２４の表面には露出していない。従って、第１３の内部電極２２８ｃおよび第１４の内部電極２２８ｄは、第１の外部電極３４ａおよび第２の外部電極３４ｂに接続していない。

第１３の内部電極２２８ｃは、第１２の内部電極２２８ｂの一部および第１４の内部電極２２８ｄの一部と対向するように配置されている。第１４の内部電極２２８ｄは、第１１の内部電極２２８ａの一部および第１３の内部電極２２８ｃの一部と対向するように配置されている。すなわち、第１の積層体２４は、第１１の内部電極２２８ａの一部と第１４の内部電極２２８ｄとが誘電体層２６を介して対向する部分、および、第１３の内部電極２２８ｃの一部と第１４の内部電極２２８ｄの一部とが誘電体層２６を介して対向する部分、および、第１２の内部電極２２８ｂの一部と第１３の内部電極２２８ｃとが誘電体層２６を介して対向する部分に、対向電極部２３２ａを含む。第１の積層セラミック電子部品本体２１２がコンデンサの場合、これら３つの対向電極部２３２ａにそれぞれ静電容量が形成される。

また、第１の積層体２４は、対向電極部２３２ａの幅方向ｙの一端と第１の側面２４ｃとの間および対向電極部２３２ａの幅方向ｙの他端と第２の側面２４ｄとの間に形成されるＷギャップ２３２ｂを含む。さらに、第１の積層体２４は、第１１の内部電極２２８ａの先端部と第１３の内部電極２２８ｃの一方の端部との間、および、第１２の内部電極２２８ｂの先端部と第１４の内部電極２２８ｄの一方の端部との間に形成される間隔２３２ｄを含む。さらに、第１の積層体２４は、第１３の内部電極２２８ｃの他方の端部と第２の端面２４ｆとの間および第１４の内部電極２２８ｄの他方の端部と第１の端面２４ｅとの間に形成されるＬギャップ２３２ｃを含む。

また、第１の積層体２４は、内部電極２２８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第１の積層セラミック電子部品本体２１２がコンデンサの場合、第１の積層体２４内においては、各対向電極部２３２ａで第１１の内部電極２２８ａと第１４の内部電極２２８ｄとが誘電体層２６を介して対向し、第１３の内部電極２２８ｃと第１４の内部電極２２８ｄとが誘電体層２６を介して対向し、第１２の内部電極２２８ｂと第１３の内部電極２２８ｃとが誘電体層２６を介して対向することにより、静電容量が形成されている。これにより、第１の積層セラミック電子部品本体２１２は、第１の外部電極３４ａと第２の外部電極３４ｂとの間に、３つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ａ４）更に別の第１の積層セラミック電子部品本体
また、図１に示した第１の積層セラミック電子部品本体１２の更に別の一例として、図１９に示した第１の積層セラミック電子部品本体３１２がある。第１の積層セラミック電子部品本体３１２は、内部電極を除いて、前述の第１の積層セラミック電子部品本体１２の構造と同様のものである。従って、第１の積層セラミック電子部品本体１２と同一の部分には同一の符号を付してその説明は省略する。

図１９は、積層セラミック電子部品本体の外観斜視図である。図２０は、図１９のＸＸ−ＸＸ線における断面図である。図２１は、図１９のＸＸＩ−ＸＸＩ線における断面図である。図２２は、図２０のＸＸＩＩ−ＸＸＩＩ線における断面図である。図２３は、図２０のＸＸＩＩＩ−ＸＸＩＩＩ線における断面図である。

第１の積層セラミック電子部品本体３１２は、第１の積層体２４の内部に、４つ以上かつ偶数個のコンデンサが直列に接続された構成を有する。

図２０に示すように、第１の積層セラミック電子部品本体３１２の第１の積層体２４は、複数の内部電極３２８として、第１の外部電極３４ａに接続された第１９の内部電極３２８ａと、第１９の内部電極３２８ａと同一の誘電体層２６の上に位置し、第２の外部電極３４ｂに接続された第２０の内部電極３２８ｂと、第１９の内部電極３２８ａおよび第２０の内部電極３２８ｂと同一の誘電体層２６の上に位置し、第１９の内部電極３２８ａと第２０の内部電極３２８ｂとの間に所定の間隔３３２ｄを隔てている１つ以上の第２１の内部電極３２８ｃと、第１９の内部電極３２８ａおよび第２０の内部電極３２８ｂが位置する誘電体層２６とは異なる誘電体層２６の上に位置した２つ以上の第２２の内部電極３２８ｄと、を有している。

第２１の内部電極３２８ｃが、２つ以上の場合、各第２１の内部電極３２８ｃは、第１の外部電極３４ａと第２の外部電極３４ｂとを結ぶ方向に、隣設する第２１の内部電極３２８ｃと所定の間隔３３２ｄを隔てて同一の誘電体層２６の上に並べて配置される。
２つ以上の第２２の内部電極３２８ｄは、第１の外部電極３４ａと第２の外部電極３４ｂとを結ぶ方向に、隣設する第２２の内部電極３２８ｄと所定の間隔３３２ｄを隔てて同一の誘電体層２６の上に並べて配置される。

そして、第２１の内部電極３２８ｃは、第２２の内部電極３２８ｄの一部および別の第２２の内部電極３２８ｄの一部と対向している。第２２の内部電極３２８ｄは、第１９の内部電極３２８ａの一部、第２０の内部電極３２８ｂの一部、第２１の内部電極３２８ｃの一部および別の第２１の内部電極３２８ｃの一部のうちのいずれか２つと対向している。

以下、第１の積層セラミック電子部品本体３１２が、第１の積層体２４の内部に、４つのコンデンサが直列に接続された構成を有する場合を例にして説明する。

第１９の内部電極３２８ａの一端側には、第１の積層体２４の第１の端面２４ｅに引き出された第１９の引出電極部３３０ａを有する。第２０の内部電極３２８ｂの一端側には、第１の積層体２４の第２の端面２４ｆに引き出された第２０の引出電極部３３０ｂを有する。具体的には、第１９の内部電極３２８ａの一端側の第１９の引出電極部３３０ａは、第１の積層体２４の第１の端面２４ｅに露出して、第１の外部電極３４ａに接続している。また、第２０の内部電極３２８ｂの一端側の第２０の引出電極部３３０ｂは、第１の積層体２４の第２の端面２４ｆに露出して、第２の外部電極３４ｂに接続している。

一方、第２１の内部電極３２８ｃおよび第２２の内部電極３２８ｄは、引出電極部を有さず、第１の積層体２４の表面には露出していない。従って、第２１の内部電極３２８ｃおよび第２２の内部電極３２８ｄは、第１の外部電極３４ａおよび第２の外部電極３４ｂに接続していない。

第１の端面２４ｅに近い第２２の内部電極３２８ｄは、第１９の内部電極３２８ａの一部および第２１の内部電極３２８ｃの一部と対向している。第２の端面２４ｆに近い第２２の内部電極３２８ｄは、第２０の内部電極３２８ｂの一部および第２１の内部電極３２８ｃの一部と対向している。第２１の内部電極３２８ｃは、第２２の内部電極３２８ｄの一部および別の第２２の内部電極３２８ｄの一部と対向している。すなわち、第１の積層体２４は、第１９の内部電極３２８ａの一部と第２２の内部電極３２８ｄの一部とが誘電体層２６を介して対向する部分および第２２の内部電極３２８ｄの一部と第２１の内部電極３２８ｃの一部とが誘電体層２６を介して対向する部分および別の第２２の内部電極３２８ｄの一部と第２１の内部電極３２８ｃの一部とが誘電体層２６を介して対向する部分および第２０の内部電極３２８ｂの一部と前記別の第２２の内部電極３２８ｄの一部とが誘電体層２６を介して対向する部分に対向電極部３３２ａを含む。第１の積層セラミック電子部品本体３１２がコンデンサの場合、これら４つの対向電極部３３２ａにそれぞれ静電容量が形成される。

また、第１の積層体２４は、対向電極部３３２ａの幅方向ｙの一端と第１の側面２４ｃとの間および対向電極部３３２ａの幅方向ｙの他端と第２の側面２４ｄとの間に形成されるＷギャップ３３２ｂを含む。さらに、第１の積層体２４は、第１９の内部電極３２８ａの先端部と第２１の内部電極３２８ｃの一方の端部との間、および、第２０の内部電極３２８ｂの先端部と第２１の内部電極３２８ｃの他方の端部との間、および、第２２の内部電極３２８ｄの一方の端部と別の第２２の内部電極３２８ｄの一方の端部との間に形成される間隔３３２ｄを含む。さらに、第１の積層体２４は、第２２の内部電極３２８ｄの他方の端部と第１の端面２４ｅとの間および前記別の第２２の内部電極３２８ｄの他方の端部と第２の端面２４ｆとの間に形成されるＬギャップ３３２ｃを含む。

また、第１の積層体２４は、内部電極３２８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第１の積層セラミック電子部品本体３１２がコンデンサの場合、第１の積層体２４内においては、各対向電極部３３２ａで第１９の内部電極３２８ａと第２２の内部電極３２８ｄとが誘電体層２６を介して対向し、第２２の内部電極３２８ｄと第２１の内部電極３２８ｃとが誘電体層２６を介して対向し、第２０の内部電極３２８ｂと別の第２２の内部電極３２８ｄとが誘電体層２６を介して対向し、前記別の第２２の内部電極３２８ｄと第２０の内部電極３２８ｂとが誘電体層２６を介して対向することにより、静電容量が形成されている。これにより、第１の積層セラミック電子部品本体３１２は、第１の外部電極３４ａと第２の外部電極３４ｂとの間に、４つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ｂ１）第２の積層セラミック電子部品本体
第２の積層セラミック電子部品本体１４は、第１の積層セラミック電子部品本体１２と同様の構成を有しており、第１の積層セラミック電子部品本体１２の部分と同一の部分には同じ符号を付して詳細な説明は省略する。
（ｉ）第２の積層体
図５ないし図８に示すように、第２の積層体４４は、積層された複数の誘電体層４６と積層された複数の内部電極４８とを含んでいる。さらに、第２の積層体４４は、積層方向ｘに相対する第３の主面４４ａおよび第４の主面４４ｂと、積層方向ｘに直交する幅方向ｙに相対する第３の側面４４ｃおよび第４の側面４４ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第３の端面４４ｅおよび第４の端面４４ｆとを有する。

第２の積層体４４は、複数の誘電体層２６から構成される外層部４６ａと単数もしくは複数の誘電体層２６とそれらの上に配置される複数の内部電極２８から構成される内層部４６ｂとを含む。外層部２６ａは、第２の積層体４４の第３の主面４４ａ側および第４の主面４４ｂ側に位置し、第３の主面４４ａと最も第３の主面４４ａに近い内部電極４８との間に位置する複数の誘電体層４６、および第４の主面４４ｂと最も第４の主面４４ｂに近い内部電極４８との間に位置する複数の誘電体層４６の集合体である。そして、両外層部４６ａに挟まれた領域が内層部４６ｂである。言い換えれば、内層部４６ｂは内部電極４８を含み、外層部４６ａは内部電極４８を含まない。

（ｉｉ）第３の内部電極および第４の内部電極
図６に示すように、第２の積層体４４は、複数の内部電極４８として、たとえば略矩形状の複数の第３の内部電極４８ａおよび複数の第４の内部電極４８ｂを有する。複数の第３の内部電極４８ａおよび複数の第４の内部電極４８ｂは、第２の積層体４４の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。

第３の内部電極４８ａの一端側には、第２の積層体４４の第３の端面４４ｅに引き出された第３の引出電極部５０ａを有する。第４の内部電極４８ｂの一端側には、第２の積層体４４の第４の端面４４ｆに引き出された第４の引出電極部５０ｂを有する。具体的には、第３の内部電極４８ａの一端側の第３の引出電極部５０ａは、第２の積層体４４の第３の端面４４ｅに露出している。また、第４の内部電極４８ｂの一端側の第４の引出電極部５０ｂは、第２の積層体４４の第４の端面４４ｆに露出している。

第２の積層体４４は、誘電体層４６の内層部４６ｂにおいて、第３の内部電極４８ａと第４の内部電極４８ｂとが誘電体層４６を介して対向する対向電極部５２ａを含む。第２の積層セラミック電子部品本体１４がコンデンサの場合、この対向電極部５２ａに静電容量が形成される。

また、第２の積層体４４は、対向電極部５２ａの幅方向ｙの一端と第３の側面４４ｃとの間および対向電極部５２ａの幅方向ｙの他端と第４の側面４４ｄとの間に形成される第２の積層体４４の側部（以下、「Ｗギャップ」という。）５２ｂを含む。さらに、第２の積層体４４は、第３の内部電極４８ａの第３の引出電極部５０ａとは反対側の端部と第４の端面４４ｆとの間および第４の内部電極４８ｂの第４の引出電極部５０ｂとは反対側の端部と第３の端面４４ｅとの間に形成される第２の積層体４４の端部（以下、「Ｌギャップ」という。）５２ｃを含む。

また、第２の積層体４４は、内部電極４８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。本実施の形態では、内部電極４８が絶縁体２２に対して平行になるように配置されていている。

（ｉｉｉ）第３の外部電極および第４の外部電極
第２の積層体４４の第３の端面４４ｅ側には、第３の外部電極５４ａが配置され、第４の端面４４ｆ側には、第４の外部電極５４ｂが配置される。

第３の外部電極５４ａは、第２の積層体４４の第３の端面４４ｅの表面に配置され、第３の端面４４ｅから延伸して第３の主面４４ａ、第４の主面４４ｂ、第３の側面４４ｃおよび第４の側面４４ｄのそれぞれの一部分を覆うように形成される。この場合、第３の外部電極５４ａは、第３の内部電極４８ａの第３の引出電極５０ａと電気的に接続される。ただし、第３の外部電極５４ａは、第２の積層体４４の第３の端面４４ｅの表面にのみ配置されていてもよい。

第４の外部電極５４ｂは、第２の積層体４４の第４の端面４４ｆの表面に配置され、第４の端面４４ｆから延伸して第３の主面４４ａ、第４の主面４４ｂ、第３の側面４４ｃおよび第４の側面４４ｄのそれぞれの一部分を覆うように形成される。この場合、第４の外部電極５４ｂは、第４の内部電極４８ｂの第４の引出電極５０ｂと電気的に接続される。ただし、第４の外部電極５４ｂは、第２の積層体４４の第４の端面４４ｆの表面にのみ配置されていてもよい。

第２の積層セラミック電子部品本体１４がコンデンサの場合、第２の積層体４４内においては、各対向電極部５２ａで第３の内部電極４８ａと第４の内部電極４８ｂとが誘電体層４６を介して対向することにより、静電容量が形成されている。そのため、第３の内部電極４８ａが接続された第３の外部電極５４ａと第４の内部電極４８ｂが接続された第４の外部電極５４ｂとの間に、静電容量を得ることができる。すなわち、第２の積層セラミック電子部品本体１４は、第２の積層体４４の内部に１つのコンデンサを有している。

第３の外部電極５４ａは、図６に示すように、第２の積層体４４側から順に、第３の下地電極層５８ａと第３の下地電極層５８ａの表面に配置された第３のめっき層６０ａとを有する。同様に、第４の外部電極５４ｂは、第２の積層体４４側から順に、第４の下地電極層５８ｂと第４の下地電極層５８ｂの表面に配置された第４のめっき層６０ｂとを有する。

第３の下地電極層５８ａは、第２の積層体４４の第３の端面４４ｅの表面に配置され、第３の端面４４ｅから延伸して第３の主面４４ａ、第４の主面４４ｂ、第３の側面４４ｃおよび第４の側面４４ｄのそれぞれの一部分を覆うように形成される。ただし、第３の下地電極層５８ａは、第２の積層体４４の第３の端面４４ｅの表面にのみ配置されていてもよい。
また、第４の下地電極層５８ｂは、第２の積層体４４の第４の端面４４ｆの表面に配置され、第４の端面４４ｆから延伸して第３の主面４４ａ、第４の主面４４ｂ、第３の側面４４ｃおよび第４の側面４４ｄのそれぞれの一部分を覆うように形成される。ただし、第４の下地電極層５８ｂは、第２の積層体４４の第４の端面４４ｆの表面にのみ配置されていてもよい。

第３の下地電極層５８ａおよび第４の下地電極層５８ｂ（以下、単に下地電極層ともいう）は、それぞれ、焼付け層や樹脂層や薄膜層などから選ばれる少なくとも１つを含むが、本実施の形態では、焼付け層で形成された。

第３のめっき層６０ａは、第３の下地電極層５８ａを覆うように、その表面に配置される。同様に、第４のめっき層６０ｂは、第４の下地電極層５８ｂを覆うように、その表面に配置される。

（Ｂ２）別の第２の積層セラミック電子部品本体
また、図１に示した第２の積層セラミック電子部品本体１４の別の一例として、図９ないし図１３に示した第２の積層セラミック電子部品本体１１４がある。第２の積層セラミック電子部品本体１１４は、内部電極を除いて、前述の第２の積層セラミック電子部品本体１４の構造と同様のものである。従って、第２の積層セラミック電子部品本体１４と同一の部分には同一の符号を付してその説明は省略する。

第２の積層セラミック電子部品本体１１４は、第２の積層体４４の内部に、２つのコンデンサが直列に接続された構成を有する。

図１０に示すように、第２の積層セラミック電子部品本体１１４の第２の積層体４４は、複数の内部電極１４８として、第３の外部電極５４ａに接続された第８の内部電極１４８ａと、第８の内部電極１４８ａと同一の誘電体層４６の上に位置し、第８の内部電極１４８ａとは所定の間隔１５２ｄを隔て、第４の外部電極５４ｂに接続された第９の内部電極１４８ｂと、第８の内部電極１４８ａおよび第９の内部電極１４８ｂが位置する誘電体層４６とは異なる誘電体層４６の上に位置した第１０の内部電極１４８ｃと、を有している。第８の内部電極１４８ａおよび第９の内部電極１４８ｂと、第１０の内部電極１４８ｃとは、第２の積層体４４の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。

第８の内部電極１４８ａの一端側には、第２の積層体４４の第３の端面４４ｅに引き出された第８の引出電極部１５０ａを有する。第９の内部電極１４８ｂの一端側には、第２の積層体４４の第４の端面４４ｆに引き出された第９の引出電極部１５０ｂを有する。具体的には、第８の内部電極１４８ａの一端側の第８の引出電極部１５０ａは、第１の積層体２４の第１の端面２４ｅに露出して、第３の外部電極５４ａに接続している。また、第９の内部電極１４８ｂの一端側の第９の引出電極部１５０ｂは、第２の積層体４４の第４の端面４４ｆに露出して、第４の外部電極５４ｂに接続している。

一方、第１０の内部電極１４８ｃは、引出電極部を有さず、第２の積層体４４の表面には露出していない。従って、第１０の内部電極１４８ｃは、第３の外部電極５４ａおよび第４の外部電極５４ｂに接続していない。

第１０の内部電極１４８ｃは、第８の内部電極１４８ａの一部および第９の内部電極１４８ｂの一部と対向するように配置されている。すなわち、第２の積層体４４は、第８の内部電極１４８ａの一部と第１０の内部電極１４８ｃとが誘電体層４６を介して対向する部分、および、第９の内部電極１４８ｂの一部と第１０の内部電極１４８ｃとが誘電体層４６を介して対向する部分に、対向電極部１５２ａを形成する。第２の積層セラミック電子部品本体１１４がコンデンサの場合、これら２つの対向電極部１５２ａにそれぞれ静電容量が形成される。

また、第２の積層体４４は、対向電極部１５２ａの幅方向ｙの一端と第３の側面４４ｃとの間および対向電極部１５２ａの幅方向ｙの他端と第２の側面２４ｄとの間に形成されるＷギャップ１５２ｂを含む。さらに、第２の積層体４４は、第１０の内部電極１４８ｃの一方の端部と第３の端面４４ｅとの間および第１０の内部電極１４８ｃの他方の端部と第４の端面４４ｆとの間に形成されるＬギャップ１５２ｃを含む。

また、第２の積層体４４は、内部電極１４８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第２の積層セラミック電子部品本体１１４がコンデンサの場合、第２の積層体４４内においては、各対向電極部１５２ａで第８の内部電極１４８ａと第１０の内部電極１４８ｃとが誘電体層４６を介して対向し、第９の内部電極１４８ｂと第１０の内部電極１４８ｃとが誘電体層４６を介して対向することにより、静電容量が形成されている。これにより、第２の積層セラミック電子部品本体１１４は、第３の外部電極５４ａと第４の外部電極５４ｂとの間に、２つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ｂ３）更に別の第２の積層セラミック電子部品本体
また、図１に示した第２の積層セラミック電子部品本体１４の更に別の一例として、図１４ないし図１８に示した第２の積層セラミック電子部品本体２１４がある。第２の積層セラミック電子部品本体２１４は、内部電極を除いて、前述の第２の積層セラミック電子部品本体１４の構造と同様のものである。従って、第２の積層セラミック電子部品本体１４と同一の部分には同一の符号を付してその説明は省略する。

第２の積層セラミック電子部品本体２１４は、第２の積層体４４の内部に、３つ以上かつ奇数個のコンデンサが直列に接続された構成を有する。

図１５に示すように、第２の積層セラミック電子部品本体２１４の第２の積層体４４は、複数の内部電極２４８として、第３の外部電極５４ａに接続された第１５の内部電極２４８ａと、第１５の内部電極２４８ａが位置する誘電体層４６とは異なる誘電体層４６の上に位置した第４の外部電極５４ｂに接続された第１６の内部電極２４８ｂと、第１５の内部電極２４８ａと同一の誘電体層４６の上に位置し、第１５の内部電極２４８ａとは所定の間隔２５２ｄを隔てている１つ以上の第１７の内部電極２４８ｃと、第１６の内部電極２４８ｂと同一の誘電体層４６の上に位置し、第１６の内部電極２４８ｂとは所定の間隔２５２ｄを隔てている１つ以上の第１８の内部電極２４８ｄと、を有している。

第１７の内部電極２４８ｃが、２つ以上の場合、各第１７の内部電極２４８ｃは、第３の外部電極５４ａと第４の外部電極５４ｂとを結ぶ方向に、隣設する第１７の内部電極２４８ｃと所定の間隔２５２ｄを隔てて同一の誘電体層２６の上に並べて配置される。
同様に、第１８の内部電極２４８ｄが、２つ以上の場合、各第１８の内部電極２４８ｄは、第３の外部電極５４ａと第４の外部電極５４ｂとを結ぶ方向に、隣設する第１８の内部電極２４８ｄと所定の間隔２５２ｄを隔てて同一の誘電体層２６の上に並べて配置される。

そして、第１７の内部電極２４８ｃは、第１６の内部電極２４８ｂの一部、第１８の内部電極２４８ｄの一部および別の第１８の内部電極２４８ｄの一部のうちのいずれか２つと対向し、第１８の内部電極２４８ｄは、第１５の内部電極２４８ａの一部、第１７の内部電極２４８ｃの一部および別の第１７の内部電極２４８ｃの一部のうちのいずれか２つと対向している。

以下、第２の積層セラミック電子部品本体２１４が、第２の積層体４４の内部に、３つのコンデンサが直列に接続された構成を有する場合を例にして説明する。

第１５の内部電極２４８ａの一端側には、第２の積層体４４の第３の端面４４ｅに引き出された第１５の引出電極部２５０ａを有する。第１６の内部電極２４８ｂの一端側には、第２の積層体４４の第４の端面４４ｆに引き出された第１６の引出電極部２５０ｂを有する。具体的には、第１５の内部電極２４８ａの一端側の第１５の引出電極部２５０ａは、第２の積層体４４の第３の端面４４ｅに露出して、第３の外部電極５４ａに接続している。また、第１６の内部電極２４８ｂの一端側の第１６の引出電極部２５０ｂは、第２の積層体４４の第４の端面４４ｆに露出して、第４の外部電極５４ｂに接続している。

一方、第１７の内部電極２４８ｃおよび第１８の内部電極２４８ｄは、引出電極部を有さず、第２の積層体４４の表面には露出していない。従って、第１７の内部電極２４８ｃおよび第１８の内部電極２４８ｄは、第３の外部電極５４ａおよび第４の外部電極５４ｂに接続していない。

第１７の内部電極２４８ｃは、第１６の内部電極２４８ｂの一部および第１８の内部電極２４８ｄの一部と対向するように配置されている。第１８の内部電極２４８ｄは、第１５の内部電極２４８ａの一部および第１７の内部電極２４８ｃの一部と対向するように配置されている。すなわち、第２の積層体４４は、第１５の内部電極２４８ａの一部と第１８の内部電極２４８ｄとが誘電体層４６を介して対向する部分および第１７の内部電極２４８ｃの一部と第１８の内部電極２４８ｄの一部とが誘電体層４６を介して対向する部分および第１６の内部電極２４８ｂの一部と第１７の内部電極２４８ｃとが誘電体層４６を介して対向する部分に対向電極部２５２ａを含む。第２の積層セラミック電子部品本体２１４がコンデンサの場合、これら３つの対向電極部２５２ａにそれぞれ静電容量が形成される。

また、第２の積層体４４は、対向電極部２５２ａの幅方向ｙの一端と第３の側面４４ｃとの間および対向電極部２５２ａの幅方向ｙの他端と第４の側面４４ｄとの間に形成されるＷギャップ２５２ｂを含む。さらに、第２の積層体４４は、第１５の内部電極２４８ａの先端部と第１７の内部電極２４８ｃの一方の端部との間、および、第１６の内部電極２４８ｂの先端部と第１８の内部電極２４８ｄの一方の端部との間に形成される間隔２５２ｄを含む。さらに、第２の積層体４４は、第１７の内部電極２４８ｃの他方の端部と第４の端面４４ｆとの間、および、第１８の内部電極２４８ｄの他方の端部と第３の端面４４ｅとの間に形成されるＬギャップ２５２ｃを含む。

また、第２の積層体４４は、内部電極２４８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第２の積層セラミック電子部品本体２１４がコンデンサの場合、第２の積層体４４内においては、各対向電極部２５２ａで第１５の内部電極２４８ａと第１８の内部電極２４８ｄとが誘電体層４６を介して対向し、第１７の内部電極２４８ｃと第１８の内部電極２４８ｄとが誘電体層４６を介して対向し、第１６の内部電極２４８ｂと第１７の内部電極２４８ｃとが誘電体層４６を介して対向することにより、静電容量が形成されている。これにより、第２の積層セラミック電子部品本体２１４は、第３の外部電極５４ａと第４の外部電極５４ｂとの間に、３つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ａ４）更に別の第２の積層セラミック電子部品本体
また、図１に示した第２の積層セラミック電子部品本体１４の更に別の一例として、図１９ないし図２３に示した第２の積層セラミック電子部品本体３１４がある。第２の積層セラミック電子部品本体３１４は、内部電極を除いて、前述の第２の積層セラミック電子部品本体１４の構造と同様のものである。従って、積層セラミック電子部品本体１４と同一の部分には同一の符号を付してその説明は省略する。

第２の積層セラミック電子部品本体３１４は、第２の積層体４４の内部に、４つ以上かつ偶数個のコンデンサが直列に接続された構成を有する。

図２０に示すように、第２の積層セラミック電子部品本体３１４の第２の積層体４４は、複数の内部電極３４８として、第３の外部電極５４ａに接続された第２３の内部電極３４８ａと、第２３の内部電極３４８ａと同一の誘電体層４６の上に位置し、第４の外部電極５４ｂに接続された第２４の内部電極３４８ｂと、第２３の内部電極３４８ａおよび第２４の内部電極３４８ｂと同一の誘電体層４６の上に位置し、第２３の内部電極３４８ａと第２４の内部電極３４８ｂとの間に所定の間隔３５２ｄを隔てている１つ以上の第２５の内部電極３４８ｃと、第２３の内部電極３４８ａおよび第２４の内部電極３４８ｂが位置する誘電体層４６とは異なる誘電体層４６の上に位置した２つ以上の第２６の内部電極３４８ｄと、を有している。

第２５の内部電極３４８ｃが、２つ以上の場合、各第２５の内部電極３４８ｃは、第３の外部電極５４ａと第４の外部電極５４ｂとを結ぶ方向に、隣設する第２５の内部電極３４８ｃと所定の間隔３５２ｄを隔てて同一の誘電体層２６の上に並べて配置される。
２つ以上の第２６の内部電極３４８ｄは、第３の外部電極５４ａと第４の外部電極５４ｂとを結ぶ方向に、隣設する第２６の内部電極３４８ｄと所定の間隔３５２ｄを隔てて同一の誘電体層２６の上に並べて配置される。

そして、第２５の内部電極３４８ｃは、第２６の内部電極３４８ｄの一部および別の第２６の内部電極３４８ｄの一部と対向している。第２６の内部電極３４８ｄは、第２３の内部電極３４８ａの一部、第２４の内部電極３４８ｂの一部、第２５の内部電極３４８ｃの一部および別の第２５の内部電極３４８ｃの一部のうちのいずれか２つと対向している。

以下、第２の積層セラミック電子部品本体３１４が、第２の積層体４４の内部に、４つのコンデンサが直列に接続された構成を有する場合を例にして説明する。

第２３の内部電極３４８ａの一端側には、第２の積層体４４の第３の端面４４ｅに引き出された第２３の引出電極部３５０ａを有する。第２４の内部電極３４８ｂの一端側には、第２の積層体４４の第４の端面４４ｆに引き出された第２４の引出電極部３５０ｂを有する。具体的には、第２３の内部電極３４８ａの一端側の第２３の引出電極部３５０ａは、第２の積層体４４の第３の端面４４ｅに露出して、第３の外部電極５４ａに接続している。また、第２４の内部電極３４８ｂの一端側の第２４の引出電極部３５０ｂは、第２の積層体４４の第４の端面４４ｆに露出して、第４の外部電極５４ｂに接続している。

一方、第２５の内部電極３４８ｃおよび第２６の内部電極３４８ｄは、引出電極部を有さず、第２の積層体４４の表面には露出していない。従って、第２５の内部電極３４８ｃおよび第２６の内部電極３４８ｄは、第３の外部電極５４ａおよび第４の外部電極５４ｂに接続していない。

第３の端面４４ｅに近い第２６の内部電極３４８ｄは、第２３の内部電極３４８ａの一部および第２５の内部電極３４８ｃの一部と対向している。第４の端面４４ｆに近い第２６の内部電極３４８ｄは、第２４の内部電極３４８ｂの一部および第２５の内部電極３４８ｃの一部と対向している。第２５の内部電極３４８ｃは、第２６の内部電極３４８ｄの一部および別の第２６の内部電極３４８ｄの一部と対向している。すなわち、第２の積層体４４は、第２３の内部電極３４８ａの一部と第２６の内部電極３４８ｄの一部とが誘電体層４６を介して対向する部分、および、第２６の内部電極３４８ｄの一部と第２５の内部電極３４８ｃの一部とが誘電体層４６を介して対向する部分、および、別の第２６の内部電極３４８ｄの一部と第２５の内部電極３４８ｃの一部とが誘電体層４６を介して対向する部分、および、第２４の内部電極３４８ｂの一部と前記別の第２６の内部電極３４８ｄの一部とが誘電体層４６を介して対向する部分に、対向電極部３５２ａを形成する。第２の積層セラミック電子部品本体３１４がコンデンサの場合、これら４つの対向電極部３５２ａにそれぞれ静電容量が形成される。

また、第２の積層体４４は、対向電極部３５２ａの幅方向ｙの一端と第３の側面４４ｃとの間および対向電極部３５２ａの幅方向ｙの他端と第４の側面４４ｄとの間に形成されるＷギャップ３５２ｂを含む。さらに、第２の積層体４４は、第２３の内部電極３４８ａの先端部と第２５の内部電極３４８ｃの一方の端部との間、および、第２４の内部電極３４８ｂの先端部と第２５の内部電極３４８ｃの他方の端部との間、および、第２６の内部電極３４８ｄの一方の端部と別の第２６の内部電極３４８ｄの一方の端部との間に形成される間隔３５２ｄを含む。さらに、第２の積層体４４は、第２６の内部電極３４８ｄの他方の端部と第２の端面４４ｅとの間および前記別の第２６の内部電極３４８ｄの他方の端部と第４の端面４４ｆとの間に形成されるＬギャップ３５２ｃを含む。

また、第２の積層体４４は、内部電極３４８がシート状の絶縁体２２に対して平行になる（絶縁体２２と対向する）ように配置されていてもよく、絶縁体２２に対して直交するように配置されていてもよい。

第２の積層セラミック電子部品本体３１４がコンデンサの場合、第２の積層体４４内においては、各対向電極部３５２ａで第２３の内部電極３４８ａと第２６の内部電極３４８ｄとが誘電体層４６を介して対向し、第２６の内部電極３４８ｄと第２５の内部電極３４８ｃとが誘電体層４６を介して対向し、第２５の内部電極３４８ｃと別の第２６の内部電極３４８ｄとが誘電体層４６を介して対向し、前記別の第２６の内部電極３４８ｄと第２４の内部電極３４８ｂとが誘電体層４６を介して対向することにより、静電容量が形成されている。これにより、第２の積層セラミック電子部品本体３１４は、第３の外部電極５４ａと第４の外部電極５４ｂとの間に、４つのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、より内部の高耐電圧化を図ることができる。

（Ｃ）第１の金属端子、第２の金属端子および接続端子
図１に示すように、第１の金属端子１６は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接合材を介して接続される。第２の金属端子１８は、第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂに接合材を介して接続される。第１の金属端子１６および第２の金属端子１８は、積層セラミック電子部品１０Ａを、実装基板Ｓに実装するために設けられる。

接続端子２０は、第１の積層セラミック電子部品本体１２の第１の外部電極３４ａと第２の積層セラミック電子部品本体１４の第３の外部電極５４ａとに跨るように接合材を介して接続されている。接続端子２０は、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とを、直列接続するために設けられる。これにより、第１の積層体２４と第２の積層体４４とが、直列接続された状態で実装基板Ｓに実装することが可能となり、積層セラミック電子部品１０Ａの耐電圧向上の効果を得ることができる。

第１の金属端子１６は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接続される第１の端子接合部６２と、第１の端子接合部６２から延び、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第１の延長部６４と、第１の延長部６４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第１の積層セラミック電子部品本体１２側に延びる（すなわち、第１の延長部６４から実装基板Ｓの実装面に対して平行に延びる）第１の実装部６６と、を有している。

第２の金属端子１８は、第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂに接続される第２の端子接合部８２と、第２の端子接合部８２から延び、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第２の延長部８４と、第２の延長部８４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第２の積層セラミック電子部品本体１４側に延びる（すなわち、第２の延長部８４から実装基板Ｓの実装面に対して平行に延びる）第２の実装部８６と、を有している。

接続端子２０は、第１の積層セラミック電子部品本体１２の第１の外部電極３４ａに接続される第３の端子接合部９２と、第２の積層セラミック電子部品本体１４の第３の外部電極５４ａに接続される第４の端子接合部９４と、第３の端子接合部９２と第４の端子接合部９４とに接続され、第１の外部電極３４ａと第３の外部電極５４ａとの間に位置して、第１の外部電極３４ａおよび第３の外部電極５４ａを結ぶ方向に延びる第３の延長部９６と、を有している。接続端子２０は、第３の延長部９６で絶縁体２２の第１の端面２２ｅ（上端面、後述）と接している。

第１の金属端子１６の第１の端子接合部６２は、第１の積層体２４の第２の端面２４ｆの上に配置される第２の外部電極３４ｂに接続される部分である。第１の端子接合部６２は、板状に形成され、第１の積層体２４の第２の端面２４ｆと対向する一方主面が、第２の外部電極３４ｂに接合材（図示せず）で接続される。第１の端子接合部６２の形状は、特に限定されないが、矩形形状であることが好ましい。

第２の金属端子１８の第２の端子接合部８２は、第２の積層体４４の第４の端面４４ｆの上に配置される第４の外部電極５４ｂに接続される部分である。第２の端子接合部８２は、板状に形成され、第２の積層体４４の第４の端面４４ｆと対向する一方主面が、第４の外部電極５４ｂに接合材（図示せず）で接続される。第２の端子接合部８２の形状は、特に限定されないが、矩形形状であることが好ましい。

接続端子２０の第３の端子接合部９２は、第１の積層体２４の第１の端面２４ｅの上に配置される第１の外部電極３４ａに接続される部分である。第３の端子接合部９２は、板状に形成され、第１の積層体２４の第１の端面２４ｅと対向する一方主面が、第１の外部電極３４ａに接合材（図示せず）で接続される。第３の端子接合部９２の形状は、特に限定されないが、矩形形状であることが好ましい。

接続端子２０の第４の端子接合部９４は、第２の積層体４４の第３の端面４４ｅの上に配置される第３の外部電極５４ａに接続される部分である。第４の端子接合部９４は、板状に形成され、第２の積層体４４の第３の端面４４ｅと対向する一方主面が、第３の外部電極５４ａに接合材（図示せず）で接続される。第４の端子接合部９４の形状は、特に限定されないが、矩形形状であることが好ましい。

第１の金属端子１６の第１の延長部６４は、第１の端子接合部６２に接続され、第１の積層体２４の第２の端面２４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第１の実装部６６に接続されている。さらに、第１の延長部６４の長さは、第１の積層セラミック電子部品本体１２より実装基板Ｓの実装面側に突出した絶縁体２２の第２の端面（下端面）２２ｆと実装基板Ｓの実装面との間に隙間が確保されるように設計される。

第１の延長部６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂと略平行となる方向に延びる。言い換えると、第１の端子接合部６２および第１の実装部６６と直角に交わるように延びる。ただし、第１の延長部６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂに対して傾斜していても良い。第１の延長部６４の形状は、特に限定されないが、矩形形状であることが好ましい。

第２の金属端子１８の第２の延長部８４は、第２の端子接合部８２に接続され、第２の積層体４４の第４の端面４４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第２の実装部８６に接続されている。さらに、第２の延長部８４の長さは、第２の積層セラミック電子部品本体１４より実装基板Ｓの実装面側に突出した絶縁体２２の第２の端面（下端面）２２ｆと実装基板Ｓの実装面との間に隙間が確保されるように設計される。

第２の延長部８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂと略平行となる方向に延びる。言い換えると、第２の端子接合部８２および第２の実装部８６と直角に交わるように延びる。ただし、第２の延長部８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂに対して傾斜していても良い。第２の延長部８４の形状は、特に限定されないが、矩形形状であることが好ましい。

第１の金属端子１６の第１の延長部６４および第２の金属端子１８の第２の延長部８４は、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を、積層セラミック電子部品１０Ａを実装する実装基板Ｓから浮かせるためのものである。これにより、実装基板Ｓと積層セラミック電子部品１０Ａとの熱膨張係数差によって生じる応力や、実装基板Ｓの撓みによって生じる応力や、電圧が加わることで誘電体層に生じる機械的歪み等を、第１の延長部６４および第２の延長部８４の弾性変形によって吸収することができる。この結果、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４にクラックが発生したり、例えば第２の外部電極３４ｂが第１の積層セラミック電子部品本体１２から剥離するといった問題を抑制でき、振動が第１の金属端子１６および第２の金属端子１８を通して実装基板Ｓに伝達されることを抑えて雑音（鳴き）の発生を減少することができる。

接続端子２０の第３の延長部９６は、第３の端子接合部９２および第４の端子接合部９４に接続され、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に隙間を設けるように延長して延びている。また、第３の延長部９６は、絶縁体２２と密着するように設けられている。第３の延長部９６の形状は、特に限定されないが、矩形形状であることが好ましい。

第１の金属端子１６の第１の実装部６６は、第１の延長部６４に接続され、実装基板Ｓに実装される部分である。具体的には、第１の実装部６６は、第１の延長部６４の終端から屈曲して実装面とほぼ平行となるように延びている。第１の実装部６６の形状は、特に限定されないが、矩形形状であることが好ましい。

第２の金属端子１８の第２の実装部８６は、第２の延長部８４に接続され、実装基板Ｓに実装される部分である。具体的には、第２の実装部８６は、第２の延長部８４の終端から屈曲して実装面とほぼ平行となるように延びている。第２の実装部８６の形状は、特に限定されないが、矩形形状であることが好ましい。
また、第１の実装部６６および第２の実装部８６の実装面が、実装基板Ｓの実装面に対して平らになるため、マウンタ（自動実装機）による積層セラミック電子部品１０Ａの吸着が可能となる。

この実施形態では、第１の金属端子１６、第２の金属端子１８および接続端子２０は、板状のフレーム端子である。これにより、はんだや導電性接着剤による接合が安定し、表面実装が可能となる。但し、接続端子２０は、リード端子であってもよい。

第１の金属端子１６および第２の金属端子１８は、断面形状が略コ字形状である。これにより、第２の外部電極３４ｂと第１の金属端子１６との間および第４の外部電極５４ｂと第２の金属端子１８との間、並びに、実装基板Ｓと第１の金属端子１６および第２の金属端子１８との接合面積が大きくなり、接触抵抗が小さくなると共に、物理的な接合も安定する。その結果、積層セラミック電子部品１０Ａを実装基板Ｓに実装したとき、実装基板Ｓの撓みに対する耐性を向上させることができる。なお、実装基板Ｓの撓みに対する耐性を向上させることができれば、第１の金属端子１６および第２の金属端子１８の形状は限定されない。

第１の金属端子１６、第２の金属端子１８および接続端子２０は、端子本体と端子本体の表面に形成されためっき膜とを有する。

端子本体は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。具体的には、たとえば、端子本体の母材の金属をＦｅ−４２Ｎｉ合金やＦｅ−１８Ｃｒ合金やＣｕ−８Ｓｎ合金とすることができる。第１の金属端子１６、第２の金属端子１８および接続端子２０の厚みは、約０．０５ｍｍ以上０．５ｍｍ以下であることが好ましい。

めっき膜は、例えば、下層めっき膜と上層めっき膜とを有する。
下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成されている。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき層により構成されていてもよい。

さらに、めっき膜は、少なくとも第１の金属端子１６の第１の延長部６４および第１の実装部６６の周囲面、並びに、第２の金属端子１８の第２の延長部８４および第２の実装部８６の周囲面においては形成されていなくてもよい。これにより、積層セラミック電子部品１０Ａを実装基板Ｓにはんだを用いて実装する際に、はんだの第１の金属端子１６および第２の金属端子１８への濡れ上がりを抑制することができる。そのため、第１の積層セラミック電子部品本体１２と第１の金属端子１６との間（浮き部分）および第２の積層セラミック電子部品本体１４と第２の金属端子１８との間（浮き部分）に、はんだが濡れ上がることを抑制することができるため、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができる。従って、第１の金属端子１６の第１の延長部６４および第２の金属端子１８の第２の延長部８４が弾性変形し易くなるため、交流電圧が加わることでセラミック層に生じる機械的歪みをより吸収することができる。これにより、このとき生じる振動が、第２の外部電極３４ｂおよび第４の外部電極５４ｂを介して実装基板Ｓに伝達することを抑制することができる。従って、第１の金属端子１６および第２の金属端子１８を備えることで、より安定してアコースティックノイズ（鳴き）の発生を抑制することができる。なお、第１の金属端子１６および第２の金属端子１８の全周囲面において、めっき膜が形成されていなくても良い。

第１の金属端子１６の第１の延長部６４および第１の実装部６６、並びに、第２の金属端子１８の第２の延長部８４および第２の実装部８６、または、第１の金属端子１６および第２の金属端子１８の全周囲面のめっき膜を除去する場合、機械による除去（切削、研磨）方法、レーザートリミングによる除去方法、めっき剥離剤（たとえば水酸化ナトリウム）による除去方法、または、第１の金属端子１６および第２の金属端子１８のめっき膜形成前に、レジスト膜でめっきを形成しない部分を覆い、第１の金属端子１６および第２の金属端子１８にめっき膜を形成した後にレジスト膜を除去する方法が考えられる。

下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。下層めっき膜の厚みは０．２μｍ以上５．０μｍ以下程度であることが好ましい。

上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなる。上層めっき膜をＳｎまたはＳｎを主成分として含む合金により形成することにより、第１の金属端子１６、第２の金属端子１８および接続端子２０と外部電極とのはんだ付き性を向上させることができる。上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下程度であることが好ましい。

また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、外部電極の耐熱性を向上させることができる。

接合材は、特に限定されることはなく、たとえば、はんだや導電性接着剤などを用いることができる。
はんだを用いる場合、例えば、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系またはＳｎ−Ｂｉ系などのＬＦはんだを用いることが好ましい。Ｓｎ−Ｓｂ系はんだの場合は、Ｓｂの含有率が約５％以上１５％以下であることが好ましい。
導電性接着剤を用いる場合、エポキシ樹脂などの熱硬化性樹脂にＡｇなどからなる金属フィラーが添加された接合剤を用いることが好ましい。

また、図１に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図２４に示した第１の金属端子１１６および第２の金属端子１１８がある。図２４は、図１に示した金属端子の変形例を示すための積層セラミック電子部品の正面図である。

第１の金属端子１１６は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接続される第１の端子接合部１６２と、第１の端子接合部１６２から延び、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第１の延長部１６４と、第１の延長部１６４に接続され、第１の延長部１６４の延長線上に延びる第１の実装部１６６と、を有している。すなわち、第１の延長部１６４の一部が、第１の実装部１６６とされているような構造となっている。

第２の金属端子１１８は、第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂに接続される第２の端子接合部１８２と、第２の端子接合部１８２から延び、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第２の延長部１８４と、第２の延長部１８４に接続され、第２の延長部１８４の延長線上に延びる第２の実装部１８６と、を有している。すなわち、第２の延長部１８４の一部が、第２の実装部１８６とされているような構造となっている。

第１の金属端子１１６は、断面形状が略逆Ｌ字形状であり、フレーム端子であってもよいし、リード端子であってもよい。第１の金属端子１１６の第１の端子接合部１６２は、第１の積層体２４の第２の端面２４ｆの上に配置される第２の外部電極３４ｂに接合材で接続される部分である。

第２の金属端子１１８は、断面形状が略逆Ｌ字形状であり、フレーム端子であってもよいし、リード端子であってもよい。第２の金属端子１１８の第２の端子接合部１８２は、第２の積層体４４の第４の端面４４ｆの上に配置される第４の外部電極５４ｂに接合材で接続される部分である。

第１の金属端子１１６の第１の延長部１６４は、第１の端子接合部１６２に接続され、第１の積層体２４の第２の端面２４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第１の実装部１６６に接続されている。第１の延長部１６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂと略平行となる方向に延びる。言い換えると、第１の端子接合部１６２と略直角に交わるように延びる。

第２の金属端子１１８の第２の延長部１８４は、第２の端子接合部１８２に接続され、第２の積層体４４の第４の端面４４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第２の実装部１８６に接続されている。第２の延長部１８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂと略平行となる方向に延びる。言い換えると、第２の端子接合部１８２と略直角に交わるように延びる。

第１の金属端子１１６の第１の実装部１６６は、第１の延長部１６４に接続され、実装基板Ｓに実装される部分である。具体的には、第１の実装部１６６は、第１の延長部１６４の終端から延長線上に延びている。

第２の金属端子１１８の第２の実装部１８６は、第２の延長部１８４に接続され、実装基板Ｓに実装される部分である。具体的には、第２の実装部１８６は、第２の延長部１８４の終端から延長線上に延びている。

第１の金属端子１１６および第２の金属端子１１８がリード端子である場合、実装基板Ｓのスルーホールへ第１の実装部１６６および第２の実装部１８６を挿入し、積層セラミック電子部品１０Ａを挿入実装することが可能となる。さらに、第１の金属端子１１６および第２の金属端子１１８を介した溶接による実装も可能となる。

また、図１に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図２５に示した第１の金属端子２１６および第２の金属端子２１８がある。図２５は、図１に示した金属端子の別の変形例を示すための積層セラミック電子部品の正面図である。

第１の金属端子２１６は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接続される第１の端子接合部２６２と、第１の端子接合部２６２から延長線上に延び、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第１の延長部２６４と、第１の延長部２６４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第１の積層セラミック電子部品本体１２側に延びる（すなわち、第１の延長部２６４から実装基板Ｓの実装面に対して平行に延びる）第１の実装部２６６と、を有している。
第１の金属端子２１６は、断面形状が略Ｌ字形状であり、フレーム端子であってもよいし、リード端子であってもよい。

第２の金属端子２１８は、第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂに接続される第２の端子接合部２８２と、第２の端子接合部２８２から延長線上に延び、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第２の延長部２８４と、第２の延長部２８４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第２の積層セラミック電子部品本体１４側に延びる（すなわち、第２の延長部２８４から実装基板Ｓの実装面に対して平行に延びる）第２の実装部２８６と、を有している。
第２の金属端子１１８は、断面形状が略Ｌ字形状であり、フレーム端子であってもよいし、リード端子であってもよい。

第１の金属端子２１６の第１の端子接合部２６２は、第１の積層体２４の第１の主面２４ａの上、第２の主面２４ｂの上、第１の側面２４ｃの上または第２の側面２４ｄの上に位置する第２の外部電極３４ｂに接合材で接続される部分である。すなわち、第１の端子接合部２６２は、第１の積層セラミック電子部品本体１２の第１の積層体２４の第１の主面２４ａ、第２の主面２４ｂ、第１の側面２４ｃまたは第２の側面２４ｄのうちのいずれか１つの面が、絶縁体２２に接しているとき、その面に相対する面の上に位置する第２の外部電極３４ｂに接合材で接続される。
例えば、本実施の形態の場合、第１の積層セラミック電子部品本体１２が、第１の積層体２４の第１の主面２４ａで絶縁体２２に接しているため、第１の主面２４ａに相対する第２の主面２４ｂの上に位置する第２の外部電極３４ｂに接合材で接続されている。

第２の金属端子２１８の第２の端子接合部２８２は、第２の積層体４４の第３の主面４４ａの上、第４の主面４４ｂの上、第３の側面４４ｃの上または第４の側面４４ｄの上に配置される第４の外部電極５４ｂに接合材で接続される部分である。すなわち、第２の端子接合部２８２は、第２の積層セラミック電子部品本体１４の第２の積層体４４の第３の主面４４ａ、第４の主面４４ｂ、第３の側面４４ｃまたは第４の側面４４ｄのうちのいずれか１つの面が、絶縁体２２に接しているとき、その面に相対する面の上に位置する第４の外部電極５４ｂに接合材で接続される。
例えば、本実施の形態の場合、第２の積層セラミック電子部品本体１４が、第２の積層体４４の第４の主面４４ｂで絶縁体２２に接しているため、第４の主面４４ｂに相対する第３の主面４４ａの上に位置する第４の外部電極５４ｂに接合材で接続されている。

第１の金属端子２１６の第１の延長部２６４は、第１の端子接合部２６２に接続され、第１の積層体２４の第２の端面２４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第１の実装部２６６に接続されている。第１の延長部２６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂと略平行となる方向に延びる。言い換えると、第１の実装部２６６と略直角に交わるように延びる。

第２の金属端子２１８の第２の延長部２８４は、第２の端子接合部２８２に接続され、第２の積層体４４の第４の端面４４ｆと実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第２の実装部２８６に接続されている。第２の延長部２８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂと略平行となる方向に延びる。言い換えると、第２の実装部２８６と略直角に交わるように延びる。

第１の金属端子２１６の第１の実装部２６６は、第１の延長部２６４に接続され、実装基板Ｓに実装される部分である。具体的には、第１の実装部２６６は、第１の延長部２６４の終端から屈曲して実装面とほぼ平行となるように延びている。

第２の金属端子２１８の第２の実装部２８６は、第２の延長部２８４に接続され、実装基板Ｓに実装される部分である。具体的には、第２の実装部２８６は、第２の延長部２８４の終端から屈曲して実装面とほぼ平行となるように延びている。

第１の金属端子２１６および第２の金属端子２１８は、その断面形状が略Ｌ字形状であるため、第１の端子接合部２６２および第２の端子接合部２８２が小さくなる。従って、第１の金属端子２１６および第２の金属端子２１８の全長が短くなり、コストを低減できる。
また、第１の端子接合部２６２と第２の外部電極３４ｂとの接合位置、および、第２の端子接合部２８２と第４の外部電極５４ｂとの接合位置を変更するだけで、積層セラミック電子部品１０の高さ寸法を容易に調整することができる。

（Ｄ）絶縁体
図１および図２に示すように、絶縁体２２は、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に配置されている。絶縁体２２は、その厚み方向（積層セラミック電子部品１０Ａの長さ方向Ｌ）に相対する第１の主面２２ａおよび第２の主面２２ｂと、長さ方向Ｌに直交する積層セラミック電子部品１０Ａの幅方向Ｗに相対する第１の側面２２ｃおよび第２の側面２２ｄと、長さ方向Ｌおよび幅方向Ｗに直交する積層セラミック電子部品１０Ａの高さ方向Ｔに相対する第１の端面（上端面とも称する）２２ｅおよび第２の端面（下端面とも称する）２２ｆとを有する。

絶縁体２２のサイズは、高さ方向Ｔにおいて、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ寸法よりも長く、かつ、幅方向Ｗにおいて、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の幅寸法よりも長く設定されている。

絶縁体２２は、第１の積層セラミック電子部品本体１２の第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂが、絶縁体２２の第１の主面２２ａに接し、第２の積層セラミック電子部品本体１４の第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂが、絶縁体２２の第２の主面２２ｂに接するように配置される。もしくは、絶縁体２２は、第１の積層セラミック電子部品本体１２の第１の積層体２４の第１の側面２４ｃまたは第２の側面２４ｄが、絶縁体２２の第１の主面２２ａに接し、第２の積層セラミック電子部品本体１４の第２の積層体４４の第３の側面４４ｃまたは第４の側面４４ｄが絶縁体２２の第２の主面２２ｂに接するように配置される。
本実施の形態の場合、絶縁体２２は、第１の主面２２ａが第１の積層セラミック電子部品本体１２の第１の積層体２４の第１の主面２４ａに接し、第２の主面２２ｂが第２の積層セラミック電子部品本体１４の第２の積層体４４の第４の主面４４ｂに接するように配置されている。

絶縁体２２は、第１の端面（上端面）２２ｅが、接続端子２０の第３の延長部９６の下面に接し、第２の端面（下端面）２２ｆが、第１の積層セラミック電子部品本体１２の第２の端面２４ｆおよび第２の積層セラミック電子部品本体１４の第４の端面４４ｆよりも突出している。さらに、絶縁体２２は、第１の側面２２ｃが、第１の積層セラミック電子部品本体１２の第１の側面２４ｃおよび第２の積層セラミック電子部品本体１４の第３の側面４４ｃよりも突出し、第２の側面２２ｄが、第１の積層セラミック電子部品本体１２の第２の側面２４ｄおよび第２の積層セラミック電子部品本体１４の第４の側面４４ｄよりも突出している。従って、絶縁体２２は、高さ方向Ｔの下部において、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂおよび第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂよりも突出しているため、第２の外部電極３４ｂと第４の外部電極５４ｂとの間の縁面放電を効果的に防止することができる。

絶縁体２２をこのように第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に配置することより、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とを絶縁することができ、両者の直列接続が可能となる。これにより、第１の金属端子１６と第２の金属端子１８とが絶縁され、第１の積層セラミック電子部品本体１２の第１の積層体２４と第２の積層セラミック電子部品本体１４の第２の積層体４４が直列接続されるため、積層セラミック電子部品１０Ａの耐電圧向上の効果を得ることができる。

また、第１の積層体２４および第２の積層体４４と絶縁体２２とが接触された状態となり、接続端子２０と第１の積層体２４および第２の積層体４４と間の接合関係が安定する効果を得ることができる。

絶縁体２２は、絶縁シートや樹脂を用いることができる。絶縁シートを用いる場合は、絶縁体２２が薄くなるため、積層セラミック電子部品１０Ａの寸法を小さくできる。絶縁シートとしては、例えば、セラミックシート、ゴムシートまたはエポキシフィルムなどの絶縁シートを用いることができる。絶縁シートの厚みは、０．２ｍｍ以上２ｍｍ以下であることが好ましい。
絶縁体２２として、樹脂を用いる場合には、絶縁体２２の耐電圧が高くなり、耐電圧の高い積層セラミック電子部品１０Ａを実現できる。樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ポリウレタン樹脂、シリコン樹脂またはポリイミド樹脂などの樹脂を用いることができる。

また、絶縁体２２は、第１の端面（上端面）２２ｅが、接続端子２０の第３の延長部９６の下面との間の間隔を空けるように設けられていてもよい。こうすることで、絶縁体２２のサイズを小さくすることができ、コストダウンが可能となる。

以上の構造からなる積層セラミック電子部品１０Ａは、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とを直列に接続することができるため、個々の積層セラミック電子部品本体に印加される電圧は低くなり、高耐電圧化が可能となる。

また、従来の積層セラミック電子部品を実装基板上に並べて配置するよりも、本発明に係る積層セラミック電子部品１０Ａを実装基板上に１つ配置する方が、実装面積が小さくなる。そして、積層セラミック電子部品１０Ａは、特許文献１に記載の、複数のコンデンサをセラミック積層体の内部に接続した構成を有する積層セラミック電子部品と比較した場合、実装面積に対する取得静電容量が大きくなる。従って、積層セラミック電子部品１０Ａは、取得静電容量の確保および実装面積の抑制を図ることができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る積層セラミック電子部品について説明する。図２６は、本発明に係る第２の実施の形態に係る積層セラミック電子部品の正面図である。第２の実施の形態に係る積層セラミック電子部品１０Ｂは、絶縁体を除いて、図１に示した第１の実施の形態の積層セラミック電子部品１０Ａの構造と同様のものである。従って、積層セラミック電子部品１０Ａと同一の部分には同一の符号を付してその説明は省略する。

図２６に示すように、絶縁体４００（二点鎖線で表示する）は、樹脂であり、この樹脂は第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に配置されると共に、第１の積層セラミック電子部品本体１２、第２の積層セラミック電子部品本体１４、第１の金属端子１６の一部（第１の端子接合部６２）、第２の金属端子１８の一部（第２の端子接合部８２）および接続端子２０を覆うように配置されている（以下、外装樹脂４００という）。

第１の金属端子１６および第２の金属端子１８が、板状のフレーム端子である場合、はんだや導電性接着剤による接合が安定し、表面実装が可能となる。

以上の構成からなる積層セラミック電子部品１０Ｂは、外装樹脂４００が第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の幅寸法より若干大きくなるだけであるため、積層セラミック電子部品１０Ｂの寸法を小さくできる。

また、外装樹脂４００でモールドすることにより、第２の外部電極３４ｂと第４の外部電極５４ｂの縁面放電が抑制される。また、積層セラミック電子部品１０Ｂは、樹脂に覆われている構造となるため、ガス（硫黄など）腐食耐性が向上する。さらに、第１の金属端子１６と第２外部電極３４ｂとの接合部および第２の金属端子１８と第４外部電極５４ｂとの接合部が、樹脂で覆われているため、物理的接合安定性や接合部の耐熱性が向上する。

また、図２７に示すように、第１の金属端子１６および第２の金属端子１８を変形して、第１の延長部６４および第２の延長部８４が、外装樹脂４００の側部から引き出される構造にすることにより、第１の金属端子１６の第１の実装部６６と第２の金属端子１８の第２の実装部８６との間の距離を長くする設計が可能となるため沿面距離が長くなり、縁面放電の抑制が可能となる。

また、図２６に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図２８に示した第１の金属端子１１６および第２の金属端子１１８がある。第１の金属端子１１６および第２の金属端子１１８の詳細な説明は、既に図２４で説明しているため省略する。

外装樹脂４００は、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に配置されると共に、第１の積層セラミック電子部品本体１２、第２の積層セラミック電子部品本体１４、第１の金属端子１１６の一部（第１の端子接合部１６２）、第２の金属端子１１８の一部（第２の端子接合部１８２）および接続端子２０を覆うように配置されている。

第１の金属端子１１６および第２の金属端子１１８がリード端子である場合、実装基板Ｓのスルーホールへ第１の実装部１６６および第２の実装部１８６を挿入し、積層セラミック電子部品１０Ｂを挿入実装することが可能となる。

また、図２９に示すように、第１の金属端子１１６および第２の金属端子１１８を変形して、第１の延長部１６４および第２の延長部１８４が、外装樹脂４００の側部から引き出される構造にすることにより、第１の金属端子１１６と第２の金属端子１１８との間の沿面距離が長くなり、縁面放電の抑制が可能となる。

（第３の実施の形態）
本発明の第３の実施の形態に係る積層セラミック電子部品について説明する。図３０は、本発明の第３の実施の形態に係る積層セラミック電子部品を示す正面図である。第３の実施の形態に係る積層セラミック電子部品１０Ｃは、金属端子および接続端子を除いて、図２６に示した第２の実施の形態の積層セラミック電子部品１０Ｂの構造と同様のものである。従って、積層セラミック電子部品１０Ｂと同一の部分には同一の符号を付してその説明は省略する。

図３０に示すように、第１の金属端子３１６は、第１の積層セラミック電子部品本体１２の第１の外部電極３４ａに接合材を介して接続される。第２の金属端子３１８は、第２の積層セラミック電子部品本体１４の第３の外部電極５４ａに接合材を介して接続される。第１の金属端子３１６および第２の金属端子３１８は、積層セラミック電子部品１０Ｃを、実装基板Ｓに実装するために設けられる。

接続端子３２０は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂと第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂとに跨るように接合材を介して接続されている。接続端子３２０は、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とを、直列接続するために設けられる。これにより、第１の積層体２４と第２の積層体４４とが、直列接続された状態で実装基板Ｓに実装することが可能となり、積層セラミック電子部品１０Ｃの耐電圧向上の効果を得ることができる。

第１の金属端子３１６は、第１の積層セラミック電子部品本体１２の第１の外部電極３４ａに接続される第１の端子接合部３６２と、第１の端子接合部３６２に接続され、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第１の延長部３６４と、第１の延長部３６４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第１の積層セラミック電子部品本体１２側に延びる（すなわち、第１の延長部３６４から実装基板Ｓの実装面に対して平行に延びる）第１の実装部３６６と、を有している。

第２の金属端子３１８は、第２の積層セラミック電子部品本体１４の第３の外部電極５４ａに接続される第２の端子接合部３８２と、第２の端子接合部３８２に接続され、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第２の延長部３８４と、第２の延長部３８４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向で第２の積層セラミック電子部品本体１４側に延びる（すなわち、第２の延長部３８４から実装基板Ｓの実装面に対して平行に延びる）第２の実装部３８６と、を有している。

接続端子３２０は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接続される第３の端子接合部３９２と、第２の積層セラミック電子部品本体１４の第４の外部電極５４ｂに接続される第４の端子接合部３９４と、第３の端子接合部３９２と第４の端子接合部３９４とに接続され、第２の外部電極３４ｂと第４の外部電極５４ｂとの間に位置して、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向に延びる第３の延長部３９６と、を有している。

第１の金属端子３１６の第１の端子接合部３６２は、第１の積層体２４の第１の端面２４ｅの上に配置される第１の外部電極３４ａに接合材（図示せず）で接続される部分である。第１の端子接合部３６２は、板状に形成される。

第２の金属端子３１８の第２の端子接合部３８２は、第２の積層体４４の第３の端面４４ｅの上に配置される第３の外部電極５４ａに接合材（図示せず）で接続される部分である。第２の端子接合部３８２は、板状に形成される。

接続端子３２０の第３の端子接合部３９２は、第１の積層体２４の第２の端面２４ｆの上に配置される第２の外部電極３４ｂに接合材（図示せず）で接続される部分である。第３の端子接合部３９２は、板状に形成される。

接続端子３２０の第４の端子接合部３９４は、第２の積層体４４の第４の端面４４ｆの上に配置される第４の外部電極５４ｂに接合材（図示せず）で接続される部分である。第４の端子接合部３９４は、板状に形成される。

第１の金属端子３１６の第１の延長部３６４は、第１の積層セラミック電子部品本体１２の第２の主面２４ｂとの間に隙間ができるように、すなわち、第１の積層体２４の第２の主面２４ｂの上に配置される第２の外部電極３４ｂに接しないように、第１の端子接合部３６２からその延長線上に外側に向かって若干延びて、外装樹脂４００の側部に引き出される。さらに、第１の延長部３６４は、絶縁体の表面で直角に屈曲されて側部に沿って、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第１の実装部３６６に接続されている。

第１の延長部３６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂと略平行となる方向に延びる。言い換えると、第１の端子接合部３６２および第１の実装部３６６と直角に交わるように延びる。ただし、第１の延長部３６４は、第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂに対して傾斜していても良い。

第２の金属端子３１８の第２の延長部３８４は、第２の積層セラミック電子部品本体１４の第１の主面４４ａとの間に隙間ができるように、すなわち、第２の積層体４４の第１の主面４４ｅの上に配置される第４の外部電極５４ｂに接しないように、第１の端子接合部３８２からその延長線上に外側に向かって若干延びて、外装樹脂４００の側部に引き出される。さらに、第１の延長部３８４は、絶縁体の表面で直角に屈曲されて側部に沿って、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第２の実装部３８６に接続されている。

第２の延長部３８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂと略平行となる方向に延びる。言い換えると、第２の端子接合部３８２および第２の実装部３８６と直角に交わるように延びる。ただし、第２の延長部３８４は、第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂに対して傾斜していても良い。

第１の金属端子３１６の第１の延長部３６４および第２の金属端子３１８の第２の延長部３８４は、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を、積層セラミック電子部品１０Ｃを実装する実装基板Ｓから浮かせるためのものである。これにより、実装基板Ｓと積層セラミック電子部品１０Ｃとの熱膨張係数差によって生じる応力や、実装基板Ｓの撓みによって生じる応力や、電圧が加わることで誘電体層に生じる機械的歪み等を、第１の延長部３６４および第２の延長部３８４の弾性変形によって吸収することができる。この結果、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４にクラックが発生したり、例えば第１の外部電極３４ａが第１の積層セラミック電子部品本体１２から剥離するといった問題を抑制でき、振動が第１の金属端子３１６および第２の金属端子３１８を通して実装基板Ｓに伝達されることを抑えて雑音（鳴き）の発生を減少することができる。

接続端子３２０の第３の延長部３９６は、第３の端子接合部３９２および第４の端子接合部３９４に接続され、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に隙間を設けるように延長して延びている。

第１の金属端子３１６の第１の実装部３６６は、第１の延長部３６４に接続され、実装基板Ｓに実装される部分である。具体的には、第１の実装部３６６は、第１の延長部３６４の終端から屈曲して実装面とほぼ平行となるように延びている。

第２の金属端子３１８の第２の実装部３８６は、第２の延長部３８４に接続され、実装基板Ｓに実装される部分である。具体的には、第２の実装部３８６は、第２の延長部３８４の終端から屈曲して実装面とほぼ平行となるように延びている。

第３の実施の形態では、第１の金属端子３１６、第２の金属端子３１８および接続端子２０は、板状のフレーム端子である。これにより、はんだや導電性接着剤による接合が安定し、表面実装が可能となる。但し、接続端子２０は、リード端子であってもよい。

第１の金属端子３１６および第２の金属端子３１８は、断面形状が略コ字形状である。これにより、第１の外部電極３４ａと第１の金属端子３１６との間および第３の外部電極５４ａと第２の金属端子３１８との間、並びに、実装基板Ｓと第１の金属端子３１６および第２の金属端子３１８との接合面積が大きくなり、接触抵抗が小さくなると共に、物理的な接合も安定する。その結果、積層セラミック電子部品１０Ｃを実装基板Ｓに実装したとき、実装基板Ｓの撓みに対する耐性を向上させることができる。なお、実装基板Ｓの撓みに対する耐性を向上させることができれば、第１の金属端子３１６および第２の金属端子３１８の形状は限定されない。

（第４の実施の形態）
本発明の第４の実施の形態に係る積層セラミック電子部品について説明する。図３１は、本発明の第４の実施の形態に係る積層セラミック電子部品を示す正面図である。図３２は、図３１に示した積層セラミック電子部品の側面図である。第４の実施の形態に係る積層セラミック電子部品１０Ｄにおいて、図１に示した第１の実施の形態の積層セラミック電子部品１０Ａの部品および部分と同一部品および部分には同一の符号を付してその説明は省略する。

図３１に示すように、積層セラミック電子部品１０Ｄは、第１の積層セラミック電子部品本体１２と、第２の積層セラミック電子部品本体１４と、第１の金属端子５１６と、第２の金属端子５１８と、接続端子５２０と、絶縁体４２０とにより構成される。

第１の積層セラミック電子部品本体１２は、直方体状の第１の積層体２４と、第１の外部電極３４ａと、第２の外部電極３４ｂとにより構成される。第２の積層セラミック電子部品本体１４は、直方体状の第２の積層体４４と、第３の外部電極５４ａと、第４の外部電極５４ｂとにより構成される。

第１の積層セラミック電子部品本体１２（上段）と第２の積層セラミック電子部品本体１４（下段）とは、積層セラミック電子部品１０Ｄの高さ方向Ｔに対して上下に配置されている。第１の積層セラミック電子部品本体１２は、その第１の積層体２４の第１の主面２４ａまたは第２の主面２４ｂ、もしくは、第１の側面２４ｃまたは第２の側面２４ｄが実装面を向くように配置される。第２の積層セラミック電子部品本体１４は、その第２の積層体４４の第３の主面４４ａまたは第４の主面４４ｂ、もしくは、第３の側面４４ｃまたは第４の側面４４ｄが実装面を向くように配置される。第４の実施の形態の場合、第１の積層セラミック電子部品本体１２の第２の主面２４ｂおよび第２の積層セラミック電子部品本体１４の第４の主面４４ｂが、積層セラミック電子部品１０Ｄを実装する実装基板Ｓの実装面に向いている。従って、積層セラミック電子部品１０Ｄは、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４が横置き状態で、実装基板Ｓに実装されることになる。横置き状態とは、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向ｘが、積層セラミック電子部品１０Ｄの高さ方向Ｔに対して垂直な状態をいう。

第１の金属端子５１６は、第２の外部電極３４ｂに接続されると共に、第２の金属端子５１８は、第４の外部電極５４ｂに接続されている。接続端子５２０は、第１の外部電極３４ａと第３の外部電極５４ａとに跨るように接続されている。第１の金属端子５１６と第２の金属端子５１８とは、接触しないように、幅方向Ｗに離れて配置されている。
第１の金属端子５１６および第２の金属端子５１８は、積層セラミック電子部品１０Ｄを実装基板Ｓに実装するために設けられる。
第３の金属端子５２０は、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とを直列接続するためと共に、積層セラミック電子部品１０Ｄを実装基板Ｓに実装するために設けられる。これにより、第１の積層体２４と第２の積層体４４とが、直列接続された状態で実装基板Ｓに実装することが可能となり、積層セラミック電子部品１０Ｄの耐電圧向上の効果を得ることができる。

第１の金属端子５１６は、第１の積層セラミック電子部品本体１２の第２の外部電極３４ｂに接続される第１の端子接合部５６２と、第１の端子接合部５６２に接続され、第１の積層セラミック電子部品本体１２と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第１の延長部５６４と、第１の延長部５６４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向に垂直な方向で第１の積層セラミック電子部品本体１２側に延びる（すなわち、第１の延長部５６４から実装基板Ｓの実装面に対して平行に延びる）第１の実装部５６６と、を有している。

第２の金属端子５１８は、第２の積層セラミック電子部品本体１４の第４の外部電極５４ａに接続される第２の端子接合部５８２と、第２の端子接合部５８２に接続され、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第２の延長部５８４と、第２の延長部５８４に接続され、第２の外部電極３４ｂおよび第４の外部電極５４ｂを結ぶ方向に垂直な方向で第２の積層セラミック電子部品本体１４側に延びる（すなわち、第２の延長部５８４から実装基板Ｓの実装面に対して平行に延びる）第２の実装部５８６と、を有している。

接続端子５２０は、第１の積層セラミック電子部品本体１２の第１の外部電極３４ａに接続される第３の端子接合部５９２と、第２の積層セラミック電子部品本体１４の第３の外部電極５４ａに接続される第４の端子接合部５９４と、第３の端子接合部５９２と第４の端子接合部５９４とに接続され、第１の外部電極３４ａと第３の外部電極５４ａとの間に位置して、第１の外部電極３４ａおよび第３の外部電極５４ａを結ぶ方向に延びる第３の延長部５９６と、第４の端子接合部５９４に接続され、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間ができるように実装面の方向に延びる第４の延長部５９８と、第４の延長部５９８に接続され、第１の外部電極３４ａおよび第３の外部電極５４ａを結ぶ方向に垂直な方向で第２の積層セラミック電子部品本体１４側に延びる（すなわち、第４の延長部５９８から実装基板Ｓの実装面に対して平行に延びる）第３の実装部６００と、を有している。

第１の金属端子５１６の第１の端子接合部５６２は、第１の積層体２４の第２の端面２４ｆの上に配置される第２の外部電極３４ｂに接合材（図示せず）で接続される部分である。第１の端子接合部５６２は、板状に形成される。

第２の金属端子５１８の第２の端子接合部５８２は、第２の積層体４４の第４の端面４４ｆの上に配置される第４の外部電極５４ｂに接合材（図示せず）で接続される部分である。第２の端子接合部５８２は、板状に形成される。

接続端子５２０の第３の端子接合部５９２は、第１の積層体２４の第１の端面２４ｅの上に配置される第１の外部電極３４ａに接合材（図示せず）で接続される部分である。第３の端子接合部５９２は、板状に形成される。
接続端子３２０の第４の端子接合部５９４は、第２の積層体４４の第３の端面４４ｅの上に配置される第３の外部電極５４ａに接合材（図示せず）で接続される部分である。第４の端子接合部５９４は、板状に形成される。

第１の金属端子５１６の第１の延長部５６４は、第２の積層セラミック電子部品本体１４の第４の端面４４ｆとの間に隙間ができるように、すなわち、第２の積層体４４の第４の端面４４ｆの上に配置される第２の外部電極５４ｂに接しないように、第１の端子接合部５６２から第１の外部電極３４ａと第２の外部電極３４ｂとを結ぶ方向に外側に向かって若干延びて直角に屈曲され、下段に配置された第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間を設けるように実装面方向に延び、第１の実装部５６６に接続されている。

第１の延長部５６４は、第１の積層体２４の第１の端面２４ｅまたは第２の端面２４ｆと略平行となる方向に延びる。言い換えると、第１の端子接合部５６２と平行になるように、かつ、第１の実装部５６６と直角に交わるように延びる。

第２の金属端子５１８の第２の延長部５８４は、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間を設けるように、第１の端子接合部５８２からその延長線上に実装面方向に延び、第２の実装部５８６に接続されている。第２の延長部５８４は、第２の積層体４４の第３の端面４４ｅまたは第４の端面４４ｆと略平行となる方向に延びる。言い換えると、第２の実装部５８６と直角に交わるように延びる。

接続端子５２０の第３の延長部５９６は、第３の端子接合部５９２および第４の端子接合部５９４に接続され、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に隙間を設けるように延長して延びている。
接続端子５２０の第４の延長部５９８は、第２の積層セラミック電子部品本体１４と実装基板Ｓの実装面との間に隙間を設けるように、第４の端子接合部５９４からその延長線上に実装面方向に延び、第３の実装部６００に接続されている。

第１の金属端子５１６の第１の延長部５６４、第２の金属端子５１８の第２の延長部５８４および接続端子５２０の第４の延長部５９８は、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を、積層セラミック電子部品１０Ｄを実装する実装基板Ｓから浮かせるためのものである。これにより、実装基板Ｓと積層セラミック電子部品１０Ｄとの熱膨張係数差によって生じる応力や、実装基板Ｓの撓みによって生じる応力や、電圧が加わることで誘電体層に生じる機械的歪み等を、第１の延長部５６４、第２の延長部５８４および第４の延長部５９８の弾性変形によって吸収することができる。この結果、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４にクラックが発生したり、例えば第２の外部電極３４ｂが第１の積層セラミック電子部品本体１２から剥離するといった問題を抑制でき、振動が第１の金属端子５１６、第２の金属端５１８および接続端子５２０を通して実装基板Ｓに伝達されることを抑えて雑音（鳴き）の発生を減少することができる。

第１の金属端子５１６の第１の実装部５６６は、第１の延長部５６４に接続され、実装基板Ｓに実装される部分である。具体的には、第１の実装部５６６は、第１の延長部５６４の終端から屈曲して実装面とほぼ平行となるように延びている。

第２の金属端子５１８の第２の実装部５８６は、第２の延長部５８４に接続され、実装基板Ｓに実装される部分である。具体的には、第２の実装部５８６は、第２の延長部５８４の終端から屈曲して実装面とほぼ平行となるように延びている。

接続端子５２０の第３の実装部６００は、第４の延長部５９８に接続され、実装基板Ｓに実装される部分である。具体的には、第３の実装部６００は、第４の延長部５９８の終端から屈曲して実装面とほぼ平行となるように延びている。

第４の実施の形態では、第１の金属端子５１６、第２の金属端子５１８および接続端子５２０は、板状のフレーム端子である。これにより、はんだや導電性接着剤による接合が安定し、表面実装が可能となる。

第１の金属端子５１６、第２の金属端子５１８および接続端子５２０は、断面形状が略Ｌ字形状である。これにより、第１の外部電極３４ａおよび第３の外部電極５４ａと接続端子５２０との間および第２の外部電極３４ｂと第１の金属端子５１６との間および第４の外部電極５４ｂと第２の金属端子５１８との間、並びに、実装基板Ｓと第１の金属端子５１６、第２の金属端子５１８および接続端子５２０との接合面積が大きくなり、接触抵抗が小さくなると共に、物理的な接合も安定する。その結果、積層セラミック電子部品１０Ｃを実装基板Ｓに実装したとき、実装基板Ｓの撓みに対する耐性を向上させることができる。

絶縁体４２０（二点鎖線で表示する）は、樹脂であり、この樹脂は第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に配置されると共に、第１の積層セラミック電子部品本体１２、第２の積層セラミック電子部品本体１４、第１の金属端子５１６の一部（第１の端子接合部５６２および第１の延長部５６４の一部）、第２の金属端子５１８の一部（第２の端子接合部５８２および第２の延長部５８４の一部）および第３の金属端子５２０の一部（第３の端子接合部５９２、第４の端子接合部５９４、第３の延長部５９６および第４の延長５９８の一部）を覆うように配置されている（以下、外装樹脂４２０という）。

以上の構成からなる積層セラミック電子部品１０Ｄは、外装樹脂４２０が第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の幅寸法より若干大きくなるだけであるため、積層セラミック電子部品１０Ｄの寸法を小さくできる。

また、外装樹脂４２０でモールドすることにより、第２の外部電極３４ｂと第４の外部電極５４ｂの縁面放電が抑制される。また、積層セラミック電子部品１０Ｄは、樹脂に覆われている構造となるため、ガス（硫黄など）腐食耐性が向上する。さらに、第１の金属端子５１６と第２外部電極３４ｂとの接合部および第２の金属端子５１８と第４外部電極５４ｂとの接合部および接続端子５２０と第１の外部電極３４ａおよび第３の外部電極５４ａとの接合部が、樹脂で覆われているため、物理的接合安定性や接合部の耐熱性が向上する。

２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について説明する。

まず、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の製造方法について説明する。
誘電体グリーンシートおよび内部電極を形成するための内部電極用導電性ペーストが準備される。なお、誘電体グリーンシートおよび内部電極用導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。

そして、誘電体グリーンシート上に、例えば、スクリーン印刷法やグラビア印刷法により、所定のパターンで内部電極用導電性ペーストが印刷され、内部電極パターンが形成される。

次に、内部電極パターンが印刷されていない外層用誘電体グリーンシートが所定枚数積層され、その上に、内部電極パターンが印刷された誘電体グリーンシートが順次積層され、その上に、外層用誘電体グリーンシートが所定枚数積層され、積層体シートが作製される。

続いて、この積層体シートは、静水圧プレスなどの手段により積層方向にプレスされて、積層体ブロックを作製する。

その後、積層体ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、バレル研磨などにより生の積層体の角部や稜部に丸みをつけてもよい。続いて、切り出された生の積層体チップが焼成され、積層体が作製される。なお、生の積層体チップの焼成温度は、誘電体や内部電極用導電性ペーストの材料に依存するが、９００℃以上１３００℃以下であることが好ましい。

次に、外部電極の焼付け層を形成するために、積層体の両端面に外部電極用導電性ペーストが塗布されて焼き付けられ、外部電極の焼付け層が形成される。このとき、焼き付け温度は、７００℃以上９００℃以下であることが好ましい。さらに、必要に応じて、焼付け層の表面に１層以上のめっき層が形成され、外部電極が形成され、積層セラミック電子部品が製造される。

また、外部電極として、焼付け層を形成する代わりに、積層体の表面に直接にめっき処理を施し、端面から露出している内部電極の露出部分に下地めっき膜を形成してもよい。めっき処理は、電解めっき又は無電解めっきのどちらを採用してもよいけれども、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。従って、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。

なお、積層体の主面表面に外部電極の一部の導体を形成する場合は、予め最外層の誘電体グリーンシート上に表面導体パターンを印刷して、積層体と同時焼成してもよく、あるいは、焼成後の積層体の主面に表面導体を印刷してから焼き付けてもよい。さらに、必要に応じて、下地めっき膜の表面に上層めっき層を形成する。
こうして、積層体の端面にめっき電極が形成される。

次に、積層体に第１の金属端子、第２の金属端子および接続端子（以下、金属端子という）を取り付ける方法について説明する。

本発明の所定の形態を有する外部端子を準備する。第１の金属端子および第２の金属端子の成型は、曲げ加工により行う。ここで、第１の実施の形態の場合には、絶縁体２２を準備し、絶縁体２２、積層体の外部電極または金属端子の端子接合部に、はんだなどの接着剤が塗布され、外部電極と金属端子とを接合しつつ、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４との間に絶縁体２２を設ける。接着剤として、はんだを使用した場合、はんだの塗布後、リフローが行われ、積層体に金属端子が取り付けられる。

第２の実施の形態ないし第４の実施の形態の場合には、第１の実施の形態の絶縁体２２の機能として外装樹脂が用いられ、トランスファー成形法により樹脂をモールドして作製する。すなわち、金属端子を取り付けた積層体が、金型に入れられた後、熱硬化性樹脂が金型の中に１３０℃以上１５０℃以下で圧力をかけながら注入される。次に、熱硬化性樹脂を１７０℃以上１９０℃以下で硬化させる。その後、金型が外され、外装樹脂を備えた積層セラミック電子部品が取り出される。
３．実験例

積層セラミックコンデンサの試料を作製して、耐電圧向上を裏付ける評価を行い、絶縁破壊電圧を測定した。
実施例および比較例の設計は以下の通りである。

ａ．実施例
実施例では、図１ないし図８に示す第１の実施の形態の積層セラミック電子部品１０Ａを作製して評価を行った。第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４として、以下の設計の積層セラミックコンデンサを用いた。
・長さ×幅×高さのサイズ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・誘電体（セラミック）材料：ＢａＴｉＯ₃
・内部電極の構造
金属：Ｎｉ
図６に示すように、第１の内部電極および第２の内部電極のみが形成され、積層体の内部にコンデンサを１つ有するもの
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラスを含む焼付け電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・金属端子の構造
端子本体：ＳＵＳ４３０
下層めっき：Ｃｕ
上層めっき：Ｓｎ
・静電容量：１０００ｎＦ
・絶縁破壊電圧：９００Ｖ

ｂ．比較例
（１）比較例１
比較例１は、以下の設計の従来の積層セラミックコンデンサを作製して評価を行った。
・長さ×幅×高さのサイズ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・誘電体（セラミック）材料：ＢａＴｉＯ₃
・内部電極の構造
金属：Ｎｉ
第１の内部電極および第２の内部電極の内部電極のみが形成され、積層体の内部に１つのコンデンサを有するもの
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラスを含む焼付け電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・静電容量：１０００ｎＦ
・絶縁破壊電圧：８９５Ｖ

（２）比較例２
比較例２は、以下の設計の従来の積層セラミックコンデンサを作製して評価を行った。
・長さ×幅×高さのサイズ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・誘電体（セラミック）材料：ＢａＴｉＯ₃
・内部電極の構造
金属：Ｎｉ
図１０に示すものと同様に、３種類の内部電極が形成され、積層体の内部に直列接続された２つのコンデンサを有するもの
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラスを含む焼付け電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・静電容量：２４０ｎＦ
・絶縁破壊電圧：１７９０Ｖ

（３）比較例３
比較例３は、以下の設計の従来の積層セラミックコンデンサを作製して、それを実装基板上で横置き状態にして直列に２つ接続して評価を行った。
・長さ×幅×高さのサイズ（設計値）：５．７ｍｍ×５．０ｍｍ×２．７ｍｍ
・誘電体（セラミック）材料：ＢａＴｉＯ₃
・内部電極の構造
金属：Ｎｉ
第１の内部電極および第２の内部電極のみが形成され、積層体の内部にコンデンサを１つ有するもの
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラスを含む焼付け電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
・静電容量：１０００ｎＦ
・絶縁破壊電圧：８９５Ｖ

４．評価方法およびその結果
（１）絶縁破壊電圧の評価方法
作製した試料に、２００Ｖ／秒の昇圧速度で昇圧させながら電圧を印加し、１ｍＡの検出電流を超える電流が流れた時の電圧を絶縁破壊電圧として測定した。

（２）静電容量の評価方法
試料を１５０℃で１時間放置した後、更に２５℃で２４時間放置した。その後以下の条件で静電容量を測定した。
・電圧：１Ｖ
・周波数：１ｋＨｚ
・ＤＣバイアス：０Ｖ

（３）実装面積の評価方法
試料のＬ寸およびＷ寸を測定し、Ｌ寸×Ｗ寸を実装面積とした。

（４）評価結果
評価結果を表１に示す。

表１より、比較例１は、絶縁破壊電圧が低く、コンデンサ単体では高耐圧が必要な用途には使えないことが認められる。
比較例２は、コンデンサ単体で絶縁破壊電圧を２倍にすることができるけれども、その場合、容量との両立ができないことが認められる。
比較例３は、絶縁破壊電圧および静電容量を両立することはできるけれども、実装面積が大きくなることが認められる。
それに対して、実施例の積層セラミックコンデンサ１０Ａは、実装面積の増大を抑えつつ、絶縁破壊電圧および静電容量の両立が可能となることが認められる。

なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。また、電子部品本体の誘電体層の厚み、層数、対向電極面積および外形寸法は、これに限定されるものではない。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 積層セラミック電子部品
１２，１１２，２１２，３１２ 第１の積層セラミック電子部品本体
１４，１１４，２１４，３１４ 第２の積層セラミック電子部品本体
１６，１１６，２１６，３１６，５１６ 第１の金属端子
１８，１１８，２１８，３１８，５１８ 第２の金属端子
２０，３２０，５２０ 接続端子
２２ 絶縁体
２２ａ 絶縁体の第１の主面
２２ｂ 絶縁体の第２の主面
２２ｃ 絶縁体の第１の側面
２２ｄ 絶縁体の第２の側面
２２ｅ 絶縁体の第１の端面
２２ｆ 絶縁体の第２の端面
２４ 第１の積層体
２４ａ 第１の積層体の第１の主面
２４ｂ 第１の積層体の第２の主面
２４ｃ 第１の積層体の第１の側面
２４ｄ 第１の積層体の第２の側面
２４ｅ 第１の積層体の第１の端面
２４ｆ 第１の積層体の第２の端面
２６，４６ 誘電体層
２６ａ，４６ａ 外層部
２６ｂ，４６ｂ 内層部
２８，４８，１２８，１４８，２２８，２４８，３２８，３４８ 内部電極
２８ａ 第１の内部電極
２８ｂ 第２の内部電極
３０ａ 第１の引出電極部
３０ｂ 第２の引出電極部
３２ａ，５２ａ，１３２ａ，１５２ａ，２３２ａ，２５２ａ，３３２ａ，３５２ａ 対向電極部
３２ｂ，５２ｂ，１３２ｂ，１５２ｂ，２３２ｂ，２５２ｂ，３３２ｂ，３５２ｂ 側部（Ｗギャップ）
３２ｃ，５２ｃ，１３２ｃ，１５２ｃ，２３２ｃ，２５２ｃ，３３２ｃ，３５２ｃ 端部（Ｌギャップ）
３４ａ 第１の外部電極
３４ｂ 第２の外部電極
３８ａ 第１の下地電極層
３８ｂ 第２の下地電極層
４０ａ 第１のめっき層
４０ｂ 第２のめっき層
４４ 第２の積層体
４４ａ 第２の積層体の第３の主面
４４ｂ 第２の積層体の第４の主面
４４ｃ 第２の積層体の第３の側面
４４ｄ 第２の積層体の第４の側面
４４ｅ 第２の積層体の第３の端面
４４ｆ 第２の積層体の第４の端面
４８ａ 第３の内部電極
４８ｂ 第４の内部電極
５０ａ 第３の引出電極部
５０ｂ 第４の引出電極部
５４ａ 第３の外部電極
５４ｂ 第４の外部電極
５８ａ 第３の下地電極層
５８ｂ 第４の下地電極層
６０ａ 第３のめっき層
６０ｂ 第４のめっき層
６２，１６２ 第１の端子接合部
６４，１６４ 第１の延長部
６６，１６６ 第１の実装部
８２，１８２ 第２の端子接合部
８４，１８４ 第２の延長部
８６，１８６ 第２の実装部
９２ 第３の端子接合部
９４ 第４の端子接合部
９６ 第３の延長部
１２８ａ 第５の内部電極
１２８ｂ 第６の内部電極
１２８ｃ 第７の内部電極
１３０ａ 第５の引出電極部
１３０ｂ 第６の引出電極部
１４８ａ 第８の内部電極
１４８ｂ 第９の内部電極
１４８ｃ 第１０の内部電極
１５０ａ 第８の引出電極部
１５０ｂ 第９の引出電極部
２２８ａ 第１１の内部電極
２２８ｂ 第１２の内部電極
２２８ｃ 第１３の内部電極
２２８ｄ 第１４の内部電極
２３０ａ 第１１の引出電極部
２３０ｂ 第１２の引出電極部
２３２ｄ，３３２ｄ 間隔
２４８ａ 第１５の内部電極
２４８ｂ 第１６の内部電極
２４８ｃ 第１７の内部電極
２５０ａ 第１５の引出電極部
２５０ｂ 第１６の引出電極部
２６２ 第１の端子接合部
２６４ 第１の延長部
２６６ 第１の実装部
２８２ 第２の端子接合部
２８４ 第２の延長部
２８６ 第２の実装部
３２８ａ 第１９の内部電極
３２８ｂ 第２０の内部電極
３２８ｃ 第２１の内部電極
３２８ｄ 第２２の内部電極
３３０ａ 第１９の引出電極部
３３０ｂ 第２０の引出電極部
３４８ａ 第２３の内部電極
３４８ｂ 第２４の内部電極
３４８ｃ 第２５の内部電極
３４８ｄ 第２６の内部電極
３５０ａ 第２３の引出電極部
３５０ｂ 第２４の引出電極部
３６２ 第１の端子接合部
３６４ 第１の延長部
３６６ 第１の実装部
３８２ 第２の端子接合部
３８４ 第２の延長部
３８６ 第２の実装部
３９２ 第３の端子接合部
３９４ 第４の端子接合部
３９６ 第３の延長部
４００，４２０ 絶縁体（外装樹脂）
５６２ 第１の端子接合部
５６４ 第１の延長部
５６６ 第１の実装部
５８２ 第２の端子接合部
５８４ 第２の延長部
５８６ 第２の実装部
５９２ 第３の端子接合部
５９４ 第４の端子接合部
５９６ 第３の延長部
５９８ 第４の延長部
６００ 第３の実装部
ｘ 積層体の積層方向
ｙ 積層体の幅方向
ｚ 積層体の長さ方向
Ｔ 積層セラミック電子部品の高さ方向
Ｗ 積層セラミック電子部品の幅方向
Ｌ 積層セラミック電子部品の長さ方向
Ｓ 実装基板

Claims (17)

1. 積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
   前記第１の積層体の前記第１の端面上に配置される第１の外部電極と、前記第１の積層体の前記第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、
   積層された複数の誘電体層と積層された複数の内部電極を含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向相対する第３の端面および第４の 端面と、を有する第２の積層体と、
   前記第２の積層体の前記第３の端面上に配置される第３の外部電極と、前記第２の積層体の前記第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、
   第１の金属端子と、第２の金属端子と、接続端子とを備え、
   前記第１の金属端子は、前記第１の積層セラミック電子部品本体の前記第２の外部電極にはんだを介して接続され、
   前記第２の金属端子は、前記第２の積層セラミック電子部品本体の前記第４の外部電極にはんだを介して接続され、
   前記接続端子は、前記第１の積層セラミック電子部品本体の前記第１の外部電極と前記第２の積層セラミック電子部品本体の前記第３の外部電極とに跨るようにはんだを介して接続され、
   前記第２の外部電極の端面および前記第４の外部電極の端面は、前記第１の積層セラミック電子部品本体および前記第２の積層セラミック電子部品本体を実装する実装基板の実装面に向いており、
   前記第１の金属端子は前記第２の外部電極に接続され、前記第２の金属端子は前記第４の外部電極に接続され、前記接続端子は前記第１の外部電極と前記第３の外部電極とに跨るように接続され、
   前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体との間には、絶縁体が配置されていること、
   を特徴とする、積層セラミック電子部品。
2. 前記第１の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第１の外部電極に接続された第５の内部電極と、
   前記第５の内部電極と同一の誘電体層上に位置し、前記第５の内部電極とは所定の間隔 を隔て、前記第２の外部電極に接続された第６の内部電極と、
   前記第５の内部電極および前記第６の内部電極が位置する誘電体層とは異なる誘電体層上に位置した第７の内部電極と、を有しており、
   前記第７の内部電極は、前記第５の内部電極の一部および前記第６の内部電極の一部と対向するように配置されていること、
   を特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記第１の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第１の外部電極に接続された第１１の内部電極と、
   前記第１１の内部電極が位置する誘電体層とは異なる誘電体層上に位置し、前記第２の外部電極に接続された第１２の内部電極と、
   前記第１１の内部電極と同一の誘電体層上に位置し、前記第１１の内部電極とは所定の間隔を隔てている１つ以上の第１３の内部電極と、
   前記第１２の内部電極と同一の誘電体層上に位置し、前記第１２の内部電極とは所定の 間隔を隔てている１つ以上の第１４の内部電極と、を有しており、
   前記第１３の内部電極は、前記第１２の内部電極の一部、前記第１４の内部電極の一部および別の前記第１４の内部電極の一部のうちのいずれか２つと対向し、
   前記第１４の内部電極は、前記第１１の内部電極の一部、前記第１３の内部電極の一部および別の前記第１３の内部電極の一部のうちのいずれか２つと対向するように配置されていること、
   を特徴とする、請求項１に記載の積層セラミック電子部品。
4. 前記第１の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第１の外部電極に接続された第１９の内部電極と、
   前記第１９の内部電極と同一の誘電体層上に位置し、前記第１９の内部電極とは所定の間隔を隔て、前記第２の外部電極に接続された第２０の内部電極と、
   前記第１９の内部電極および前記第２０の内部電極と同一の誘電体層上に位置し、前記第１９の内部電極と前記第２０の内部電極との間に所定の間隔を隔てている１つ以上の第２１の内部電極と、
   前記第１９の内部電極および前記第２０の内部電極が位置する誘電体層とは異なる誘電体層上に位置した２つ以上の第２２の内部電極と、を有しており、
   前記第２１の内部電極は、前記第２２の内部電極の一部および別の前記第２２の内部電極の一部と対向し、
   前記第２２の内部電極は、前記第１９の内部電極の一部、前記第２０の内部電極の一部、前記第２１の内部電極の一部および別の前記第２１の内部電極の一部のうちのいずれか２つと対向するように配置されていること、
   を特徴とする、請求項１に記載の積層セラミック電子部品。
5. 前記第２の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第３の外部電極に接続された第８の内部電極と、
   前記第８の内部電極と同一の誘電体層上に位置し、前記第８の内部電極とは所定の間隔を隔て、前記第４の外部電極に接続された第９の内部電極と、
   前記第８の内部電極および前記第９の内部電極が位置する誘電体層とは異なる誘電体層上に位置した第１０の内部電極と、を有しており、
   前記第１０の内部電極は、前記第８の内部電極の一部および前記第９の内部電極の一部と対向するように配置されていること、
   を特徴とする、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
6. 前記第２の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第３の外部電極に接続された第１５の内部電極と、
   前記第１５の内部電極が位置する誘電体層とは異なる誘電体層上に位置し、前記第４の外部電極に接続された第１６の内部電極と、
   前記第１５の内部電極と同一の誘電体層上に位置し、前記第１５の内部電極とは所定の間隔を隔てている１つ以上の第１７の内部電極と、
   前記第１６の内部電極と同一の誘電体層上に位置し、前記第１６の内部電極とは所定の間隔を隔てている１つ以上の第１８の内部電極と、を有しており、
   前記第１７の内部電極は、前記第１６の内部電極の一部、前記第１８の内部電極の一部および別の前記第１８の内部電極の一部のうちのいずれか２つと対向し、
   前記第１８の内部電極は、前記第１５の内部電極の一部、前記第１７の内部電極の一部および別の前記第１７の内部電極の一部のうちのいずれか２つと対向するように配置されていること、
   を特徴とする、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
7. 前記第２の積層セラミック電子部品本体内に設けられる前記複数の内部電極は、
   前記第３の外部電極に接続された第２３の内部電極と、
   前記第２３の内部電極と同一の誘電体層上に位置し、前記第２３の内部電極とは所定の間隔を隔て、前記第４の外部電極に接続された第２４の内部電極と、
   前記第２３の内部電極および前記第２４の内部電極と同一の誘電体層上に位置し、前記第２３の内部電極と前記第２４の内部電極との間に所定の間隔を隔てている１つ以上の第２５の内部電極と、
   前記第２３の内部電極および前記第２４の内部電極が位置する誘電体層とは異なる誘電体層上に位置した２つ以上の第２６の内部電極と、を有しており、
   前記第２５の内部電極は、前記第２６の内部電極の一部および別の前記第２６の内部電極の一部と対向し、
   前記第２６の内部電極は、前記第２３の内部電極の一部、前記第２４の内部電極の一部、前記第２５の内部電極の一部および別の前記第２５の内部電極の一部のうちのいずれか２つと対向するように配置されていること、
   を特徴とする、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
8. 前記絶縁体は、
   前記第１の積層セラミック電子部品本体の前記第１の主面または前記第２の主面が前記絶縁体の第１の主面に接し、前記第２の積層セラミック電子部品本体の前記第３の主面または前記第４の主面が前記絶縁体の第２の主面に接するように配置され、もしくは、
   前記第１の積層セラミック電子部品本体の前記第１の側面または前記第２の側面が前記絶縁体の第１の主面に接し、前記第２の積層セラミック電子部品本体の前記第３の側面または前記第４の側面が前記絶縁体の第２の主面に接するように配置されていること、
   を特徴とする、請求項１ないし請求項７のいずれかに記載の積層セラミック電子部品。
9. 前記第１の金属端子は、前記第２の外部電極に接続される第１の端子接合部と、前記第１の端子接合部に接続され、前記第１の積層セラミック電子部品本体と前記実装基板の前記実装面との間に隙間ができるように前記実装面の方向に延びる第１の延長部と、前記第１の延長部に接続される第１の実装部と、を有し、
   前記第２の金属端子は、前記第４の外部電極に接続される第２の端子接合部と、前記第２の端子接合部に接続され、前記第２の積層セラミック電子部品本体と前記実装基板の前記実装面との間に隙間ができるように前記実装面の方向に延びる第２の延長部と、前記第２の延長部に接続される第２の実装部と、を有し、
   前記接続端子は、前記第１の外部電極に接続される第３の端子接合部と、前記第３の外部電極に接続される第４の端子接合部と、前記第３の端子接合部と前記第４の端子接合部とに接続され、前記第１の外部電極と前記第３の外部電極との間に位置して前記第１の外部電極および前記第３の外部電極を結ぶ方向に延びる第３の延長部と、を有していること、
   を特徴とする、請求項１ないし請求項８のいずれかに記載の積層セラミック電子部品。
10. 前記第１の金属端子および前記第２の金属端子がフレーム端子であること、を特徴とする、請求項１ないし請求項９のいずれかに記載の積層セラミック電子部品。
11. 前記第１の金属端子および前記第２の金属端子がリード線であり、前記第１の実装部が前記第１の延長部の延長線上に延び、前記第２の実装部が前記第２の延長部の延長線上に延びていること、を特徴とする、請求項９に記載の積層セラミック電子部品。
12. 前記第１の金属端子および前記第２の金属端子は、断面形状が略コ字形状であること、を特徴とする、請求項１０に記載の積層セラミック電子部品。
13. 前記第１の金属端子および前記第２の金属端子は、断面形状が略Ｌ字形状であること、を特徴とする、請求項１０または請求項１１に記載の積層セラミック電子部品。
14. 前記絶縁体が絶縁シートであること、を特徴とする、請求項１ないし請求項１３のいずれかに記載の積層セラミック電子部品。
15. 前記絶縁体が樹脂であること、を特徴とする、請求項１ないし請求項１３のいずれかに記載の積層セラミック電子部品。
16. 前記絶縁体が樹脂であり、前記樹脂は前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体との間に配置されると共に、前記第１の積層セラミック電子部品本体、前記第２の積層セラミック電子部品本体、前記接続端子、前記第１の金属端子の一部および前記第２の金属端子の一部を覆うように配置されること、を特徴とする、請求項１５に記載の積層セラミック電子部品。
17. 積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
    前記第１の積層体の前記第１の端面上に配置される第１の外部電極と、前記第１の積層体の前記第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、
    積層された複数の誘電体層と積層された複数の内部電極を含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向相対する第３の端面および第４の端面と、を有する第２の積層体と、
    前記第２の積層体の前記第３の端面上に配置される第３の外部電極と、前記第２の積層体の前記第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、
    第１の金属端子と、第２の金属端子と、接続端子とを備え、
    前記第１の金属端子は、前記第１の積層セラミック電子部品本体の前記第２の外部電極にはんだを介して接続され、
    前記第２の金属端子は、前記第２の積層セラミック電子部品本体の前記第４の外部電極にはんだを介して接続され、
    前記接続端子は、前記第１の積層セラミック電子部品本体の前記第１の外部電極と前記第２の積層セラミック電子部品本体の前記第３の外部電極とに跨るようにはんだを介して接続され、
    前記第２の外部電極の端面および前記第４の外部電極の端面は、前記第１の積層セラミック電子部品本体および前記第２の積層セラミック電子部品本体を実装する実装基板の実装面に向いており、
    前記第１の金属端子は前記第２の外部電極に接続され、前記第２の金属端子は前記第４の外部電極に接続され、前記接続端子は前記第１の外部電極と前記第３の外部電極とに跨るように接続され、
    前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体との間には、前記第１の積層セラミック電子部品本体に接する第１の主面と前記第２の積層セラミック電子部品本体に接する第２の主面と前記実装基板の実装面側に突出した下端面とを有する絶縁体が配置され、前記実装基板の実装面と前記下端面との間に隙間が確保されるように設計されていること、
    を特徴とする、積層セラミック電子部品。

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