JP2021044317A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】内部電極とセラミック誘電体材料との界面で、クラックや剥がれなどが発生し難い積層セラミック電子部品を提供する。【解決手段】内部電極層１６は、額縁状の外周内部電極４０と、外周内部電極４０の内側に位置する内側内部電極４２とを、同じセラミック層１４上に有している。外周内部電極４０に用いられる金属種と、内側内部電極４２に用いられる金属種とは異なる。外周内部電極４０に用いられる金属種には、内側内部電極４２に用いられる金属種と異なる金属種が５０％以上含まれている。幅方向ｙにおいて、外周内部電極４０の幅の長さａは５μｍ＜ａ＜３０μｍである。幅方向ｙにおいて、内側内部電極４２の幅の長さｂは、ｂ／ａ≧２０である。【選択図】図５

Description

この発明は、積層セラミック電子部品に関する。

一般に、積層セラミック電子部品は、図７の組み立て斜視図に示すように、内部電極層５６とセラミック層５４とが交互に積層された積層体５２と、積層体５２の外表面に設けられた外部電極（図示せず）とを備えている。そして、例えば、積層セラミックコンデンサの場合であれば、セラミック層５４がセラミック誘電体材料によって構成されている（例えば、特許文献１）。

特開平８−３０６５８０号公報

ここで、セラミック誘電体材料と内部電極層５６の金属とは、材質が異なるため接着し難く、内部電極層５６とセラミック層５４との熱膨張係数が大きく異なるため、温度変化において内部電極層５６とセラミック層５４との収縮量の差により歪みが大きくなる。

そのため、図８に示すように、積層セラミックコンデンサの内部において、内部電極層５６の点線Ｒで額縁状に囲んだ外周部分は、残留応力が高い状態となっている。従って、外部からの応力などが加わった際、残留応力に起因して内部電極層５６とセラミック誘電体材料との界面でクラックや剥がれなどの問題が生じる場合がある。

それゆえに、この発明の主たる目的は、内部における残留応力を抑制することができ、内部電極とセラミック誘電体材料との界面で、クラックや剥がれなどが発生し難い積層セラミック電子部品を提供することである。

この発明にかかる積層セラミック電子部品は、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、積層方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、内部電極層は、第１の端面に露出される第１の内部電極層と、第２の端面に露出する第２の内部電極層とを有し、第１の内部電極層に接続され、第１の端面上に配置され、第１の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面のそれぞれの一部分を覆うように形成された第１の外部電極と、第２の内部電極層に接続され、第２の端面上に配置され、第２の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面のそれぞれの一部分を覆うように形成された第２の外部電極と、
を有する積層セラミック電子部品であって、第１の内部電極層は、額縁状の第１の外周内部電極と、第１の外周内部電極の内側に位置する第１の内側内部電極とを、同じセラミック層上に有し、第２の内部電極層は、額縁状の第２の外周内部電極と、第２の外周内部電極の内側に位置する第２の内側内部電極とを、同じセラミック層上に有し、第１の外周内部電極および第２の外周内部電極に用いられる金属種と、第１の内側内部電極および第２の内側内部電極に用いられる金属種とは異なり、第１の外周内部電極および第２の外周内部電極に用いられる金属種には、第１の内側内部電極および第２の内側内部電極に用いられる金属種と異なる金属種が５０％以上含まれており、第１の側面と第２の側面を結ぶ幅方向において、第１の側面に最も近い第１の外周内部電極の幅の長さ、および、第２の側面に最も近い第１の外周内部電極の幅の長さの少なくともいずれか１つの長さをａ１としたとき、５μｍ＜ａ１であり、第１の側面に最も近い第２の外周内部電極の幅の長さ、および、第２の側面に最も近い第２の外周内部電極の幅の長さの少なくともいずれか１つの長さをａ２としたとき、５μｍ＜ａ２である、積層セラミック電子部品である。

この発明の積層セラミック電子部品によれば、内部における残留応力を抑制することができ、内部電極とセラミック誘電体材料との界面で、クラックや剥がれなどが発生し難い積層セラミック電子部品が得られる。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

この発明にかかる積層セラミック電子部品の外観斜視図である。 この発明にかかる積層セラミック電子部品を示す図１の線ＩＩ−ＩＩにおける断面図である。 この発明にかかる積層セラミック電子部品を示す図１の線ＩＩＩ−ＩＩＩにおける断面図である。 図１の積層体の組み立て斜視図である。 図４に示した内部電極の構成を示す模式平面図であり、（ａ）は第１の内部電極の構成を示す模式平面図であり、（ｂ）は第２の内部電極の構成を示す模式平面図である。 この発明にかかる積層セラミック電子部品の変形例を示す模式断面図であり、（ａ）は内部電極層の対向電極部が２つに分割された構造を示す図１の線ＩＩ−ＩＩにおける模式断面図であり、（ｂ）は内部電極層の対向電極部が３つに分割された構造を示す図１の線ＩＩ−ＩＩにおける模式断面図であり、（ｃ）は内部電極層の対向電極部が４つに分割された構造を示す図１の線ＩＩ−ＩＩにおける模式断面図である。 従来例を示す積層体の組み立て斜視図である。 従来例の内部電極の問題点を説明するための模式平面図である。

１．積層セラミック電子部品
この発明の積層セラミック電子部品に含まれる積層セラミックコンデンサ１０について説明する。図１は、この発明にかかる積層セラミックコンデンサ１０の一例を示す外観斜視図である。図２は、この発明にかかる積層セラミックコンデンサ１０を示す図１の線ＩＩ−ＩＩにおける断面図であり、図３は、この発明にかかる積層セラミックコンデンサ１０を示す図１の線ＩＩＩ−ＩＩＩにおける断面図であり、図４は、図１の積層体の組み立て斜視図である。図５は、図４に示した内部電極の構成を示す模式平面図であり、（ａ）は第１の内部電極の構成を示す模式平面図であり、（ｂ）は第２の内部電極の構成を示す模式平面図である。

図１ないし図３に示すように、積層セラミックコンデンサ１０は、直方体状の積層体１２と、積層体１２の両端部に配置される外部電極２４とを含む。

（Ａ）積層体
積層体１２は、図１に示すように、ｘ方向が積層方向であり、ｙ方向が幅方向であり、ｚ方向が長さ方向である。積層体１２は、図２ないし図５に示すように、積層された複数のセラミック層１４と積層された複数の内部電極層１６を含み、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆと、を含む。ただし、積層体１２は、長さ方向ｚの寸法が幅方向ｙの寸法よりも必ずしも長いとは限らない。

積層体１２の第１の主面１２ａおよび第２の主面１２ｂは、コンデンサ１０が実装基板に実装される面（実装面）と平行な面である。特に、第２の主面１２ｂは、実際に実装基板に実装される面となる。

積層体１２は、直方体形状を有しており、積層体１２は角部および稜線部に丸みがつけられていることが好ましい。角部は、積層体１２の３面が交る部分であり、稜線部は、積層体１２の２面が交る部分である。

積層体１２の寸法は、特に限定されないけれども、長さ方向ｚのＬ寸法が０．２ｍｍ以上５．５ｍｍ以下であり、幅方向ｙのＷ寸法が０．１ｍｍ以上２．５ｍｍ以下であり、積層方向ｘのＴ寸法が０．１ｍｍ以上２．５ｍｍ以下であることが好ましい。

（ａ）セラミック層
積層体１２は、複数枚のセラミック層１４から構成される外層部１５ａと単数もしくは複数枚のセラミック層１４とそれらの上に配置される複数枚の内部電極層１６から構成される内層部１５ｂとを含む。外層部１５ａは、積層体１２の第１の主面１２ａ側および第２の主面１２ｂ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数枚のセラミック層１４、および第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数枚のセラミック層１４の集合体である。そして、両外層部１５ａに挟まれた領域が内層部１５ｂである。

積層されるセラミック層１４の枚数は、特に限定されないけれども、外層部１４ａを含み、１０枚以上２０００枚以下であることが好ましい。

セラミック材料としては、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃またはＣａＺｒＯ₃などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの副成分を添加したものを用いてもよい。

なお、セラミック層１４に、圧電体セラミック材料を用いた場合、電子部品は圧電部品として機能する。圧電体セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、セラミック層１４に、半導体セラミック材料を用いた場合、電子部品は、サーミスタとして機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、セラミック層１４に、磁性体セラミック材料を用いた場合、電子部品は、インダクタとして機能する。また、インダクタとして機能する場合は、内部電極層１８は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。

焼成後のセラミック層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。

（ｂ）内部電極層
積層された複数の内部電極層１６は、図２および図５に示すように、複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。
第１の内部電極層１６ａと第２の内部電極層１６ｂとは、それぞれ異なるセラミック層１４上に配置されている。

第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。

第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａと第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。

第１の内部電極層１６ａの第１の対向電極部１８ａの幅と第１の引出電極部２０ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と第２の引出電極部２０ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。

積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとが、セラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２４ａと第２の内部電極層１６ｂが接続された第２の外部電極２４ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。

積層体１２は、第１の対向部１８ａと第２の対向部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間、および、第１の対向部１８ａと第２の対向部１８ｂとの幅方向ｙの他端と第２の側面１４ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２２ａを含む。さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間、および、第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２２ｂを含む。

図４および図５に示すように、内部電極層１６は、矩形額縁状の外周内部電極４０と、矩形状の内側内部電極４２とを有している。外周内部電極４０は、第１の外周内部電極４０ａと第２の外周内部電極４０ｂとを含む。内側内部電極４２は、第１の内側内部電極４２ａと第２の内側内部電極４２ｂとを含む。

第１の内部電極層１６ａは、矩形額縁状の第１の外周内部電極４０ａと、第１の外周内部電極４０ａの内側に位置する矩形状の第１の内側内部電極４２ａとを、同じセラミック層１４上に有している。第１の外周内部電極４０ａおよび第１の内側内部電極４２ａは、第１の内部電極層１６ａと同一面である。
第２の内部電極層１６ｂは、矩形額縁状の第１の外周内部電極４０ｂと、第１の外周内部電極４０ｂの内側に位置する矩形状の第１の内側内部電極４２ｂとを、同じセラミック層１４上に有している。第１の外周内部電極４０ｂおよび第１の内側内部電極４２ｂは、第１の内部電極層１６ｂと同一面である。

第１の外周内部電極４０ａおよび第２の外周内部電極４０ｂに用いられる金属種と、第１の内側内部電極４２ａおよび第２の内側内部電極４２ｂに用いられる金属種とは異なっている。そのため、内部電極層１６とセラミック層１４との焼成時の収縮量差が、外周内部電極４０の金属種により緩和され、焼成時の収縮量差に起因する応力を低減することが可能になる。その結果、積層セラミックコンデンサ１０の内部における残留応力を抑制することができ、内部電極層１６とセラミック層１４との界面でクラックや剥がれなどを抑制することが可能となる。

第１の外周内部電極４０ａおよび第２の外周内部電極４０ｂに用いられる金属種は、例えば、Ｎｉ、Ｃｕ、Ａｇ、ＰｄまたはＡｕなどの金属や、Ａｇ−Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。中でも、Ｎｉを用いることが好ましい。

第１の内側内部電極４２ａおよび第２の内側内部電極４２ｂに用いられる金属種は、例えば、Ｎｉ、Ｃｕ、Ａｇ、ＰｄまたはＡｕなどの金属や、Ａｇ−Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。中でも、Ｐｄを用いることが好ましい。

また、外周内部電極４０に用いられる金属種には、内側内部電極４２に用いられる金属種に加えて、内側内部電極４２の金属種と異なる異種金属種が５０％以上含まれていることが好ましい。これにより、外周内部電極４０に含まれている、内側内部電極４２の金属種とは異なる異種金属種が、外周内部電極４０に位置する電極部分の収縮性に与える影響度が大きくなる。このため、内側内部電極４２の金属種とは異なる異種金属種によって、焼成時の収縮量差が緩和されて、剥がれやクラックの発生を抑制することが可能となる。

なお、外周内部電極４０に用いられる金属種において、内側内部電極４２に用いられる金属種と異なる異種金属種が５０％よりも少なくなると、内側内部電極４２の金属種とは異なる異種金属種が、外周内部電極４０に位置する電極部分の収縮性に与える影響度が小さくなる。このため、内側内部電極４２の金属種とは異なる異種金属種によって、焼成時の収縮量差を緩和できず、剥がれやクラックが生じる場合がある。

さらに、図５（ａ）に示すように、第１の側面１２ｃと第２の側面１２ｄを結ぶ幅方向ｙにおいて、第１の側面１２ｃに最も近い第１の外周内部電極４０ａの幅の長さ、および、第２の側面１２ｄに最も近い第１の外周内部電極４０ａの幅の長さの少なくともいずれか１つの長さをａ１としたとき、５μｍ＜ａ１である。
図５（ｂ）に示すように、第１の側面１２ｃと第２の側面１２ｄを結ぶ幅方向ｙにおいて、第１の側面１２ｃに最も近い第２の外周内部電極４０ｂの幅の長さ、および、第２の側面１２ｄに最も近い第２の外周内部電極４０ｂの幅の長さの少なくともいずれか１つの長さをａ２としたとき、５μｍ＜ａ２である。

これにより、第１の外周内部電極４０ａに位置する第１の内部電極層１６ａが、第１の内側内部電極４２ａに位置する第１の内部電極層１６ａとセラミック層１４との収縮差を緩和してくれるため、剥がれやクラックの発生を抑制することが可能となる。同様に、第２の外周内部電極４０ｂに位置する第２の内部電極層１６ｂが、第２の内側内部電極４２ｂに位置する第２の内部電極層１６ｂとセラミック層１４との収縮差を緩和してくれるため、剥がれやクラックの発生を抑制することが可能となる。
ａ１およびａ２が５μｍよりも小さくなると、第１の外周内部電極４０ａに位置する第１の内部電極層１６ａ、および、第２の外周内部電極４０ｂに位置する第２の内部電極層１６ｂの領域が小さくなるため、収縮を緩和する効果が十分に得られない場合がある。

なお、第１の側面１２ｃと第２の側面１２ｄを結ぶ幅方向ｙにおいて、第１の側面１２ｃに最も近い第１の外周内部電極４０ａの幅の長さａ１、および、第２の側面１２ｄに最も近い第１の外周内部電極４０ａの幅の長さａ１は、少なくともどちらか１つではなく、両方が上記の関係５μｍ＜ａ１になっていることが好ましい。また、第１の側面１２ｃに最も近い第２の外周内部電極４０ｂの幅の長さａ２、および、第２の側面１２ｄに最も近い第２の外周内部電極４０ｂの幅の長さａ２は、少なくともどちらか１つではなく、両方が上記の関係５μｍ＜ａ２になっていることが好ましい。

さらに、第１の側面１２ｃと第２の側面１２ｄを結ぶ幅方向ｙにおいて、第１の内側内部電極４２ａの幅の長さをｂ１としたとき、ａ１＜３０μｍ、ｂ１／ａ１≧２０であることが好ましい。同様に、第２の内側内部電極４２ｂの幅の長さをｂ２としたとき、ａ２＜３０μｍ、ｂ２／ａ２≧２０であることが好ましい。

ａ１またはａ２が３０μｍよりも大きくなると、第１の外周内部電極４０ａおよび第２の外周内部電極４０ｂに位置する内部電極層１６による等価直列抵抗（ＥＳＲ）の変化が大きくなる場合がある。言い換えると、ａ１またはａ２が３０μｍよりも小さい場合、上記の剥がれやクラックの抑制効果だけでなく、ＥＳＲも低く抑えることが可能となる。

また、ｂ１／ａ１またはｂ２／ａ２が２０よりも小さくなると、第１の外周内部電極４０ａおよび第２の外周内部電極４０ｂに位置する内部電極層１６による等価直列抵抗（ＥＳＲ）の変化が大きくなる場合がある。言い換えると、ｂ１／ａ１またはｂ２／ａ２が２０よりも大きい場合、上記の剥がれやクラックの抑制効果だけでなく、ＥＳＲも低く抑えることが可能となる。
なお、以下において、長さａ１および長さａ２を総称して「長さａ」とし、長さｂ１および長さｂ２を総称して「長さｂ」とする場合がある。

さらに、第１の内側内部電極４２ａおよび第２の内側内部電極４２ｂの線膨張係数をＡとし、第１の外周内部電極４０ａおよび第２の外周内部電極４０ｂの線膨張係数をＢとし、セラミック層１４の線膨張係数をＣとしたとき、Ａ＞Ｂ＞Ｃであることが好ましい。これにより、内部電極層１６とセラミック層１４の焼成時の収縮量差が、外周内部電極４０に含まれている、内側内部電極４２の金属種と異なる金属種により緩和されるため、焼成時の熱応力をより低減することが可能となる。Ａ＞Ｂ＞Ｃの関係にならない場合には、外周内部電極４０に位置する内部電極層１６とセラミック層１４との焼成時の収縮量差が大きくなるため剥がれやクラックの不具合が生じる場合がある。

内側内部電極４２の金属種の線膨張係数Ａは９×１０^-6／℃以上１８×１０^-6／℃以下であることが好ましい。このとき、線膨張係数Ａは、金属種を変更することにより調整することが可能となる。
外周内部電極４０の金属種の線膨張係数Ｂは、９×１０^-6／℃以上１７×１０^-6／℃以下であることが好ましい。このとき、線膨張係数Ｂは、外周内部電極４０に含まれている内側内部電極４２の金属種と、内側内部電極４２の金属種とは異なる異種金属種との比率を変更することにより調整することが可能となる。
セラミック層１４の線膨張係数Ｃは、７×１０^-6／℃以上１２×１０^-6／℃以下であることが好ましい。このとき、線膨張係数Ｃは、セラミック層１４の材料の組成または添加物を変更することにより調整することが可能となる。

内部電極層１６の厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。また、内部電極層１６の枚数は、特に限定されないけれども、１０枚以上２０００枚以下であることが好ましい。

また、図６に示すように、内部電極層１６として、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられ、浮き内部電極層１６ｃによって、対向電極部１８が複数に分割された構造としてもよい。たとえば、図６（ａ）に示すような２連、図６（ｂ）に示すような３連、図６（ｃ）に示すような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部１８を複数個に分割した構造とすることによって、対向する内部電極層１６ａと１６ｂと１６ｃとの間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。

（Ｂ）外部電極
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２４が配置される。外部電極２４は、第１の外部電極２４ａおよび第２の外部電極２４ｂを有する。第１の外部電極２４ａおよび第２の外部電極２４ｂはそれぞれ、内部電極層１６に接続された下地電極層２６と、下地電極層２６の上に積層されためっき層２８とを含む。

第１の外部電極２４ａは、積層体１２の第１の端面１２ｅ上および少なくとも実装面に実装されることとなる第２の主面１２ｂの一部分に配置されている。あるいは、第１の外部電極２４ａは、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分にも配置されていてもよい。第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆ上および少なくとも実装面に実装されることとなる第２の主面１２ｂの一部分に配置されている。あるいは、第２の外部電極２４ｂは、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分にも配置されていてもよい。第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。

（ａ）下地電極層
下地電極層２６は、第１の下地電極層２６ａと第２の下地電極層２６ｂとを有する。
第１の下地電極層２６ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。
また、第２の下地電極層２６ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。

下地電極層２６は、焼付け層または導電性樹脂層または薄膜層などから選ばれる少なくとも１つを含む。

まず、下地電極層２６が、焼付け層で形成された第１の下地電極層２６ａおよび第２の下地電極層２６ｂについて説明する。

焼付け層は、ガラス成分と金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金またはＡｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌまたはＬｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラス成分および金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、セラミック層１４および内部電極層１６と同時に焼成したものでもよく、セラミック層１４および内部電極層１６を焼成した後に焼き付けたものでもよい。

第１の端面１２ｅに位置する第１の下地電極層２６ａおよび第２の端面１２ｆに位置する第２の下地電極層２６ｂの高さ方向（ｘ方向）の中央部におけるそれぞれの焼付け層の厚みは、１０μｍ以上２００μｍ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層２６を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層２６ａおよび第２の下地電極層２６ｂである長さ方向（ｚ方向）の中央部におけるそれぞれの焼付け層の厚みは、１０μｍ以上２００μｍ以下程度であることが好ましい。

次に、下地電極層２６が、導電性樹脂層で形成された第１の下地電極層２６ａおよび第２の下地電極層２６ｂについて説明する。
導電性樹脂層は複数層あってもよい。
導電性樹脂層は、焼付け層の表面に焼付け層を覆うように配置されるか、積層体１２の表面に直接配置されてもよい。

第１の端面１２ｅに位置する第１の下地電極層２６ａおよび第２の端面１２ｆに位置する第２の下地電極層２６ｂの高さ方向（ｘ方向）の中央部におけるそれぞれの導電性樹脂層の厚みは、たとえば、１０μｍ以上２００μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層２６を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層２６ａおよび第２の下地電極層２６ｂである長さ方向（ｚ方向）の中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上５０μｍ以下程度であることが好ましい。

導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミック電子部品に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミック電子部品へのクラックを防止することができる。

導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕまたはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には、金属粉としてＣｕやＮｉを用いることが好ましい。また、Ｃｕに酸化防止処理を施したものを使用することもできる。特に、導電性樹脂層に含まれる金属としてＡｇの導電性金属粉を用いる理由は、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、かつ、Ａｇは貴金属であるため耐酸化性が高いからである。なお、導電性樹脂層に含まれる金属としてＡｇコーティングされた金属を用いる理由は、上記のＡｇの特性を保ちつつ、母材の金属を安価なものにすることが可能だからである。

導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属（導電性フィラー）は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。

導電性樹脂層の樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂またはポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂の一つである。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系またはイミダゾール系など公知の種々の化合物を使用することができる。

また、下地電極層２６が薄膜層の場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。

（ｂ）めっき層
めっき層２８は、第１のめっき層２８ａおよび第２のめっき層２８ｂを有する。
第１のめっき層２８ａは、第１の下地電極層２６ａの表面を覆うように配置されている。第２のめっき層２８ｂは、第２の下地電極層２６ｂの表面を覆うように配置されている。

第１のめっき層２８ａおよび第２のめっき層２８ｂの金属材料としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金またはＡｕ等から選ばれる少なくとも１つを含む。

第１のめっき層２８ａおよび第２のめっき層２８ｂは複数層により形成されていてもよい。好ましくは、第１のめっき層２８ａは、Ｎｉめっき層とＳｎめっき層との２層構造である。第２のめっき層２８ｂも、Ｎｉめっき層とＳｎめっき層との２層構造である。Ｎｉめっき層は、積層セラミックコンデンサ１０を実装する際に、実装に用いられるはんだによって下地電極層２６が侵食されることを防止することができる。Ｓｎめっき層は、積層セラミックコンデンサ１０を実装する際のはんだの濡れ性を向上させ、積層セラミックコンデンサ１０の実装を容易にすることができる。めっき層２８の一層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。

また、下地電極層２６を設けないで、めっき層２８だけで外部電極２４が形成されてもよい。この場合、めっき層２８は、ガラスを含まないことが好ましい。めっき層２８の単位体積当たりの金属割合は、９９ｖｏｌ％以上であることが好ましい。めっき層２８は、下地電極層２６が設けられないで、積層体１２の表面に直接形成される。すなわち、積層セラミックコンデンサ１０は、積層体１２の第１の端面ｅに露出した第１の内部電極層１６ａに直接に電気的に接続される第１のめっき層２８ａと、積層体１２の第２の端面ｆに露出した第２の内部電極層１６ｂに直接に電気的に接続される第２のめっき層２８ｂとを含む。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層２８が形成されてもよい。

めっき層２８は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含む２層構造であることが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、積層セラミックコンデンサ１０を実装する際に、実装に用いられるはんだをバリアする性能を有するＮｉを用いて形成されることが好ましい。上層めっき電極は、積層セラミックコンデンサ１０を実装する際のはんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。

また、例えば、第１の内部電極層１６ａおよび第２の内部電極層１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極２４ａおよび第２の外部電極２４ｂはそれぞれ、下層めっき電極のみで構成されていてもよい。

めっき層２８は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。

下地電極層２６を設けないで配置するめっき層２８の１層当たりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。

積層体１２および２つの外部電極２４を含む積層セラミックコンデンサ１０の長さ方向ｚのＬ寸法は、０．２ｍｍ以上１０ｍｍ以下であり、積層セラミックコンデンサ１０の積層方向ｘのＴ寸法は、０．１ｍｍ以上５ｍｍ以下であり、積層セラミックコンデンサ１０の幅方向ｙのＷ寸法は、０．１ｍｍ以上１０ｍｍ以下であることが好ましい。

２．積層セラミック電子部品の製造方法
次に、本発明にかかる積層セラミックコンデンサ１０の製造方法について説明する。

まず、誘電体シートと内部電極層用の導電性ペーストとが準備される。誘電体シートや内部電極層用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。

内部電極層用の導電性ペーストは、１種の金属種を含む導電性ペーストＡと、導電性ペーストＡの金属種と５０％以上の異種金属を含む導電性ペーストＢを準備する。ここで、導電性ペーストＡは、第１の内部電極１６ａの第１の内側電極部４２ａとなる部分の導電性ペースト、および、第２の内部電極１６ｂの第２の内側内部電極４２ｂとなる部分の導電性ペーストである。導電性ペーストＢは、第１の内部電極１６ａの第１の内側電極部４２ａとなる部分の導電性ペースト、および、第２の内部電極１６ｂの第２の内側内部電極４２ｂとなる部分の導電性ペーストである。

次に、誘電体シート上に、例えば、インクジェット印刷や２色グラビア印刷などによって、所定の印刷パターンで内部電極層用の導電性ペーストＡを印刷し、第１の内部電極１６ａの第１の内側電極部４２ａのパターン、あるいは、第２の内部電極１６ｂの第２の内側内部電極４２ｂのパターンを形成する。
その後、別の所定の印刷パターンで内部電極層用の導電性ペーストＢを印刷し、前記導電性ペーストＡの外周部に、第１の内部電極１６ａの第１の外周内部電極４０ａのパターン、あるいは、第２の内部電極１６ｂの第２の外周内部電極４０ｂのパターンを形成する。

なお、導電性ペーストＡおよび導電性ペーストＢの金属種や線膨張係数は、使用する導電性ペーストＡおよび導電性ペーストＢの組成で制御する。内部電極１６の外周内部電極４０および内側内部電極４２の幅や形状は、印刷パターンにより制御する。

内部電極層パターンが印刷されていない外層用の誘電体シートが所定枚数積層され、その上に内部電極層パターンが印刷された誘電体シートが順次積層され、さらに、その上に外層用の誘電体シートが所定枚数積層され、積層シートが作製される。

そして、積層シートは、静水圧プレスなどの手段により積層方向ｘに圧着され、積層ブロックが作製される。

その後、積層ブロックは、所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、生の積層体チップに対してバレル研磨などを施し、積層体１２の角部および稜線部に丸みをつけてもよい。

さらにその後に、積層体チップを焼成し積層体１２を作製する。焼成温度は、セラミック層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。

最後に、積層体１２の両端面に外部電極２４の下地電極層２６となる導電性ペーストを塗布し、下地電極層２６を形成する。本発明の実施の形態は、下地電極層２６として、焼付け層を形成した。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法によって塗布し、その後、焼き付け処理を行い、下地電極層２６を形成する。この時の焼き付け処理の温度は、７００℃以上９００℃であることが好ましい。必要に応じて、焼付け層の表面にめっきを施してもよい。

なお、下地電極層２６を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成しないで、導電性樹脂層を単体で積層体１２上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを、焼付け層上もしくは積層体１２上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ₂雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。

また、下地電極層２６を薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とされる。

さらに、下地電極層２６を設けないで、積層体１２の内部電極層１６の露出部にめっき層２８を設けてもよい。その場合は、以下の方法で形成することができる。
積層体１２の第１の端面１２ｅおよび第２の端面１２ｆにめっき処理を施し、内部電極層１６の露出部上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっきおよび無電解めっきのいずれかを採用してもよいけれども、無電解めっきは、めっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっき法を用いることが好ましい。また、必要に応じて、下層めっき電極の表面上に、上層めっき電極を同様に形成してもよい。

その後、下地電極層２６の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層２８が形成される。本実施の形態では、焼き付け層上に、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、積層セラミックコンデンサ１０が得られる。

３．実験例
（Ａ）内部電極層の組成の影響、並びに、長さａおよび長さｂの影響
上記の製造方法にしたがって、積層セラミック電子部品として、積層セラミックコンデンサを、表１に示すサンプルＮｏ．１〜Ｎｏ．１２毎に１００個作製した。その後、クラック発生率および等価直列抵抗（ＥＳＲ）の測定を行い、内部電極層の組成の影響、並びに、長さａおよび長さｂの影響を調査した。

サンプルＮｏ．１は、図７に示した従来の内部電極層５６を有するコンデンサである。
サンプルＮｏ．２〜Ｎｏ．７は、本発明の内部電極層１６の組成の影響を調査するために、内側内部電極４２に用いられる金属種と外周内部電極４０に用いられる金属種とを変化させたコンデンサである。
サンプルＮｏ．８〜Ｎｏ．１２は、本発明の内部電極層１６の外周内部電極４０の幅の長さａおよび内側内部電極４２の幅の長さｂの影響を調査するために、長さａと長さｂとを変化させたコンデンサである。

なお、本発明の効果を明確にするために、焼成の雰囲気および電極収縮タイミングを、通常の焼成条件から変更し、全てのサンプルにおいてクラックが発生し易い焼成条件で加速評価した。

サンプルＮｏ．１〜Ｎｏ．１２の積層セラミックコンデンサの仕様は以下のとおりである。
・サイズＬ×Ｗ×Ｔ（設計値）：１．６ｍｍ×０．８ｍｍ×０．８ｍｍ
・セラミック材料：ＣａＺｒＯ₃

（ａ）クラック発生率の算出方法
作製した積層セラミックコンデンサは、その外観を金属顕微鏡で確認し、クラックの発生の有無を確認し、クラック発生率を算出した。

（ｂ）等価直列抵抗（ＥＳＲ）の測定方法
積層セラミックコンデンサを、はんだを用いて測定用基板に実装した後、測定周波数を１ＭＨｚとし、ネットワークアナライザを用いてＥＳＲを測定した。ＥＳＲの測定値は、１００個のサンプルから５個のサンプルを任意に抽出し、５個測定した結果の平均値である。

（ｃ）長さａおよび長さｂの測定方法
積層セラミックコンデンサを、樹脂で固めた後、第１の端面１２ｅもしくは第２の端面１２ｆの方向から、第１の主面１２ａおよび第２の主面１２ｂ、または、第１の側面１２ｃおよび第２の側面１２ｄと略垂直になるように研磨し、断面（ＷＴ断面）を露出させた。ここでは、第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚのＬ寸法の１／２の位置まで研磨を行った。その後、研磨断面をエネルギー分散型Ｘ線分析（ＥＤＸ）で組成分析を行い、組成の違いを見て第１の主面と第２の主面を結ぶ厚み方向ｘのＴ寸法の１／２における第１の内部電極層１６ａもしくは第２の内部電極層１６ｂの長さａおよび長さｂを測定した。長さａおよび長さｂの測定値は、１００個のサンプルから５個のサンプルを任意に抽出し、５個測定した結果の平均値である。

以上の積層セラミックコンデンサの内部電極層の組成の影響、並びに、長さａおよび長さｂの影響による、クラック発生率とＥＳＲ測定結果とを表１に示す。

表１のサンプルＮｏ．２〜Ｎｏ．４において、内部電極層１６の外周内部電極４０に用いられる金属種には、内側内部電極４２に用いられる金属種Ｎｉと異なる金属種Ｆｅが５０％以上含まれているため、生の積層体チップを焼成する時の収縮差を低減することができ、クラックの発生が抑制できることが確認された。

一方、サンプルＮｏ．５およびＮｏ．６において、内部電極層１６の外周内部電極４０に用いられる金属種には、内側内部電極４２に用いられる金属種Ｎｉと異なる金属種Ｆｅが５０％未満しか含まれていないため、生の積層体チップを焼成する時の収縮差を低減することができず、クラックの発生が抑制できないことが確認された。

さらに、サンプルＮｏ．７（サンプルＮｏ．４の内部電極層１６の外周内部電極４０および内側内部電極４２の金属種の組成を逆にしたサンプル）においても、内部電極層１６の外周内部電極４０に用いられる金属種Ｎｉには、内側内部電極４２に用いられる金属種ＮｉおよびＦｅのいずれか１つと異なる金属種が全く含まれていないため、生の積層体チップを焼成する時の収縮差を低減することができず、焼成後のクラック発生率は低減しなかった。

また、サンプルＮｏ．８に示すように、内部電極層１６ｂの外周内部電極４０の幅の長さａが、５μｍ＜ａであるため、外周内部電極４０の領域が小さ過ぎる場合は、生の積層体チップを焼成する時の収縮差を低減することができず、焼成後のクラック発生率は低減しなかった。

さらに、サンプルＮｏ．９〜Ｎｏ．１２に示すように、内部電極層１６の外周内部電極４０の幅の長さａおよび内側内部電極４２の幅の長さｂが、関係式ａ＞３０μｍ、および、関係式ｂ／ａ＜２０の場合は、外周内部電極４０の電気抵抗が大きいため、ＥＳＲが悪化した。

以上の結果から、関係式５μｍ＜ａ＜３０μｍ、および、関係式ｂ／ａ≧２０を満足することで、クラックの低減だけでなく、ＥＳＲの値も抑制することができることがわかった。

（Ｂ）線膨張係数の影響
上記の製造方法にしたがって、積層セラミックコンデンサを、表２に示すサンプルＮｏ．１３〜Ｎｏ．１５毎に１００個作製した。その後、クラック発生率を算出し、線膨張係数の影響を調査した。

サンプルＮｏ．１３は、図７に示した従来の内部電極層５６を有するコンデンサである。
サンプルＮｏ．１４は、内側内部電極４２の金属種Ｎｉの線膨張係数Ａが１３．３×１０^-6／℃であり、外周内部電極４０の金属種Ｎｉ＋Ｐｄの線膨張係数Ｂが１２．０×１０^-6／℃であり、セラミック層１４のＢａＴｉＯ₃の線膨張係数Ｃが８．２×１０^-6／℃であり、Ａ＞Ｂ＞Ｃの関係を有するコンデンサである。
サンプルＮｏ．１５（サンプルＮｏ．１４の内部電極層１６の外周内部電極４０および内側内部電極４２の金属種の組成を逆にしたサンプル）は、内側内部電極４２の金属種Ｎｉ＋Ｐｄの線膨張係数Ａが１２．０×１０^-6／℃であり、外周内部電極４０の金属種Ｎｉの線膨張係数Ｂが１３．３×１０^-6／℃であり、セラミック層１４のＢａＴｉＯ₃の線膨張係数Ｃが８．２×１０^-6／℃であり、Ｂ＞Ａ＞Ｃの関係を有するコンデンサである。

サンプルＮｏ．１３〜Ｎｏ．１５の積層セラミックコンデンサの仕様は以下のとおりである。
・サイズＬ×Ｗ×Ｔ（設計値）：１．５ｍｍ×０．６ｍｍ×０．６ｍｍ
・セラミック材料：ＣａＺｒＯ₃

以上の積層セラミックコンデンサのクラック発生率の測定結果を表２に示す。

表２のサンプルＮｏ．１４において、線膨張係数がＡ＞Ｂ＞Ｃの関係を有することにより、生の積層体チップを焼成する時の収縮差を低減することができ、クラックが発生しないことを確認した。
一方、サンプルＮｏ．１５は、線膨張係数がＢ＞Ａ＞Ｃの関係を有しているため、生の積層体チップを焼成する時の収縮差を低減することができず、焼成後のクラック発生率は低減しなかった。
以上の結果から、内側内部電極の線膨張係数Ａ＞外周内部電極の線膨張係数Ｂ＞セラミック層の線膨張係数Ｃにすることで、本発明の効果が発現することが確認できた。

なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。

１０ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１４ａ 内層部
１４ｂ 外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 第３の内部電極層（浮き内部電極層）
１８ 対向電極部
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部
２２ｂ 端部
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 下地電極層
２６ａ 第１の下地電極層
２６ｂ 第２の下地電極層
２８ めっき層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
４０ 外周内部電極
４０ａ 第１の外周内部電極
４０ｂ 第２の外周内部電極
４２ 内側内部電極
４２ａ 第１の内側内部電極
４２ｂ 第２の内側内部電極
ａ 外周内部電極の幅の長さ
ａ１ 第１の外周内部電極の幅の長さ
ａ２ 第２の外周内部電極の幅の長さ
ｂ 内側内部電極の幅の長さ
ｂ１ 第１の内側内部電極の幅の長さ
ｂ２ 第２の内側内部電極の幅の長さ
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向

Claims (3)

1. 複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記積層方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
   前記内部電極層は、前記第１の端面に露出される第１の内部電極層と、前記第２の端面に露出する第２の内部電極層とを有し、
   前記第１の内部電極層に接続され、前記第１の端面上に配置され、前記第１の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面のそれぞれの一部分を覆うように形成された第１の外部電極と、
   前記第２の内部電極層に接続され、前記第２の端面上に配置され、前記第２の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面のそれぞれの一部分を覆うように形成された第２の外部電極と、
   を有する積層セラミック電子部品であって、
   前記第１の内部電極層は、額縁状の第１の外周内部電極と、前記第１の外周内部電極の内側に位置する第１の内側内部電極とを、同じセラミック層上に有し、
   前記第２の内部電極層は、額縁状の第２の外周内部電極と、前記第２の外周内部電極の内側に位置する第２の内側内部電極とを、同じセラミック層上に有し、
   前記第１の外周内部電極および前記第２の外周内部電極に用いられる金属種と、前記第１の内側内部電極および前記第２の内側内部電極に用いられる金属種とは異なり、
   前記第１の外周内部電極および前記第２の外周内部電極に用いられる金属種には、前記第１の内側内部電極および前記第２の内側内部電極に用いられる金属種と異なる金属種が５０％以上含まれており、
   前記第１の側面と前記第２の側面を結ぶ幅方向において、
   前記第１の側面に最も近い前記第１の外周内部電極の幅の長さ、および、前記第２の側面に最も近い前記第１の外周内部電極の幅の長さの少なくともいずれか１つの長さをａ１としたとき、５μｍ＜ａ１であり、
   前記第１の側面に最も近い前記第２の外周内部電極の幅の長さ、および、前記第２の側面に最も近い前記第２の外周内部電極の幅の長さの少なくともいずれか１つの長さをａ２としたとき、５μｍ＜ａ２である、ことを特徴とする積層セラミック電子部品。
2. 前記第１の側面と前記第２の側面を結ぶ幅方向において、
   前記第１の内側内部電極の幅の長さをｂ１としたとき、ａ１＜３０μｍ、ｂ１／ａ１≧２０であり、
   前記第２の内側内部電極の幅の長さをｂ２としたとき、ａ２＜３０μｍ、ｂ２／ａ２≧２０であること、を特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記第１の内側内部電極および前記第２の内側内部電極の線膨張係数をＡとし、前記第１の外周内部電極および前記第２の外周内部電極の線膨張係数をＢとし、前記セラミック層の線膨張係数をＣとしたとき、Ａ＞Ｂ＞Ｃであることを特徴とする、請求項１または請求項２に記載の積層セラミック電子部品。

Images