JP7196817B2 - 積層セラミックコンデンサの使用方法および積層セラミックコンデンサの実装方法 - Google Patents
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Description
本発明は、積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造に関し、特に、高容量の積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造に関する。
近年、電子製品の小型化および多機能化に従い、電子部品も小型化および高機能化される傾向にあるため、積層セラミックコンデンサにおいても、そのサイズが小さく、容量が大きい高容量の製品が要求されている。それに伴い、誘電体層および内部電極の厚さが薄くなり、積層数が増加する積層セラミックコンデンサが製造されている。
しかしながら、容量密度を向上させるために誘電体層を薄層化すると、単位厚さ当りの電圧が高くなるため、誘電体層に掛かる電界強度が高くなる。これにより絶縁破壊電圧（以下、ＢＤＶともいう）は低くなるため、低電圧を印加しても誘電体層の絶縁破壊が発生する可能性が大きくなる。一般的に、積層セラミックコンデンサに電圧を印加する場合、内部電極の長さ方向の中央部に比べて先端部は、積層方向の上下に位置する引出電極からの電界の回り込みが発生するため、中央部よりも高い電界強度となる。特に、内部電極の端部が積層方向に平行に形成されている長方形のパターンである場合、内部電極の積層体から露出していない側の内部電極端部（外部電極に接続されない側の内部電極の端部）と外部電極との間で電界強度がより高くなり、絶縁破壊電圧特性の劣化をもたらす。このように容量密度の確保と電界集中の抑制は相反する関係にある。
上記の課題を解決する技術として、たとえば、特許文献１に開示されるような積層セラミックコンデンサの構造とする場合がある。特許文献１の構造では、直列構造（いわゆる、シリーズ構造）であるため、素子厚を通常構造の１／２以下かつ積層枚数を通常構造の倍以上で作製することで、通常構造と同等の容量密度を確保しつつ、通常構造よりも、高いＢＤＶを確保することが可能となる。なお、シリーズ構造とは、コンデンサ素子の内部において電気的に並列に接続された複数のコンデンサ要素のそれぞれについて、これをさらに電気的に直列に接続された複数のコンデンサ要素にて構成したものであり、このようなシリーズ構造を備えた素子とすることにより、直列に接続されたコンデンサ要素のうちの一方に絶縁破壊が生じた場合にも他方のコンデンサ要素によって電気的な絶縁が保たれることとなり、高い信頼性が得られることになる。
しかしながら、より高容量な積層セラミックコンデンサが求められる中、特許文献１の構造において有効部の素子厚を薄くすること、または有効部の積み枚数を増やすことは、技術的な課題が大きく容易に実現することが難しい。また、更なる高性能化のためには、特許文献１のようなシリーズ構造よりも、容量密度とＢＤＶとの両立可能な構造が必要となる。
それゆえに、この発明の主たる目的は、シリーズ構造よりも、容量密度の向上と高い絶縁破壊電圧を有しうる積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造を提供することである。
この発明にかかる積層セラミックコンデンサは、積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に互いに対向する第１の主面および第２の主面と、積層方向に直交する幅方向に互いに対向する第１の側面および第２の側面と、積層方向および幅方向に直行する長さ方向に互いに対向する第１の端面および第２の端面と、を有する積層体と、積層体上に配置される外部電極を有する積層セラミックコンデンサであって、外部電極は、第１の端面上に配置される第１の外部電極と、第２の端面上に配置される第２の外部電極と、少なくとも第１の側面または第２の側面のいずれかの面に配置される第３の外部電極および第４の外部電極とを有し、内部電極層は、誘電体層上に配置され、第１の外部電極に接続される第１の内部電極層と、第２の外部電極に接続される第２の内部電極層と、第３の外部電極に接続される第３の内部電極層と、第４の外部電極に接続される第４の内部電極層とを有し、第１の内部電極層は、第２の内部電極層と対向する第１の対向電極部と、第１の端面に引き出される第１の引出電極部を有し、第２の内部電極層は、第１の内部電極層と対向する第２の対向電極部と、第２の端面に引き出される第２の引出電極部を有し、第３の内部電極層は、第１の内部電極層とは離れて配置され、第１の内部電極層の第１の対向電極部の先端付近かつ積層方向に隣接する前記第２の内部電極層の第２の引出電極部との間に位置し、第４の内部電極層は、第２の内部電極層とは離れて配置され、第２の内部電極層の第２の対向電極部の先端付近かつ積層方向に隣接する前記第１の内部電極層の第１の引出電極部との間に位置し、第３の内部電極層は、第１の側面および第２の側面を結ぶ幅方向に延びる第１の側面に引き出される第３の引出電極部と、第３の引出電極部に接続され、第１の端面および第２の端面を結ぶ長さ方向に延びる第１の延長部と、第１の延長部に接続され、第１の側面および第２の側面を結ぶ幅方向に延びる第２の延長部とを有し、第４の内部電極層は、第１の側面および第２の側面を結ぶ幅方向に延びる第２の側面に引き出される第４の引出電極部と、第４の引出電極部に接続され、第１の端面および第２の端面を結ぶ長さ方向に延びる第３の延長部と、第３の延長部に接続され、第１の側面および第２の側面を結ぶ幅方向に延びる第４の延長部とを有し、第３の内部電極層の第２の延長部の第１の端面側の辺と、第１の内部電極層の第１の対向電極部の第２の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下であり、第４の内部電極層の第４の延長部の第２の端面側の辺と、第２の内部電極層の第２の対向電極部の前記第１の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下であり、第１の内部電極層および第２の内部電極層に印加される電圧＞第３の内部電極層および第４の内部電極層に印加される電圧、かつ、第３の内部電極層および第４の内部電極層に印加される電位は、第１の内部電極層および第２の内部電極層に印加される電位の一方の電位よりは高く、他方の電位よりは低く、なるように、第１の内部電極層および第２の内部電極層に印加する電位と、第３の内部電極層および第４の内部電極層に印加する電位を異ならせて用いる、ことを特徴とする、積層セラミックコンデンサの使用方法である。
この発明にかかる積層セラミックコンデンサによれば、第３の内部電極層は、第１の内部電極層とは離れて配置され、第１の内部電極層の第１の対向電極部の先端付近かつ積層方向に隣接する前記第２の内部電極層の第２の引出電極部との間に位置し、第４の内部電極層は、第２の内部電極層とは離れて配置され、第２の内部電極層の第２の対向電極部の先端付近かつ積層方向に隣接する前記第１の内部電極層の第１の引出電極部との間に位置する。
これにより、図１に示す積層セラミックコンデンサは、第１の内部電極層および第２の内部電極層に印加する電位と、第３の内部電極層および第４の内部電極層に印加する電位を異ならせて用いることが可能となる。
その結果、第３の内部電極層および第４の内部電極層を第１の内部電極層および第２の内部電極層に隣接させるように配置することで、第１の内部電極層の第１の引出電極部から、異なる誘電体層上に配置される第２の内部電極層の先端部への電界の回り込みと、第２の内部電極層の第２の引出電極部から、異なる誘電体層上に配置される第１の内部電極層１６ａの先端部への電界の回り込みと、を抑制することが可能となる。
これにより、図１に示す積層セラミックコンデンサは、第１の内部電極層および第２の内部電極層に印加する電位と、第３の内部電極層および第４の内部電極層に印加する電位を異ならせて用いることが可能となる。
その結果、第３の内部電極層および第４の内部電極層を第１の内部電極層および第２の内部電極層に隣接させるように配置することで、第１の内部電極層の第１の引出電極部から、異なる誘電体層上に配置される第２の内部電極層の先端部への電界の回り込みと、第２の内部電極層の第２の引出電極部から、異なる誘電体層上に配置される第１の内部電極層１６ａの先端部への電界の回り込みと、を抑制することが可能となる。
この発明によれば、シリーズ構造よりも、容量密度の向上と高い絶縁破壊電圧を有しうる積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造が得られる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
１．積層セラミックコンデンサ
（第１の実施の形態）
この発明の第１の実施の形態にかかる積層セラミックコンデンサ１０Ａについて説明する。図１は、本発明の第１の実施の形態に係る積層セラミックコンデンサの一例を示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図２の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２の線ＩＶ－ＶＩにおける断面図である。
（第１の実施の形態）
この発明の第１の実施の形態にかかる積層セラミックコンデンサ１０Ａについて説明する。図１は、本発明の第１の実施の形態に係る積層セラミックコンデンサの一例を示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図２の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２の線ＩＶ－ＶＩにおける断面図である。
図１ないし図４に示すように、積層セラミックコンデンサ１０Ａは、直方体状の積層体１２と外部電極２４とを含む。
積層体１２は、積層された複数の誘電体層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。積層体１２の第１の主面１２ａおよび第２の主面１２ｂは、積層セラミックコンデンサ１０Ａが実装される面（実装面）と平行な面をさす。特に、第２の主面１２ｂは、実際に実装面に実装される面である。
この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。さらに、積層体１２の長さ方向ｚの寸法は、幅方向ｙの寸法よりも必ずしも長いとは限らない。
積層される誘電体層１４の枚数は、特に限定されないが、１０枚以上１０００枚以下であることが好ましい（後述する外層部１５ａも含む。）。
積層体１２は、単数もしくは複数枚の誘電体層１４とそれらの上に配置される複数枚の内部電極層１６から構成される内層部１５ａと、複数枚の誘電体層１４から構成される外層部１５ｂ，１５ｃとを含む。外層部１５ｂは、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数枚の誘電体層１４の集合体である。外層部１５ｃは、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数枚の誘電体層１４の集合体である。そして、両外層部１５ｂ，１５ｃに挟まれた領域が内層部１５ａである。外層部１５ｂ，１５ｃの厚みは、たとえば、５０μｍ以上４００μｍ以下である。
積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法は、０．２ｍｍ以上７．０ｍｍ以下、幅方向ｙの寸法は、０．１ｍｍ以上６．０ｍｍ以下、積層方向ｘの寸法は、０．１ｍｍ以上３．０ｍｍ以下であることが好ましい。
誘電体層１４は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
焼成後の誘電体層１４の厚みは、０．５μｍ以上３０．０μｍ以下であることが好ましい。
積層された複数の内部電極層１６は、図２ないし図４に示すように、複数の第１の内部電極層１６ａ、複数の第２の内部電極層１６ｂ、複数の第３の内部電極層１６ｃおよび複数の第４の内部電極層１６ｄを有する。
第１の内部電極層１６ａは後述される第１の外部電極２４ａに接続されている。
第２の内部電極層１６ｂは後述される第２の外部電極２４ｂに接続されている。
第３の内部電極層１６ｃは後述される第３の外部電極２４ｃに接続されている。
第４の内部電極層１６ｄは後述される第４の外部電極２４ｄに接続されている。
第２の内部電極層１６ｂは後述される第２の外部電極２４ｂに接続されている。
第３の内部電極層１６ｃは後述される第３の外部電極２４ｃに接続されている。
第４の内部電極層１６ｄは後述される第４の外部電極２４ｄに接続されている。
第１の内部電極層１６ａは、図２および図３に示すように、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。
第２の内部電極層１６ｂは、図２および図４に示すように、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
第２の内部電極層１６ｂは、図２および図４に示すように、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂの総枚数は、例えば、５枚以上１０００枚以下であることが好ましい。
第１の内部電極層１６ａおよび第２の内部電極層１６ｂの総枚数は、例えば、５枚以上１０００枚以下であることが好ましい。
第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａと第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と第１の内部電極層１６ａの第１の引出電極部２０ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と第２の内部電極層１６ｂの第２の引出電極部２ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第１の内部電極層１６ａの第１の引出電極部２０ａと第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパー状）形成されていたりしてもよい。
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と第１の内部電極層１６ａの第１の引出電極部２０ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層１６ｂの第２の対向電極部１８ｂの幅と第２の内部電極層１６ｂの第２の引出電極部２ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第３の内部電極層１６ｃは、図２および図３に示すように、第１の内部電極層１６ａとは離れて配置され、第１の内部電極層１６ａの第１の対向電極部１８ａの先端付近と、積層方向ｘに隣接する第２の内部電極層１６ｂの第２の引出電極部２０ｂとの間に位置する。具体的には、第３の内部電極層１６ｃは、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙに延びる第１の側面１２ｃに引き出される第３の引出電極部３０ａと、第３の引出電極部３０ａに接続され、第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚに延びる第１の延長部３２ａと、第１の延長部３２ａに接続され、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙに延びる第２の延長部３４ａとを有する。
第４の内部電極層１６ｄは、図２および図４に示すように、第２の内部電極層１６ｂとは離れて配置され、第２の内部電極層１６ｂの第２の対向電極部１８ｂの先端付近と、積層方向ｘに隣接する第１の内部電極層１６ａの第１の引出電極部２０ａとの間に位置する。具体的には、第４の内部電極層１６ｄは、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙに延びる第２の側面１２ｄに引き出される第４の引出電極部３０ｂと、第４の引出電極部３０ｂに接続され、第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚに延びる第３の延長部３２ｂと、第３の延長部３２ｂに接続され、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙに延びる第４の延長部３４ｂとを有する。
また、第３の内部電極層１６ｃは、第１の内部電極層１６ａが配置されている誘電体層１４と同じ誘電体層１４上に位置する。これにより、第３の内部電極層１６ｃを別層に配置する必要が無くなるため、積層枚数の低減に繋がり、コストダウンに寄与できる。
また、第４の内部電極層１６ｄは、第２の内部電極層１６ｂが配置されている誘電体層１４と同じ誘電体層１４上に位置する。これにより、第４の内部電極層１６ｃを別層に配置する必要が無くなるため、積層枚数の低減に繋がり、コストダウンに寄与できる。
また、第４の内部電極層１６ｄは、第２の内部電極層１６ｂが配置されている誘電体層１４と同じ誘電体層１４上に位置する。これにより、第４の内部電極層１６ｃを別層に配置する必要が無くなるため、積層枚数の低減に繋がり、コストダウンに寄与できる。
さらに、第３の内部電極層１６ｃは、第１の内部電極層１６ａが配置されている誘電体層１４と同じ誘電体層１４上に位置することで、同じ印刷パターン(印刷版)を用いて第１の内部電極層１６ａおよび第３の内部電極層１６ｃを同時に印刷することができ、第４の内部電極層１６ｄは、第２の内部電極層１６ｂが配置されている誘電体層１４と同じ誘電体層１４上に位置することで、第２の内部電極層１６ｂおよび第４の内部電極層１６ｄを同時に印刷することができる。これにより、それぞれ位置について精度よく印刷することが可能となる。したがって、これにより、第１の内部電極層１６ａと第３の内部電極層１６ｃとの間の距離、および第２の内部電極層１６ｂと第４の内部電極層１６ｄとの間の距離を一定に保つことが容易となり、安定したＢＤＶの低減効果を発現することができる。
そして、第３の内部電極層１６ｃの第１の延長部３２ａと、第４の内部電極層１６ｄの第３の延長部３２ｂは、相反する方向に延びる。
このとき、第３の内部電極層１６ｃの第１の延長部３２ａの第１の側面１２ｃ側の辺と、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の側面１２ｄ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の側面１２ｄ側の端部の辺に集中する電界を和らげることができる。
また、第４の内部電極層１６ｄの第３の延長部３２ｂの第２の側面１２ｄ側の辺と、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の側面１２ｃ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の側面１２ｃ側の端部の辺に集中する電界を和らげることができる。
また、第４の内部電極層１６ｄの第３の延長部３２ｂの第２の側面１２ｄ側の辺と、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の側面１２ｃ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の側面１２ｃ側の端部の辺に集中する電界を和らげることができる。
このとき、第３の内部電極層１６ｃの第２の延長部３４ａの第１の端面１２ｅ側の辺と、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の端面１２ｆ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の端面１２ｆ側の端部の辺に集中する電界を和らげることができるため、本施策を導入しない構造と比較してＢＤＶの向上による静電容量密度×ＢＤＶの値の向上の効果を得ることができる。
また、第４の内部電極層１６ｄの第４の延長部３４ｂの第２の端面１２ｆ側の辺と、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺に集中する電界を和らげることができるため、本施策を導入しない構造と比較してＢＤＶの向上による静電容量密度×ＢＤＶの値の向上の効果を得ることができる。
また、第４の内部電極層１６ｄの第４の延長部３４ｂの第２の端面１２ｆ側の辺と、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺との間隔は、５μｍ以上１００μｍ以下であることが好ましい。これにより、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺に集中する電界を和らげることができるため、本施策を導入しない構造と比較してＢＤＶの向上による静電容量密度×ＢＤＶの値の向上の効果を得ることができる。
積層体１２は、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間に形成される積層体１２の側部（Ｗギャップ）２２ａを含み、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（Ｗギャップ）２２ｂを含む。
さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間に形成される積層体１２の端部（Ｌギャップ）２２ｃを含み、および第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（Ｌギャップ）２２ｄを含む。
さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間に形成される積層体１２の端部（Ｌギャップ）２２ｃを含み、および第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（Ｌギャップ）２２ｄを含む。
内部電極層１６は、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
本発明の実施の形態である積層セラミックコンデンサ１０Ａでは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂが誘電体層１４を介して対向することにより容量が形成され、コンデンサの特性が発現する。
本発明の実施の形態である積層セラミックコンデンサ１０Ａでは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂが誘電体層１４を介して対向することにより容量が形成され、コンデンサの特性が発現する。
外部電極２４は、第１の外部電極２４ａ、第２の外部電極２４ｂ、第３の外部電極２４ｃおよび第４の外部電極２４ｄを有する。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。なお、第１の外部電極２４ａは、少なくとも、実装面側に位置する積層体１２の第１の主面１２ａの一部もしくは第２の主面１２ｂの一部にまで延びて形成されていることが好ましい。
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。なお、第２の外部電極２４ｂは、少なくとも、実装面側に位置する積層体１２の第１の主面１２ａの一部もしくは第２の主面１２ｂの一部にまで延びて形成されていることが好ましい。
第３の外部電極２４ｃは、少なくとも第１の側面１２ｃまたは第２の側面１２ｄのいずれかの面に配置されている。第３の外部電極２４ｃは、第３の内部電極層１６ｃに接続され、第１の側面１２ｃ上および第１の主面１２ａの一部、第２の主面１２ｂの一部にまで延びるように形成される。なお、第３の外部電極２４ｃは、第１の側面１２ｃまたは第２の側面１２ｄのみに形成されていてもよい。また、第１の主面１２ａの一部、第２の主面１２ｂの一部に形成される第３の外部電極２４ｃの形状は特に限定されない。
第４の外部電極２４ｄは、少なくとも第１の側面１２ｃまたは第２の側面１２ｄのいずれかの面に配置されている。第４の外部電極２４ｄは、第４の内部電極層１６ｄに接続され、第２の側面１２ｃ上および第１の主面１２ａの一部、第２の主面１２ｂの一部にまで延びるように形成される。なお、第４の外部電極２４ｄは、第１の側面１２ｃまただは第２の側面１２ｄのみに形成されていてもよい。また、第１の主面１２ａの一部、第２の主面１２ｂの一部に形成される第４の外部電極２４ｄの形状は特に限定されない。
第１の外部電極２４ａは、積層体１２の上に配置される第１の下地電極層２６ａと、第１の下地電極層２６ａの表面を覆うように配置される第１のめっき層２８ａとを含む。
第２の外部電極２４ｂは、積層体１２の上に配置される第２の下地電極層２６ｂと、第１の下地電極層２６ｂの表面を覆うように配置される第２のめっき層２８ｂとを含む。
第３の外部電極２４ｃは、積層体１２の上に配置される第３の下地電極層２６ｃと、第３の下地電極層２６ｃの表面を覆うように配置される第１のめっき層２８ｃとを含む。
第４の外部電極２４ｄは、積層体１２の上に配置される第４の下地電極層２６ｄと、第４の下地電極層２６ｄの表面を覆うように配置される第２のめっき層２８ｄとを含む。
第２の外部電極２４ｂは、積層体１２の上に配置される第２の下地電極層２６ｂと、第１の下地電極層２６ｂの表面を覆うように配置される第２のめっき層２８ｂとを含む。
第３の外部電極２４ｃは、積層体１２の上に配置される第３の下地電極層２６ｃと、第３の下地電極層２６ｃの表面を覆うように配置される第１のめっき層２８ｃとを含む。
第４の外部電極２４ｄは、積層体１２の上に配置される第４の下地電極層２６ｄと、第４の下地電極層２６ｄの表面を覆うように配置される第２のめっき層２８ｄとを含む。
第１の下地電極層２６ａ、第２の下地電極層２６ｂ、第３の下地電極層２６ｃおよび第４の下地電極層２６ｄ（以下、単に下地電極層ともいう）は、それぞれ、焼付け層、導電性樹脂層、薄膜層などから選ばれる少なくとも１つを含む。
まず、下地電極層が、焼付け層で形成された第１の下地電極層２６ａ、第２の下地電極層２６ｂ、第３の下地電極層２６ｃ、第４の下地電極層２６ｄについて説明する。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、誘電体層１４および内部電極層１６と同時に焼成したものでもよく、誘電体層１４および内部電極層１６を焼成した後に焼き付けたものでもよい。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、誘電体層１４および内部電極層１６と同時に焼成したものでもよく、誘電体層１４および内部電極層１６を焼成した後に焼き付けたものでもよい。
第１の端面１２ｅおよび第２の端面１２ｆに位置する下地電極層の高さ方向中央部におけるそれぞれの焼付け層の厚みは、５μｍ以上３００μｍ以下であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層２６ａおよび第２の下地電極層２６ｂである長さ方向ｚの中央部におけるそれぞれの焼付け層の厚みは、たとえば、５μｍ以上３００μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する第１の下地電極層２６ａおよび第２の下地電極層２６ｂである長さ方向ｚの中央部におけるそれぞれの焼付け層の厚みは、たとえば、５μｍ以上３００μｍ以下程度であることが好ましい。
次に、下地電極層が、導電性樹脂層で形成された第１の下地電極層２６ａ、第２の下地電極層２６ｂ、第３の下地電極層２６ｃおよび第４の下地電極層２６ｄについて説明する。
導電性樹脂層は、焼付け層の表面に焼付け層を覆うように配置されるか、積層体１２の表面に直接配置されてもよい。また、導電性樹脂層は、複数層であってもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
導電性樹脂層は、焼付け層の表面に焼付け層を覆うように配置されるか、積層体１２の表面に直接配置されてもよい。また、導電性樹脂層は、複数層であってもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。また、Ｃｕに酸化防止処理を施したものを使用することもできる。特に、導電性樹脂層に含まれる金属としてＡｇの導電性金属粉を用いることは、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いため、好ましい。なお、導電性樹脂層に含まれる金属としてＡｇコーティングされた金属を用いることは、上記のＡｇの特性を保ちつつ、母材の金属を安価なものにすることが可能になるため、好ましい。
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属（導電性フィラー）は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属（導電性フィラー）は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層の樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂の一つである。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール樹脂、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール樹脂、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
第１の端面１２ｅおよび第２の端面１２ｆに位置する下地電極層の高さ方向ｘの中央部におけるそれぞれの導電性樹脂層の厚みは、たとえば、５μｍ以上３００μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する下地電極層である長さ方向ｚの中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上３００μｍ以下程度であることが好ましい。
また、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に下地電極層を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、ならびに第１の側面１２ｃおよび第２の側面１２ｄの表面に位置する下地電極層である長さ方向ｚの中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上３００μｍ以下程度であることが好ましい。
また、下地電極層が薄膜層の場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
また、第１のめっき層２８ａおよび第２のめっき層２８ｂ（以下、単にめっき層ともいう）としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミックコンデンサ１０Ａを実装する際に、実装に用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミックコンデンサ１０Ａを実装する際に、実装に用いられる半田の濡れ性を向上させ、容易に実装することができる。
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミックコンデンサ１０Ａを実装する際に、実装に用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミックコンデンサ１０Ａを実装する際に、実装に用いられる半田の濡れ性を向上させ、容易に実装することができる。
めっき層一層あたりの厚みは、０．５μｍ以上１０．０μｍ以下であることが好ましい。
なお、下地電極層を設けずに、めっき層だけで外部電極２４を形成してもよい。以下、下地電極層を設けずに、めっき層を設ける構造について説明する。
第１の外部電極２４ａ、第２の外部電極２４ｂ、第３の外部電極２４ｃおよび第４の外部電極２４ｄのそれぞれは、下地電極層が設けられず、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０Ａは、内部電極層１６に電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、たとえば、内部電極層１６がＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１の外部電極２４ａ、第２の外部電極２４ｂ、第３の外部電極２４ｃおよび第４の外部電極２４ｄはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９ｖｏｌ％以上であることが好ましい。
第１の外部電極２４ａ、第２の外部電極２４ｂ、第３の外部電極２４ｃおよび第４の外部電極２４ｄのそれぞれは、下地電極層が設けられず、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０Ａは、内部電極層１６に電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。
めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
下層めっき電極および上層めっき電極はそれぞれ、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、たとえば、内部電極層１６がＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１の外部電極２４ａ、第２の外部電極２４ｂ、第３の外部電極２４ｃおよび第４の外部電極２４ｄはそれぞれ、下層めっき電極のみで構成されてもよい。
めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
下地電極層を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９ｖｏｌ％以上であることが好ましい。
積層体１２、外部電極２４を含む積層セラミックコンデンサ１０Ａの長さ方向ｚの寸法をＬ寸法とし、積層体１２、外部電極２４を含む積層セラミックコンデンサ１０Ａの積層方向ｘの寸法をＴ寸法とし、積層体１２、外部電極２４を含む積層セラミックコンデンサ１０Ａの幅方向ｙの寸法をＷ寸法とする。
積層セラミックコンデンサ１０Ａの寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上７．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上３．０ｍｍ以下、積層方向ｘのＴ寸法が０．１ｍｍ以上６．０ｍｍ以下であることが好ましい。
積層セラミックコンデンサ１０Ａの寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上７．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上３．０ｍｍ以下、積層方向ｘのＴ寸法が０．１ｍｍ以上６．０ｍｍ以下であることが好ましい。
図１に示す積層セラミックコンデンサ１０Ａによれば、第３の内部電極層１６ｃは、図２および図３に示すように、第１の内部電極層１６ａとは離れて配置され、第１の内部電極層１６ａの第１の対向電極部１８ａの先端付近と、積層方向ｘに隣接する第２の内部電極層１６ｂの第２の引出電極部２０ｂとの間に位置しており、第４の内部電極層１６ｄは、図２および図４に示すように、第２の内部電極層１６ｂとは離れて配置され、第２の内部電極層１６ｂの第２の対向電極部１８ｂの先端付近と、積層方向ｘに隣接する第１の内部電極層１６ａの第１の引出電極部２０ａとの間に位置する。
これにより、図１に示す積層セラミックコンデンサ１０Ａは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加する電位と、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加する電位を異ならせて用いることが可能となる。
したがって、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを第１の内部電極層１６ａおよび第２の内部電極層１６ｂに隣接させるように配置することで、第１の内部電極層１６ａの第１の引出電極部２０ａから、異なる誘電体層１４上に配置される第２の内部電極層１６ｂの先端部への電界の回り込みと、第２の内部電極層１６ｂの第２の引出電極部２０ｂから、異なる誘電体層１４上に配置される第１の内部電極層１６ａの先端部への電界の回り込みと、を抑制することが可能となる。
一方、第３の内部電極層１６ｃの第１の端面１２ｃおよび第２の端面１２ｄと対向する部分の先端部および第４の内部電極層１６ｄの第１の端面１２ｃおよび第２の端面１２ｄと対向する部分の先端部においても、電界の回り込みが発生することで電界集中が生じるものの、
第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加される電圧＞第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加される電圧、かつ、
第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加される電位は、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加される電位の一方の電位よりは高く、他方の電位よりは低い、
関係であるため、
第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを用いない第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電界強度＞第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを用いた場合の第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電界強度、
の関係となり、電界強度を抑制することができる。
このように、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに異なる電位を印加することで、積層体１２の端面に引き出されない側の第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部への電界集中が緩和されることで、第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電圧破壊が起こりにくくなり、静電容量密度を変えることなく、絶縁破壊電圧（ＢＤＶ）を向上させることが可能となる。
これにより、図１に示す積層セラミックコンデンサ１０Ａは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加する電位と、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加する電位を異ならせて用いることが可能となる。
したがって、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを第１の内部電極層１６ａおよび第２の内部電極層１６ｂに隣接させるように配置することで、第１の内部電極層１６ａの第１の引出電極部２０ａから、異なる誘電体層１４上に配置される第２の内部電極層１６ｂの先端部への電界の回り込みと、第２の内部電極層１６ｂの第２の引出電極部２０ｂから、異なる誘電体層１４上に配置される第１の内部電極層１６ａの先端部への電界の回り込みと、を抑制することが可能となる。
一方、第３の内部電極層１６ｃの第１の端面１２ｃおよび第２の端面１２ｄと対向する部分の先端部および第４の内部電極層１６ｄの第１の端面１２ｃおよび第２の端面１２ｄと対向する部分の先端部においても、電界の回り込みが発生することで電界集中が生じるものの、
第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加される電圧＞第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加される電圧、かつ、
第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加される電位は、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加される電位の一方の電位よりは高く、他方の電位よりは低い、
関係であるため、
第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを用いない第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電界強度＞第３の内部電極層１６ｃおよび第４の内部電極層１６ｄを用いた場合の第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電界強度、
の関係となり、電界強度を抑制することができる。
このように、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに異なる電位を印加することで、積層体１２の端面に引き出されない側の第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部への電界集中が緩和されることで、第１の内部電極層１６ａの先端部および第２の内部電極層１６ｂの先端部における電圧破壊が起こりにくくなり、静電容量密度を変えることなく、絶縁破壊電圧（ＢＤＶ）を向上させることが可能となる。
また、いわゆるシリーズ構造により構成された積層セラミックコンデンサと比較して、図１に示す積層セラミックコンデンサ１０Ａは、有効部の誘電体層１４の厚みを厚くすることができ、有効部の誘電体層１４の積み枚数を減らすことが可能となるため、シリーズ構造により構成された積層セラミックコンデンサに対して同様の効果を実現させるよりも、技術的な難易度を克服することができる。
以上のことから、図１に示す積層セラミックコンデンサ１０Ａによれば、シリーズ構造よりも、容量密度の向上と高い絶縁破壊電圧を有しうる積層セラミックコンデンサを提供しうる。
（第２の実施の形態）
本発明の第２の実施の形態に係る積層セラミックコンデンサ１０Ｂについて説明する。図５は、本発明の第２の実施の形態に係る積層セラミックコンデンサの一例を示す図２に対応する断面図である。図６は、図５の線ＶＩ－ＶＩにおける断面図である。図７は、図５の線ＶＩＩ－ＶＩＩにおける断面図である。図８は、図５の線ＶＩＩＩ－ＶＩＩＩにおける断面図である。
第２の実施の形態に係る積層セラミックコンデンサ１０Ｂは、積層体１２の内部における内部電極層１６の配置の態様が異なることを除き、図１に示した第１の実施の形態の積層セラミックコンデンサ１０Ａの構造と同様のものである。従って、積層セラミックコンデンサ１０Ａと同一の部分には同一の符号を付してその説明は省略する。
本発明の第２の実施の形態に係る積層セラミックコンデンサ１０Ｂについて説明する。図５は、本発明の第２の実施の形態に係る積層セラミックコンデンサの一例を示す図２に対応する断面図である。図６は、図５の線ＶＩ－ＶＩにおける断面図である。図７は、図５の線ＶＩＩ－ＶＩＩにおける断面図である。図８は、図５の線ＶＩＩＩ－ＶＩＩＩにおける断面図である。
第２の実施の形態に係る積層セラミックコンデンサ１０Ｂは、積層体１２の内部における内部電極層１６の配置の態様が異なることを除き、図１に示した第１の実施の形態の積層セラミックコンデンサ１０Ａの構造と同様のものである。従って、積層セラミックコンデンサ１０Ａと同一の部分には同一の符号を付してその説明は省略する。
第３の内部電極層１６ｃは、図５ないし図７に示すように、第１の内部電極層１６ａが配置されている誘電体層１４とは異なる誘電体層１４上に設けられる。これにより、印刷精度のバラつきによる第１の内部電極層１６ａと第３の内部電極層１６ｃとの間で短絡するリスクを排除でき、本発明の効果を確保することができる。また、第１の内部電極層１６ａと第３の内部電極層１６ｃとを同一平面上に配置すると第３の内部電極層１６ｃを配置する分、第１の内部電極層１６ａの面積が小さくなり所望の容量が得られない場合がある。これに対して、第１の内部電極層１６ａと第３の内部電極層１６ｃとを異なる誘電体層１４に配置することで容量に与える影響はなくなり、所望の容量を得ることが可能になる。
また、第４の内部電極層１６ｄは、図５ないし図７に示すように、第２の内部電極層１６ｄが配置されている誘電体層１４とは異なる誘電体層１４上に設けられる。これにより、印刷精度のバラつきによる第２の内部電極層１６ｂと第４の内部電極層１６ｄとの間で短絡するリスクを排除でき、本発明の効果を確保することができる。また第２の内部電極層１６ｂと第４の内部電極層１６ｄとを同一平面上に配置すると第４の内部電極層１６ｄを配置する分、第２の内部電極層１６ｂの面積が小さくなり所望の容量が得られない場合がある。これに対して、第２の内部電極層１６ｂと第４の内部電極層１６ｄとを異なる誘電体層１４に配置することで容量に与える影響はなくなり、所望の容量を得ることが可能になる。
このとき、第３の内部電極層１６ｃの第２の延長部３４ａの第１の端面１２ｅ側の辺と、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の端面１２ｆ側の端部の辺との間隔は、０．５μｍ以上１００μｍ以下であることが好ましい。これにより、第１の内部電極層１６ａの第１の対向電極部１８ａの第２の端面１２ｆ側の端部の辺に集中する電界を和らげることができるため、シリーズ構造による積層セラミックコンデンサと比較してＢＤＶの向上の効果を得ることができる。
なお、第３の内部電極層１６ｃの第２の延長部３４ａと第２の内部電極層１６ｂが対向するそれぞれの面の最短距離（すなわち、第３の内部電極層１６ｃの第２の延長部３４ａと第２の内部電極層１６ｂとの間の誘電体層１４の厚み）は、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄが配置されている誘電体層１４の厚みと同等もしくはそれ以上であることが好ましい。これにより、第３の内部電極層１６ｃの第２の延長部３４ａの第２の端面１２ｆ側の辺への過度な電界集中を避けることができるため、本発明の効果を確実に発現させることができる。
なお、第３の内部電極層１６ｃの第２の延長部３４ａと第２の内部電極層１６ｂが対向するそれぞれの面の最短距離（すなわち、第３の内部電極層１６ｃの第２の延長部３４ａと第２の内部電極層１６ｂとの間の誘電体層１４の厚み）は、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄが配置されている誘電体層１４の厚みと同等もしくはそれ以上であることが好ましい。これにより、第３の内部電極層１６ｃの第２の延長部３４ａの第２の端面１２ｆ側の辺への過度な電界集中を避けることができるため、本発明の効果を確実に発現させることができる。
また、第４の内部電極層１６ｄの第４の延長部３４ｂの第２の端面１２ｆ側の辺と、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺との間隔は、０．５μｍ以上１００μｍ以下であることが好ましい。これにより、第２の内部電極層１６ｂの第２の対向電極部１８ｂの第１の端面１２ｅ側の端部の辺に集中する電界を和らげることができるため、シリーズ構造による積層セラミックコンデンサと比較してＢＤＶの向上の効果を得ることができる。
なお、第４の内部電極層１６ｄの第４の延長部３４ｂと第１の内部電極層１６ａが対向するそれぞれの面の最短距離（すなわち、第４の内部電極層１６ｄの第４の延長部３４ｂと第１の内部電極層１６ａとの間の誘電体層１４の厚み）は、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄが配置されている誘電体層１４の厚みと同等もしくはそれ以上であることが好ましい。これにより、第４の内部電極層１６ｄの第４の延長部３４ｂの第１の端面１２ｅ側の辺への過度な電界集中を避けることができるため、本発明の効果を確実に発現させることができる。
なお、第４の内部電極層１６ｄの第４の延長部３４ｂと第１の内部電極層１６ａが対向するそれぞれの面の最短距離（すなわち、第４の内部電極層１６ｄの第４の延長部３４ｂと第１の内部電極層１６ａとの間の誘電体層１４の厚み）は、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄが配置されている誘電体層１４の厚みと同等もしくはそれ以上であることが好ましい。これにより、第４の内部電極層１６ｄの第４の延長部３４ｂの第１の端面１２ｅ側の辺への過度な電界集中を避けることができるため、本発明の効果を確実に発現させることができる。
なお、図７に示す積層セラミックコンデンサ１０Ｂでは、第３の内部電極層１６ｃは、第１の側面１２ｃ側に第３の引出電極部３０ａにより引き出され、第４の内部電極層１６ｄは、第２の側面１２ｄに第４の引出電極部３０ｂにより引き出されているが、これに限るものではなく、第３の内部電極層１６ｃが、第１の側面１２ｃ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第１の側面１２ｃ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第１の側面１２ｃ側にのみ形成されるようにしてもよい。
同様に、第３の内部電極層１６ｃが、第２の側面１２ｄ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第２の側面１２ｄ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第２の側面１２ｄ側にのみ形成されるようにしてもよい。
同様に、第３の内部電極層１６ｃが、第２の側面１２ｄ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第２の側面１２ｄ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第２の側面１２ｄ側にのみ形成されるようにしてもよい。
第２の実施の形態にかかる積層セラミックコンデンサ１０Ｂによれば、積層セラミックコンデンサ１０Ａと同様の効果を奏する。
（第３の実施の形態）
本発明の第３の実施の形態に係る積層セラミックコンデンサ１０Ｃについて説明する。図９は、本発明の第３の実施の形態に係る積層セラミックコンデンサの一例を示す図２に対応する断面図である。図１０は、図９の線Ｘ－Ｘにおける断面図である。
第３の実施の形態に係る積層セラミックコンデンサ１０Ｃは、積層体１２の内部における内部電極層１６の配置の態様が異なることを除き、図１に示した第１の実施の形態の積層セラミックコンデンサ１０Ａの構造と同様のものである。従って、積層セラミックコンデンサ１０Ａと同一の部分には同一の符号を付してその説明は省略する。
本発明の第３の実施の形態に係る積層セラミックコンデンサ１０Ｃについて説明する。図９は、本発明の第３の実施の形態に係る積層セラミックコンデンサの一例を示す図２に対応する断面図である。図１０は、図９の線Ｘ－Ｘにおける断面図である。
第３の実施の形態に係る積層セラミックコンデンサ１０Ｃは、積層体１２の内部における内部電極層１６の配置の態様が異なることを除き、図１に示した第１の実施の形態の積層セラミックコンデンサ１０Ａの構造と同様のものである。従って、積層セラミックコンデンサ１０Ａと同一の部分には同一の符号を付してその説明は省略する。
第３の内部電極層１６ｃは、図５ないし図７に示すように、第１の内部電極層１６ａが配置されている誘電体層１４とは異なる誘電体層１４上に設けられる。そして、第１の内部電極層１６ａの第１の対向電極部１８ａの先端と第３の内部電極層１６ｃとが、オーバーラップするように配置される。このように、第１の内部電極層１６ａの第１の対向電極部１８ａの先端と第３の内部電極層１６ｃとをオーバーラップして配置させた場合、本発明の効果をより高いものとしつつ、印刷の位置精度に依存しない設計が可能となる。これにより、より安定して、本発明の効果を発現させうることができる。
なお、図１０に示す積層セラミックコンデンサ１０Ｃでは、第３の内部電極層１６ｃは、第１の側面１２ｃ側に第３の引出電極部３０ａにより引き出され、第４の内部電極層１６ｄは、第２の側面１２ｄに第４の引出電極部３０ｂにより引き出されているが、これに限るものではなく、第３の内部電極層１６ｃが、第１の側面１２ｃ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第１の側面１２ｃ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第１の側面１２ｃ側にのみ形成されるようにしてもよい。
同様に、第３の内部電極層１６ｃが、第２の側面１２ｄ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第２の側面１２ｄ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第２の側面１２ｄ側にのみ形成されるようにしてもよい。
同様に、第３の内部電極層１６ｃが、第２の側面１２ｄ側に第３の引出電極部３０ａに引き出され、第４の内部電極層１６ｄも、第２の側面１２ｄ側に第４の引出電極部３０ｂにより引き出されるように構成されてもよい。この場合、第３の外部電極２４ｃおよび第４の外部電極２４ｄは、第２の側面１２ｄ側にのみ形成されるようにしてもよい。
また、第４の内部電極層１６ｄは、図５ないし図７に示すように、第２の内部電極層１６ｄが配置されている誘電体層１４とは異なる誘電体層１４上に設けられる。そして、第２の内部電極層１６ｂの第２の対向電極部１８ｂの先端と第４の内部電極層１６ｄとが、オーバーラップするように配置される。このように、第２の内部電極層１６ｂの第２の対向電極部１８ｂの先端と第４の内部電極層１６ｄとをオーバーラップして配置させた場合、本発明の効果をより高いものとしつつ、印刷の位置精度に依存しない設計が可能となる。これにより、より安定して、本発明の効果を発現させうることができる。
第３の実施の形態にかかる積層セラミックコンデンサ１０Ｃによれば、積層セラミックコンデンサ１０Ａと同様の効果を奏する。
２．積層セラミックコンデンサの実装構造
次に、上記した積層セラミックコンデンサの実装構造４０について、特に、たとえば図１１を参照しながら、詳細に説明する。図１１は、本発明の実施の形態にかかる積層セラミックコンデンサの実装構造を示す平面図である。
次に、上記した積層セラミックコンデンサの実装構造４０について、特に、たとえば図１１を参照しながら、詳細に説明する。図１１は、本発明の実施の形態にかかる積層セラミックコンデンサの実装構造を示す平面図である。
この積層セラミックコンデンサの実装構造４０は、たとえば図１１に示すように、表面実装型の２つの第１の抵抗素子６０ａ，６０ｂおよび表面実装型の２つの第２の抵抗素子６２ａ，６２ｂと、積層セラミックコンデンサ１０Ａと、実装基板４２とを含む。実装基板４２は、基板本体４４を含む。基板本体４４は、たとえばガラスエポキシ樹脂、あるいはアルミナ素材で作製されたものを用いることができる。基板本体４４は、たとえば、積層された複数の絶縁体層で形成されうる。
また、実装基板４２の一方主面には、実装面４６を有する。また、実装基板４２の実装面４６には、高電位が印加される第１の回路パターン５０と、接地された第２の回路パターン５２と、第１の回路パターン５０と第２の回路パターン５２との間に並置される第３の回路パターン５４および第４の回路パターン５６とを表面に設けている。
第１の回路パターン５０、第２の回路パターン５２、第３の回路パターン５４および第４の回路パターン５６の材料としては、ＣｕやＡｇ、Ａｌ、Ａｕなどの導体材料が用いられる。
第１の回路パターン５０、第２の回路パターン５２、第３の回路パターン５４および第４の回路パターン５６の材料としては、ＣｕやＡｇ、Ａｌ、Ａｕなどの導体材料が用いられる。
２つの第１の抵抗素子６０ａ，６０ｂおよび２つの第２の抵抗素子６２ａ，６２ｂは、たとえば、チップ型の抵抗素子である。２つの第１の抵抗素子６０ａ，６０ｂおよび２つの第２の抵抗素子６２ａ，６２ｂは、それぞれが、直方体状の抵抗素体と、その抵抗素体の両端面に形成された外部電極とを含む。
一方の第１の抵抗素子６０ａは、第１の回路パターン５０と第１の回路パターン５０に隣接する第４の回路パターン５６との間に外部電極を介して接続されると共に、他方の第１の抵抗素子６０ｂは、第２の回路パターン５２と第２の回路パターン５２に隣接する第３の回路パターン５４との間に外部電極を介して接続される。
一方の第２の抵抗素子６２ａは、第２の回路パターン５２と第４の回路パターン５６との間に外部電極を介して接続されると共に、他方の第２の抵抗素子６２ｂは、第１の回路パターン５０と第３の回路パターン５４との間に外部電極を介して接続される。
２つの第１の抵抗素子６０ａ，６０ｂおよび２つの第２の抵抗素子６２ａ，６２ｂの抵抗としては、絶縁材料を用いた抵抗器であり表面実装型のものが望ましい。また、２つの第１の抵抗素子６０ａ，６０ｂおよび２つの第２の抵抗素子６２ａ，６２ｂの抵抗の抵抗値は、１０Ω以上１ＭΩ以下の範囲が望ましい。
積層セラミックコンデンサ１０Ａは、第１の外部電極２４ａが第１の回路パターン５０に接続され、第２の外部電極２４ｂが第２の回路パターン５２に接続され、第３の外部電極２４ｃが第３の回路パターン５４に接続され、第４の外部電極２４ｄが第４の回路パターン５６に接続される。
第１の回路パターン５０に印加された電圧は、第１の抵抗素子６０ａ，６０ｂおよび第２の抵抗素子６２ａ，６２ｂによって分圧されて、第３の回路パターン５４および第４の回路パターン５６に電圧が印加されるように構成されている。
図１１に示す積層セラミックコンデンサの実装構造４０において、積層セラミックコンデンサ１０Ａは、高電圧が印加される第１の回路パターン５０に第１の外部電極２４ａが接続され、グラウンドにつながる第２の回路パターン５２に第２の外部電極２４ｂが接続される。そして、第１の抵抗素子６０ａ，６０ｂおよび第２の抵抗素子６２ａ，６２ｂは、適当な抵抗が選択され、抵抗による分圧を利用することで、第３の回路パターン５４および第４の回路パターン５６に印加される電圧を任意に調整できる。
これにより、本発明の積層セラミックコンデンサ１０Ａは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加する電位と、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加する電位、を異ならせて用いることが可能となるため、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに異なる電位を印加することで、積層体１２の端面に引き出されない側の内部電極層の先端部に集中する電界を緩和することが可能となる。
これにより、本発明の積層セラミックコンデンサ１０Ａは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに印加する電位と、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに印加する電位、を異ならせて用いることが可能となるため、第３の内部電極層１６ｃおよび第４の内部電極層１６ｄに異なる電位を印加することで、積層体１２の端面に引き出されない側の内部電極層の先端部に集中する電界を緩和することが可能となる。
なお、図１１に示す積層セラミックコンデンサの実装構造４０では、第１の抵抗素子６０ａ，６０ｂおよび第２の抵抗素子６２ａ，６２ｂを用いて、第３の回路パターン５４および第４の回路パターン５６にそれぞれ異なる電圧を任意に印加できるように構成されているが、これに限るものではなく、別の電源を用いて、第３の回路パターン５４および第４の回路パターン５６にそれぞれ電圧を直接印加するような構成にされていてもよい。
また、図１１に示す積層セラミックコンデンサの実装構造４０では、積層セラミックコンデンサ１０Ｂ，１０Ｃも実装することができる。
また、図１１に示す積層セラミックコンデンサの実装構造４０では、積層セラミックコンデンサ１０Ｂ，１０Ｃも実装することができる。
３．積層セラミックコンデンサの製造方法
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
まず、セラミックグリーンシート、内部電極用の導電性ペーストを準備する。セラミックグリーンシートや内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
次に、セラミックグリーンシート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストを印刷し、内部電極パターンを形成する。
続いて、内部電極パターンが印刷されていない外層用のセラミックグリーンシートが所定枚数積層され、その上に、内部電極パターンが印刷されたセラミックグリーンシートが順次積層され、さらに、内部電極パターンが印刷されていない外層用のセラミックグリーンシートが所定枚数積層され、積層シートが作製される。
そして、積層シートは、静水圧プレスなどの手段により積層方向に圧着され、積層ブロックが作製される。
その後、積層ブロックは、所定の形状寸法に切断され、生の積層体チップが切り出される。
続いて、生の積層体チップが焼成され、積層体１２が製造される。焼成温度は、誘電体や内部電極層の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。
続いて、積層体１２に外部電極２４を形成する。
まず、第３の外部電極２４ｃおよび第４の外部電極２４ｄを形成する。
第３の外部電極２４ｃおよび第４の外部電極２４ｄにおける下地電極層が焼き付け層であるときの、下地電極層の形成方法を説明する。
第３の外部電極２４ｃおよび第４の外部電極２４ｄを形成するために、たとえば、積層体の表面に第１の側面から露出している第３の内部電極層の第３の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストが塗布されて焼き付けられ、第３の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の側面から露出している第４の内部電極層の第４の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストが塗布されて焼き付けられ、第４の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
ここで、焼き付け層の形成方法としては、様々な方法を用いることができる。
例えば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、折返し部の長さを長くすることができる。
他には、ローラー転写法を用いることができる。ローラー転写法の場合、折返し部の長さは、ローラー転写の際の押し付け圧力を強くすることで長くすることができる。
第３の外部電極２４ｃおよび第４の外部電極２４ｄを形成するために、たとえば、積層体の表面に第１の側面から露出している第３の内部電極層の第３の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストが塗布されて焼き付けられ、第３の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の側面から露出している第４の内部電極層の第４の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストが塗布されて焼き付けられ、第４の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
ここで、焼き付け層の形成方法としては、様々な方法を用いることができる。
例えば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、折返し部の長さを長くすることができる。
他には、ローラー転写法を用いることができる。ローラー転写法の場合、折返し部の長さは、ローラー転写の際の押し付け圧力を強くすることで長くすることができる。
次に、第３の外部電極２４ｃおよび第４の外部電極２４ｄにおける下地電極層が導電性樹脂層で形成するときに、下地電極層の形成方法を説明する。
なお、下地電極層を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼き付け層上もしくは積層体上に塗布し、２５０以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
この時の導電性樹脂ペーストの塗布方法としては、上記で記載した導電性樹脂ペーストをスリットから押し出して塗布する工法や、ローラー転写法を用いることができる。
なお、下地電極層を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼き付け層上もしくは積層体上に塗布し、２５０以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
この時の導電性樹脂ペーストの塗布方法としては、上記で記載した導電性樹脂ペーストをスリットから押し出して塗布する工法や、ローラー転写法を用いることができる。
また、第３の外部電極２４ｃおよび第４の外部電極２４ｄにおける下地電極層が薄膜層で形成するときの、下地電極層の形成方法を説明する。
下地電極層を薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
下地電極層を薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
さらに、第３の外部電極２４ｃおよび第４の外部電極２４ｄにおいて、下地電極層を設けずに積層体の内部電極層の露出部にめっき層を設けてもよい。その場合は、以下の方法で形成することができる。
積層体の第１の側面および第２の側面の第３の内部電極層および第４の内部電極層上にめっき処理を施し、内部電極層の露出部上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。ただし、第３の下地電極層および第４の下地電極層を第１の主面の一部、第２の主面の一部にまで形成する場合には、無電解めっきを用いる。
積層体の第１の側面および第２の側面の第３の内部電極層および第４の内部電極層上にめっき処理を施し、内部電極層の露出部上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。ただし、第３の下地電極層および第４の下地電極層を第１の主面の一部、第２の主面の一部にまで形成する場合には、無電解めっきを用いる。
その後、第３の外部電極および第４の外部電極における下地電極層の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層が形成される。本実施形態では焼き付け層上にＮｉめっき層およびＳｎめっき層を形成した。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
続いて、第１の外部電極２４ａおよび第２の外部電極２４ｂを形成する。
第１の外部電極２４ａおよび第２外部電極２４ｂにおける下地電極層が焼き付け層であるときの、下地電極層の形成方法を説明する。
第１の外部電極２４ａおよび第２の外部電極２４ｂの焼付け層を形成するために、たとえば、積層体の表面に第１の端面から露出している第１の内部電極層の第１の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストがディッピングなどの方法により塗布されて焼き付けられ、第１の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の端面から露出している第２の内部電極層の第２の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストがディッピングなどの方法により外部電極用の導電性ペーストが塗布されて焼き付けられ、第２の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
第１の外部電極２４ａおよび第２の外部電極２４ｂの焼付け層を形成するために、たとえば、積層体の表面に第１の端面から露出している第１の内部電極層の第１の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストがディッピングなどの方法により塗布されて焼き付けられ、第１の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の端面から露出している第２の内部電極層の第２の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストがディッピングなどの方法により外部電極用の導電性ペーストが塗布されて焼き付けられ、第２の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
次に、第１の外部電極２４ａおよび第２外部電極２４ｂにおける下地電極層が導電性樹脂層で形成するときの、下地電極層の形成方法を説明する。
なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに、導電性樹脂層を単体で積層体の表面に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層もしくは積層体の表面に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層が形成される。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに、導電性樹脂層を単体で積層体の表面に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層もしくは積層体の表面に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層が形成される。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
また、第１の外部電極２４ａおよび第２外部電極２４ｂにおける下地電極層が薄膜層で形成するときの、下地電極層の形成方法を説明する。
下地電極層が薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とされる。
下地電極層が薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とされる。
さらに、第１の外部電極および第２の外部電極において、下地電極層を設けずに、積層体の内部電極層の露出部にめっき層を設けてもよい。その場合は、以下の方法で形成することができる。
積層体の第１の端面および第２の端面にめっき処理を施し、内部電極層の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
積層体の第１の端面および第２の端面にめっき処理を施し、内部電極層の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
その後、下地電極層の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層が形成され、外部電極が形成される。
各積層セラミックコンデンサは、焼付け層の表面にめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
各積層セラミックコンデンサは、焼付け層の表面にめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
上述のようにして、積層セラミックコンデンサ１０Ａが製造される。
４．実験例
次に、上述した本発明にかかる積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造の効果を確認するための実験を行った。
次に、上述した本発明にかかる積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造の効果を確認するための実験を行った。
（１）実施例における試料の仕様
まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の実施例にかかる積層セラミックコンデンサを作製した。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：５．７ｍｍ×５．０ｍｍ×１．５ｍｍ
・容量：表１を参照
・誘電体層の材料：ＢａＴｉＯ3
・誘電体層の厚み：表１を参照
・内部電極層の材料：Ｎｉ
・内部電極層の厚み：表１を参照
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
まず、上述した積層セラミックコンデンサの製造方法にしたがって、以下のような仕様の実施例にかかる積層セラミックコンデンサを作製した。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：５．７ｍｍ×５．０ｍｍ×１．５ｍｍ
・容量：表１を参照
・誘電体層の材料：ＢａＴｉＯ3
・誘電体層の厚み：表１を参照
・内部電極層の材料：Ｎｉ
・内部電極層の厚み：表１を参照
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
なお、実施例１の試料にかかる積層セラミックコンデンサにおける内部電極層の構造は、図２に示す構造とした。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、８００Ωとし、第２の抵抗素子の抵抗は、２００Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、４：１である。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、８００Ωとし、第２の抵抗素子の抵抗は、２００Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、４：１である。
また、実施例２の試料にかかる積層セラミックコンデンサにおける内部電極層の構造は、図５に示す構造とした。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、５００Ωとし、第２の抵抗素子の抵抗は、５００Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、１：１である。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、５００Ωとし、第２の抵抗素子の抵抗は、５００Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、１：１である。
また、実施例３の試料にかかる積層セラミックコンデンサにおける内部電極層の構造は、図９に示す構造とした。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、６５０Ωとし、第２の抵抗素子の抵抗は、３５０Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、１３：７である。
また、実験に用いた積層セラミックコンデンサの実装構造において、実装される第１の抵抗素子の抵抗は、６５０Ωとし、第２の抵抗素子の抵抗は、３５０Ωとした。したがって、第３の回路パターンに印加される電圧と第４の回路パターンに印加される電圧の比は、１３：７である。
（２）比較例における試料の仕様
比較例１に用いた積層セラミックコンデンサは、図１２に示す積層セラミックコンデンサとし、比較例２に用いた積層セラミックコンデンサは、図１３に示す積層セラミックコンデンサとした。また、それ以外の仕様は、実施例と同様の以下のような仕様とした。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：５．７ｍｍ×５．０ｍｍ×１．５ｍｍ
・容量：表１を参照
・誘電体層の材料：ＢａＴｉＯ3
・誘電体層の厚み：表１を参照
・内部電極層の材料：Ｎｉ
・内部電極層の厚み：表１を参照
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
比較例１に用いた積層セラミックコンデンサは、図１２に示す積層セラミックコンデンサとし、比較例２に用いた積層セラミックコンデンサは、図１３に示す積層セラミックコンデンサとした。また、それ以外の仕様は、実施例と同様の以下のような仕様とした。
・積層セラミックコンデンサのサイズＬ×Ｗ×Ｔ（設計値を含む）：５．７ｍｍ×５．０ｍｍ×１．５ｍｍ
・容量：表１を参照
・誘電体層の材料：ＢａＴｉＯ3
・誘電体層の厚み：表１を参照
・内部電極層の材料：Ｎｉ
・内部電極層の厚み：表１を参照
・外部電極の構造
下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
めっき層：Ｎｉめっき層とＳｎめっき層の２層構造
（３）容量の測定方法
積層セラミックコンデンサの静電容量は、ＬＣＲメーター（自動平衡ブリッジ方式）を使用して、温度が２５℃、交流電界が１．０Ｖｒ．ｍ．ｓ、および測定周波数が１ｋＨｚの条件で測定し、３０個の平均値を静電容量とした。
積層セラミックコンデンサの静電容量は、ＬＣＲメーター（自動平衡ブリッジ方式）を使用して、温度が２５℃、交流電界が１．０Ｖｒ．ｍ．ｓ、および測定周波数が１ｋＨｚの条件で測定し、３０個の平均値を静電容量とした。
（４）容量密度の算出方法
試料となる積層セラミックコンデンサの容量を有効部体積で割ることで算出した。
試料となる積層セラミックコンデンサの容量を有効部体積で割ることで算出した。
（５）平均絶縁破壊電圧（平均ＢＤＶ）の測定方法
ＢＤＶの測定方法は、以下の順序で行った。
（ｉ）試料となる積層セラミックコンデンサを、図１１に示す回路パターン上に所定の２種類の抵抗素子と共に１個実装した。なお、比較例１および比較例２での実装構造では、第１の抵抗素子および第２の抵抗素子は用いていない。
（ｉｉ）第１の回路パターンに常温／常圧かつ大気中下で０．２ｋＶ／ｓの一定速度で直流電圧を昇圧印加する。第２の回路パターンは、グラウンドのため０Ｖである。
（ｉｉｉ）試料となる積層セラミックコンデンサにショートが発生した電圧をＢＤＶとする。
（ｉｖ）上記の（ｉ）～（ｉｉｉ）を３０回繰り返し行い、得られた平均値を平均ＢＤＶとした。
ＢＤＶの測定方法は、以下の順序で行った。
（ｉ）試料となる積層セラミックコンデンサを、図１１に示す回路パターン上に所定の２種類の抵抗素子と共に１個実装した。なお、比較例１および比較例２での実装構造では、第１の抵抗素子および第２の抵抗素子は用いていない。
（ｉｉ）第１の回路パターンに常温／常圧かつ大気中下で０．２ｋＶ／ｓの一定速度で直流電圧を昇圧印加する。第２の回路パターンは、グラウンドのため０Ｖである。
（ｉｉｉ）試料となる積層セラミックコンデンサにショートが発生した電圧をＢＤＶとする。
（ｉｖ）上記の（ｉ）～（ｉｉｉ）を３０回繰り返し行い、得られた平均値を平均ＢＤＶとした。
（６）容量密度×ＢＤＶの算出方法
容量密度とＢＤＶの掛け算で算出し、その値によって評価を行った。すなわち、積層セラミックコンデンサとしての性能は、容量密度およびＢＤＶは、いずれも高い方が、性能が高くなることから、容量密度×ＢＤＶの値によって、評価を行った。
対シリーズ構造比については、得られた各構造の容量密度×ＢＤＶについて比較例２との比を算出した。
容量密度とＢＤＶの掛け算で算出し、その値によって評価を行った。すなわち、積層セラミックコンデンサとしての性能は、容量密度およびＢＤＶは、いずれも高い方が、性能が高くなることから、容量密度×ＢＤＶの値によって、評価を行った。
対シリーズ構造比については、得られた各構造の容量密度×ＢＤＶについて比較例２との比を算出した。
以上の実験結果について、表１に示す。
以上の結果から、表１より、比較例１の容量密度×ＢＤＶの値は、比較例２の容量密度×ＢＤＶの値よりも小さく、当然、実施例１ないし実施例３の容量密度×ＢＤＶの値よりも小さい値であることが認められた。
また、表１より、実施例１においては、比較例２よりも容量密度×ＢＤＶの値は、１．０８倍の向上が可能となることが認められ、実施例２においては、僅かではあるが、比較例２よりも容量密度×ＢＤＶの値は、１．０３倍の向上が可能となることが認められ、実施例３においては、比較例２よりも容量密度×ＢＤＶの値は、１．１１倍の向上が可能となることが認められた。
以上の結果から、本発明にかかる積層セラミックコンデンサの実装構造とすることにより、本発明の積層セラミックコンデンサは、第１の内部電極層および第２の内部電極層に印加する電位と、第３の内部電極層および第４の内部電極層に印加する電位を異ならせて用いることが可能となる。これにより、第３の内部電極層および第４の内部電極層に異なる電位を印加することで、積層体の第１の端面および第２の端面に引き出されない側の第１の内部電極層の先端部および第２の内部電極層の先端部への電界集中が緩和されることで、第１の内部電極層の先端部、および第２の内部電極層の先端部における電圧破壊が起こりにくくなり、静電容量密度を変えることなく、絶縁破壊電圧（ＢＤＶ）を向上させることが可能となる。
また、本発明にかかる積層セラミックコンデンサの構造によれば、有効部の誘電体層厚を厚くでき、有効部の積み枚数を減らすことが可能となるため、シリーズ構造による比較例２の構造により構成された積層セラミックコンデンサに対して同様の効果を実現させるよりも技術的な難易度を克服することができることが認められた。
以上のことから、本発明では、シリーズ構造よりも、容量密度の向上と高い絶縁破壊電圧を有しうる積層セラミックコンデンサを提供しうることが認められた。
以上のことから、本発明では、シリーズ構造よりも、容量密度の向上と高い絶縁破壊電圧を有しうる積層セラミックコンデンサを提供しうることが認められた。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０Ａ，１０Ｂ，１０Ｃ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ 誘電体層
１５ａ 内層部
１５ｂ，１５ｃ 外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 第３の内部電極層
１６ｄ 第４の内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ，２２ｂ 側部（Ｗギャップ）
２２ｃ，２２ｄ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２４ｃ 第３の外部電極
２４ｄ 第４の外部電極
２６ａ 第１の下地電極層
２６ｂ 第２の下地電極層
２６ｃ 第３の下地電極層
２６ｄ 第４の下地電極層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
２８ｃ 第３のめっき層
２８ｄ 第４のめっき層
３０ａ 第３の引出電極部
３２ａ 第１の延長部
３４ａ 第２の延長部
３０ｂ 第４の引出電極部
３２ｂ 第３の延長部
３４ｂ 第４の延長部
４０ 積層セラミックコンデンサの実装構造
４２ 実装基板
４４ 基板本体
４６ 実装面
５０ 第１の回路パターン
５２ 第２の回路パターン
５４ 第３の回路パターン
５６ 第４の回路パターン
６０ａ 一方の第１の抵抗素子
６０ｂ 他方の第１の抵抗素子
６２ａ 一方の第２の抵抗素子
６２ｂ 他方の第２の抵抗素子
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ 誘電体層
１５ａ 内層部
１５ｂ，１５ｃ 外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１６ｃ 第３の内部電極層
１６ｄ 第４の内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ，２２ｂ 側部（Ｗギャップ）
２２ｃ，２２ｄ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２４ｃ 第３の外部電極
２４ｄ 第４の外部電極
２６ａ 第１の下地電極層
２６ｂ 第２の下地電極層
２６ｃ 第３の下地電極層
２６ｄ 第４の下地電極層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
２８ｃ 第３のめっき層
２８ｄ 第４のめっき層
３０ａ 第３の引出電極部
３２ａ 第１の延長部
３４ａ 第２の延長部
３０ｂ 第４の引出電極部
３２ｂ 第３の延長部
３４ｂ 第４の延長部
４０ 積層セラミックコンデンサの実装構造
４２ 実装基板
４４ 基板本体
４６ 実装面
５０ 第１の回路パターン
５２ 第２の回路パターン
５４ 第３の回路パターン
５６ 第４の回路パターン
６０ａ 一方の第１の抵抗素子
６０ｂ 他方の第１の抵抗素子
６２ａ 一方の第２の抵抗素子
６２ｂ 他方の第２の抵抗素子
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
Claims (5)
- 積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に互いに対向する第１の主面および第２の主面と、積層方向に直交する幅方向に互いに対向する第１の側面および第２の側面と、積層方向および幅方向に直行する長さ方向に互いに対向する第１の端面および第２の端面と、を有する積層体と、
前記積層体上に配置される外部電極を有する積層セラミックコンデンサであって、
前記外部電極は、前記第１の端面上に配置される第１の外部電極と、前記第２の端面上に配置される第２の外部電極と、少なくとも前記第１の側面または前記第２の側面のいずれかの面に配置される第３の外部電極および第４の外部電極とを有し、
前記内部電極層は、前記誘電体層上に配置され、前記第１の外部電極に接続される第１の内部電極層と、前記第２の外部電極に接続される第２の内部電極層と、前記第３の外部電極に接続される第３の内部電極層と、前記第４の外部電極に接続される第４の内部電極層とを有し、
前記第１の内部電極層は、前記第２の内部電極層と対向する第１の対向電極部と、前記第１の端面に引き出される第１の引出電極部を有し、
前記第２の内部電極層は、前記第１の内部電極層と対向する第２の対向電極部と、前記第２の端面に引き出される第２の引出電極部を有し、
前記第３の内部電極層は、前記第１の内部電極層とは離れて配置され、前記第１の内部電極層の第１の対向電極部の先端付近かつ積層方向に隣接する前記第２の内部電極層の第２の引出電極部との間に位置し、
前記第４の内部電極層は、前記第２の内部電極層とは離れて配置され、前記第２の内部電極層の第２の対向電極部の先端付近かつ積層方向に隣接する前記第１の内部電極層の第１の引出電極部との間に位置し、
前記第３の内部電極層は、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる前記第１の側面に引き出される第３の引出電極部と、前記第３の引出電極部に接続され、前記第１の端面および前記第２の端面を結ぶ長さ方向に延びる第１の延長部と、前記第１の延長部に接続され、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる第２の延長部とを有し、
前記第４の内部電極層は、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる前記第２の側面に引き出される第４の引出電極部と、前記第４の引出電極部に接続され、前記第１の端面および前記第２の端面を結ぶ長さ方向に延びる第３の延長部と、前記第３の延長部に接続され、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる第４の延長部とを有し、
前記第３の内部電極層の前記第２の延長部の前記第１の端面側の辺と、前記第１の内部電極層の前記第１の対向電極部の前記第２の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下であり、
前記第４の内部電極層の前記第４の延長部の前記第２の端面側の辺と、前記第２の内部電極層の前記第２の対向電極部の前記第１の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下である、
積層セラミックコンデンサを、
前記第１の内部電極層および前記第２の内部電極層に印加される電圧＞前記第３の内部電極層および前記第４の内部電極層に印加される電圧、かつ、
前記第３の内部電極層および前記第４の内部電極層に印加される電位は、前記第１の内部電極層および前記第２の内部電極層に印加される電位の一方の電位よりは高く、他方の電位よりは低く、
なるように、前記第１の内部電極層および前記第２の内部電極層に印加する電位と、前記第３の内部電極層および前記第４の内部電極層に印加する電位を異ならせて用いる、
ことを特徴とする積層セラミックコンデンサの使用方法。 - 前記第３の内部電極層は、前記第１の内部電極層が配置される誘電体層と同じ誘電体層上に位置しており、前記第４の内部電極層は、前記第２の内部電極層が配置される誘電体層と同じ誘電体層上に位置している、請求項１に記載の積層セラミックコンデンサの使用方法。
- 前記第３の内部電極層は、前記第１の内部電極層が配置される誘電体層とは異なる誘電体層上に位置しており、前記第４の内部電極層は、前記第２の内部電極層が配置される誘電体層とは異なる誘電体層上に位置している、請求項１に記載の積層セラミックコンデンサの使用方法。
- 前記第３の内部電極層は、前記第１の内部電極層が配置される誘電体層とは異なる誘電体層上に位置し、前記第１の内部電極層の第１の対向電極部の先端とオーバーラップするように位置され、前記第４の内部電極層は、前記第２の内部電極層が配置される誘電体層とは異なる誘電体層上に位置し、
前記第２の内部電極層の第２の対向電極部の先端とオーバーラップするように位置される、請求項１に記載の積層セラミックコンデンサの使用方法。 - 高電位が印加される第１の回路パターンと、接地された第２の回路パターンと、前記第１の回路パターンと前記第２の回路パターンとの間に並置される第３の回路パターンおよび第４の回路パターンとを表面に設けた回路基板と、
表面実装型の２つの第１の抵抗素子および表面実装型の２つの第２の抵抗素子と、
前記回路基板に実装される積層セラミックコンデンサと、を含み、
前記積層セラミックコンデンサは、
積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に互いに対向する第１の主面および第２の主面と、積層方向に直交する幅方向に互いに対向する第１の側面および第２の側面と、積層方向および幅方向に直行する長さ方向に互いに対向する第１の端面および第２の端面と、を有する積層体と、
前記積層体上に配置される外部電極を有する積層セラミックコンデンサであって、
前記外部電極は、前記第１の端面上に配置される第１の外部電極と、前記第２の端面上に配置される第２の外部電極と、少なくとも前記第１の側面または前記第２の側面のいずれかの面に配置される第３の外部電極および第４の外部電極とを有し、
前記内部電極層は、前記誘電体層上に配置され、前記第１の外部電極に接続される第１の内部電極層と、前記第２の外部電極に接続される第２の内部電極層と、前記第３の外部電極に接続される第３の内部電極層と、前記第４の外部電極に接続される第４の内部電極層とを有し、
前記第１の内部電極層は、前記第２の内部電極層と対向する第１の対向電極部と、前記第１の端面に引き出される第１の引出電極部を有し、
前記第２の内部電極層は、前記第１の内部電極層と対向する第２の対向電極部と、前記第２の端面に引き出される第２の引出電極部を有し、
前記第３の内部電極層は、前記第１の内部電極層とは離れて配置され、前記第１の内部電極層の第１の対向電極部の先端付近かつ積層方向に隣接する前記第２の内部電極層の第２の引出電極部との間に位置し、
前記第４の内部電極層は、前記第２の内部電極層とは離れて配置され、前記第２の内部電極層の第２の対向電極部の先端付近かつ積層方向に隣接する前記第１の内部電極層の第１の引出電極部との間に位置し、
前記第３の内部電極層は、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる前記第１の側面に引き出される第３の引出電極部と、前記第３の引出電極部に接続され、前記第１の端面および前記第２の端面を結ぶ長さ方向に延びる第１の延長部と、前記第１の延長部に接続され、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる第２の延長部とを有し、
前記第４の内部電極層は、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる前記第２の側面に引き出される第４の引出電極部と、前記第４の引出電極部に接続され、前記第１の端面および前記第２の端面を結ぶ長さ方向に延びる第３の延長部と、前記第３の延長部に接続され、前記第１の側面および前記第２の側面を結ぶ幅方向に延びる第４の延長部とを有し、
前記第３の内部電極層の前記第２の延長部の前記第１の端面側の辺と、前記第１の内部電極層の前記第１の対向電極部の前記第２の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下であり、
前記第４の内部電極層の前記第４の延長部の前記第２の端面側の辺と、前記第２の内部電極層の前記第２の対向電極部の前記第１の端面側の端部の辺との間隔は、５μｍ以上１００μｍ以下であり、
一方の前記第１の抵抗素子は、前記第１の回路パターンと前記第１の回路パターンに隣接する前記第４の回路パターンとの間に接続されると共に、他方の前記第１の抵抗素子は、前記第２の回路パターンと前記第２の回路パターンに隣接する前記第３の回路パターンとの間に接続され、
一方の前記第２の抵抗素子は、前記第２の回路パターンと前記第４の回路パターンとの間に接続されると共に、他方の前記第２の抵抗素子は、前記第１の回路パターンと前記第３の回路パターンとの間に接続され、
前記積層セラミックコンデンサは、前記第１の外部電極が前記第１の回路パターンに接続され、前記第２の外部電極が前記第２の回路パターンに接続され、前記第３の外部電極が前記第３の回路パターンに接続され、前記第４の外部電極が前記第４の回路パターンに接続され、
前記第１の回路パターンに印加された電圧が、前記第１の抵抗素子および前記第２の抵抗素子によって分圧されて、前記第３の回路パターンおよび前記第４の回路パターンに電圧が印加されるように構成されていること、を特徴とする積層セラミックコンデンサの実装方法。
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|---|---|---|---|---|
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| JP2008160164A (ja) | 2008-03-24 | 2008-07-10 | Tdk Corp | 積層型コンデンサ及びその実装構造 |
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