WO2024014093A1 - 積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造 - Google Patents

積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造 Download PDF

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WO2024014093A1
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layer
electrode layer
ceramic capacitor
multilayer ceramic
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PCT/JP2023/016528
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友嘉 佐々木
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株式会社村田製作所
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    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations

Definitions

  • the present invention relates to a multilayer ceramic capacitor and a mounting structure for the multilayer ceramic capacitor.
  • through-hole capacitors are used as decoupling capacitors used to stabilize the power supply voltage supplied to integrated circuit components (ICs) that operate at high speed, and as noise suppression components for the power supply lines supplied to integrated circuit components (ICs).
  • type multilayer ceramic capacitors are known.
  • a feedthrough multilayer ceramic capacitor has a general structure, and includes first and second main surfaces facing each other, first and second side surfaces facing each other, and first and second end faces facing each other. It includes a ceramic substrate (laminate) having an outer surface made of. Inside the ceramic base, a plurality of first and second internal electrodes are arranged alternately in the stacking direction. The first internal electrode has both ends led out to the first and second end faces and is connected to the first and second external electrodes, respectively, and the second internal electrode has both ends led out to the first and second end faces. 2 and connected to the third and fourth external electrodes, respectively (see, for example, Patent Document 1).
  • the main object of the present invention is to provide a multilayer ceramic capacitor and a mounting structure for the multilayer ceramic capacitor that can improve low ESL characteristics.
  • a multilayer ceramic capacitor according to the present invention has a plurality of laminated dielectric layers, and has a first main surface and a second main surface facing each other in the height direction, and a second main surface facing each other in the width direction perpendicular to the height direction.
  • a laminate having a first side surface and a second side surface, and a first end surface and a second end surface facing each other in a length direction orthogonal to the height direction and the width direction; a plurality of first internal electrode layers disposed on and drawn out to the first end surface and the second end surface; and a plurality of first internal electrode layers arranged on the plurality of dielectric layers and drawn out to the first side surface and the second side surface.
  • the internal electrode layer includes a second facing part facing the first internal electrode layer, a first extension part extending from the second facing part and drawn out to the first side surface, and a first extending part extending from the second facing part.
  • This is a multilayer ceramic capacitor in which a part or all of the part is bent so as to face the second main surface.
  • the second internal electrode layer extends from the second facing part facing the first internal electrode layer and the second facing part, and extends from the second facing part to the first side surface. and a second extension part extending from the second opposing part and drawn out to the second side surface, with part or all of the first extension part facing the second main surface.
  • a mounting structure for a multilayer ceramic capacitor according to the present invention includes a mounting board and a multilayer ceramic capacitor mounted on the mounting board, and the multilayer ceramic capacitor is a multilayer ceramic capacitor according to the present invention, and the mounting board includes: A first connecting conductor connected to a core material of the substrate, a first external electrode placed on the core material, and a second connecting conductor connected to a second external electrode placed on the core material. and a third connecting conductor connected to the third external electrode arranged on the core material, and a fourth connecting conductor connected to the fourth external electrode arranged on the core material.
  • the multilayer ceramic capacitor has a mounting structure in which the multilayer ceramic capacitor is mounted such that the second main surface faces the mounting board side.
  • the mounting structure of the multilayer ceramic capacitor according to the present invention directly reflects the various functions of the multilayer ceramic capacitor according to the present invention, and the current path from the first internal electrode layer of the multilayer ceramic capacitor to the mounting substrate is It can be made shorter than the conventional example. As a result, various effects of the multilayer ceramic capacitor according to the present invention are reflected, and the low ESL characteristics in the mounting structure of the multilayer ceramic capacitor are improved.
  • the present invention it is possible to provide a multilayer ceramic capacitor and a mounting structure for the multilayer ceramic capacitor that can improve low ESL characteristics.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the present invention.
  • FIG. 1 is a top view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the present invention.
  • FIG. 1 is a side view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the present invention.
  • 2 is a sectional view taken along line IV-IV in FIG. 1.
  • FIG. 2 is a sectional view taken along line VV in FIG. 1.
  • FIG. 5 is a sectional view taken along line VI-VI in FIG. 4.
  • FIG. 5 is a cross-sectional view taken along line VII-VII in FIG. 4.
  • FIG. (a) is an enlarged view showing region R1 in FIG. 5, and is a schematic cross-sectional view showing a first bent portion located at the first extension in the second internal electrode layer;
  • FIG. 5 is an enlarged view showing region R2 of No. 5, and a schematic cross-sectional view showing a second bent portion located at a second extension in the second internal electrode layer.
  • 1 is a LT sectional view showing an example of a mounting structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • 1 is a WT cross-sectional view showing an example of a mounting structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • Multilayer Ceramic Capacitor A multilayer ceramic capacitor according to an embodiment of the present invention will be described.
  • the multilayer ceramic capacitor according to this embodiment is a three-terminal multilayer ceramic capacitor.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the present invention.
  • FIG. 2 is a top view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the invention.
  • FIG. 3 is a side view showing an example of a multilayer ceramic capacitor (three-terminal multilayer ceramic capacitor) according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 shows a modification of the second internal electrode layer according to the cross-sectional view taken along the line VV shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line VV shown in FIG. 5 for explaining each structure.
  • FIG. 10(a) is an enlarged view showing region R1 in FIG. b) is an enlarged view showing region R2 in FIG. 5, and is a schematic cross-sectional view showing a second bent portion located at a second extension of the second internal electrode layer.
  • the multilayer ceramic capacitor 10 includes, for example, a rectangular parallelepiped-shaped multilayer body 12 and an external electrode 30.
  • the laminate 12 includes a plurality of stacked dielectric layers 14 and a plurality of internal electrode layers 16 stacked on the dielectric layers 14. Further, the laminate 12 has a first main surface 12a and a second main surface 12b facing in the height direction x, and a first side surface 12c and a second main surface facing in the width direction y perpendicular to the height direction x. It has a side surface 12d, and a first end surface 12e and a second end surface 12f that face each other in the length direction z perpendicular to the height direction x and the width direction y.
  • the laminated body 12 preferably has rounded corners and ridges.
  • a corner is a portion where three adjacent surfaces of the laminate intersect
  • a ridgeline is a portion where two adjacent surfaces of the laminate intersect.
  • irregularities are formed on part or all of the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f. may have been done.
  • the dimensions of the laminate 12 are not particularly limited.
  • the laminate 12 has an inner layer portion 18, and a first main surface side outer layer portion 20a and a second main surface side outer layer portion 20b, which are arranged to sandwich the inner layer portion 18 in the height direction x.
  • the inner layer section 18 includes a plurality of dielectric layers 14 and a plurality of internal electrode layers 16.
  • the inner layer portion 18 includes, in the height direction x, an internal electrode layer 16 located closest to the first main surface 12a to an internal electrode layer 16 located closest to the second main surface 12b.
  • a plurality of internal electrode layers 16 are arranged facing each other with the dielectric layer 14 in between.
  • the inner layer portion 18 is a portion that generates capacitance and actually functions as a capacitor.
  • the first main surface side outer layer portion 20a is located on the first main surface 12a side.
  • the first main surface side outer layer portion 20a is an aggregate of a plurality of dielectric layers 14 located between the first main surface 12a and the internal electrode layer 16 closest to the first main surface 12a.
  • the second main surface side outer layer portion 20b is located on the second main surface 12b side.
  • the second main surface side outer layer portion 20b is an aggregate of a plurality of dielectric layers 14 located between the second main surface 12b and the internal electrode layer 16 closest to the second main surface 12b.
  • the dielectric layer 14 used in the first main surface side outer layer section 20a and the second main surface side outer layer section 20b may be the same as the dielectric layer 14 used in the inner layer section 18.
  • the laminate 12 is formed from a plurality of dielectric layers 14 located on the first side surface 12c side and located between the first side surface 12c and the outermost surface of the inner layer portion 18 on the first side surface 12c side. It has a first side outer layer portion 22a.
  • the laminate 12 is formed of a plurality of dielectric layers 14 located on the second side surface 12d side and located between the second side surface 12d and the outermost surface of the inner layer section 18 on the second side surface 12d side. It has a second side outer layer portion 22b formed therein.
  • FIG. 5 shows the range in the width direction y of the first side-side outer layer portion 22a and the second side-side outer layer portion 22b.
  • the width of the first side outer layer portion 22a and the second side outer layer portion 22b in the width direction y is also referred to as a W gap or a side gap.
  • the laminate 12 is formed from a plurality of dielectric layers 14 located on the first end surface 12e side and located between the first end surface 12e and the outermost surface of the inner layer portion 18 on the first end surface 12e side. It has a first end surface side outer layer portion 24a.
  • the laminate 12 is formed of a plurality of dielectric layers 14 located on the second end surface 12f side and between the second end surface 12f and the outermost surface of the inner layer portion 18 on the second end surface 12f side.
  • a second end surface side outer layer portion 24b is formed.
  • FIG. 4 shows the range of the first end surface side outer layer portion 24a and the second end surface side outer layer portion 24b in the length direction z.
  • the width of the first end-side outer layer portion 24a and the second end-side outer layer portion 24b in the length direction z is also referred to as an L gap or an end gap.
  • the dielectric layer 14 can be formed of a dielectric material, such as a ceramic material.
  • a dielectric material for example, a dielectric ceramic containing components such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used.
  • a sub-container with a smaller content than the main component such as a Mn compound, Fe compound, Cr compound, Co compound, Ni compound, etc. You may use the one with added components.
  • the thickness of the dielectric layer 14 after firing is preferably 1.0 ⁇ m or more and 15 ⁇ m or less.
  • the number of dielectric layers 14 to be laminated is preferably 80 or more and 200 or less. Note that the number of dielectric layers 14 is equal to the number of dielectric layers 14 in the inner layer section 18 and the number of dielectric layers 14 in the first main surface side outer layer section 20a and the second main surface side outer layer section 20b. is the total number of
  • the laminate 12 has a plurality of first internal electrode layers 16a and a plurality of second internal electrode layers 16b as the plurality of internal electrode layers 16.
  • the first internal electrode layer 16a is arranged on the dielectric layer 14. As shown in FIG. 6, the first internal electrode layer 16a extends between the first end surface 12e and the second end surface 12f of the stacked body 12, and the first internal electrode layer 16a faces the second internal electrode layer 16b. a first drawer portion 27a extending from the first opposing portion 26a and drawn out to the first end surface 12e of the laminate 12; It has a second drawer portion 27b drawn out to the end surface 12f. The first opposing portion 26a is located at the center of the dielectric layer 14. The first drawer portion 27a is exposed to the first end surface 12e of the laminate 12, and the second drawer portion 27b is exposed to the second end surface 12f of the laminate 12.
  • the first internal electrode layer 16a is not exposed to the first side surface 12c and the second side surface 12d of the stacked body 12.
  • the shape of the first internal electrode layer 16a is not particularly limited, it is preferably rectangular. However, the corner portions may be rounded.
  • the second internal electrode layer 16b is arranged on a dielectric layer 14 different from the dielectric layer 14 on which the first internal electrode layer 16a is arranged. As shown in FIG. 7, the second internal electrode layer 16b extends between the first side surface 12c and the second side surface 12d of the stacked body 12, and has a second internal electrode layer 16b facing the first internal electrode layer 16a. a first extending portion 28a extending from the second opposing portion 26b and drawn out to the first side surface 12c; and a second extending portion 28a extending from the second opposing portion 26b and drawn out to the second side surface 12d. It has an extension part 28b.
  • the second opposing portion 26b is formed in a rectangular shape so as to extend in the direction of the first end surface 12e and in the direction of the second end surface 12f.
  • the second opposing portion 26b is located at the center on the dielectric layer 14.
  • the first extension part 28a is exposed to the first side surface 12c of the stacked body 12, and the second extension part 28b is exposed to the second side surface 12d of the stacked body 12. Therefore, the second internal electrode layer 16b is not exposed to the first end surface 12e and the second end surface 12f of the stacked body 12.
  • the shape of the second opposing portion 26b of the second internal electrode layer 16b and the shapes of the first extension portion 28a and the second extension portion 28b are not particularly limited, but are preferably rectangular. However, the corner portions of each opposing portion and extension portion may be rounded.
  • Width A in the length direction z connecting the first end surface 12e and second end surface 12f in the second opposing portion 26b of the second internal electrode layer 16b and the first extension of the second internal electrode layer 16b The relationship between the width B in the length direction z connecting the first end surface 12e and the second end surface 12f of the portion 28a and the second extension portion 28b is preferably A ⁇ B.
  • the first opposing portion 26a of the first internal electrode layer 16a and the second opposing portion 26b of the second internal electrode layer 16b are opposed to each other.
  • the width in the width direction y connecting the first side surface 12c and the second side surface 12d in the first opposing portion 26a of the first internal electrode layer 16a and the second opposing portion of the second internal electrode layer 16b are
  • the width in the width direction y connecting the first side surface 12c and the second side surface 12d in the portion 26b may be the same, but may be different.
  • the number of first internal electrode layers 16a is greater than the number of second internal electrode layers 16b, and two or more first internal electrode layers 16a are successively stacked.
  • the number of first internal electrode layers 16a increases while suppressing an increase in capacitance, and the number of first internal electrode layers 16a connected in parallel increases. Not only is the number increased, but also the conductivity between the first internal electrode layer 16a and the external electrode 30 is improved, making it possible to suppress an increase in DC resistance.
  • the total number of first internal electrode layers 16a and second internal electrode layers 16b is preferably 50 or more and 150 or less.
  • the number of first internal electrode layers 16a is not particularly limited, but is preferably 49 or more and 100 or less, for example.
  • the number of second internal electrode layers 16b is not particularly limited, but is preferably 2 or more and 50 or less, for example.
  • the thickness of the first internal electrode layer 16a is not particularly limited, but is preferably about 0.5 ⁇ m or more and 1.1 ⁇ m or less, for example.
  • the thickness of the second internal electrode layer 16b is not particularly limited, but is preferably about 0.5 ⁇ m or more and 1.1 ⁇ m or less, for example.
  • it is preferable that the first internal electrode layers 16a are arranged in such a number that the thickness between the second internal electrode layers 16b and the second internal electrode layer 16b is the same. Not limited.
  • the inner layer portion 18 of the laminate 12 includes a capacitance forming portion 19 in which a first internal electrode layer 16a and a second internal electrode layer 16b face each other with a dielectric layer 14 in between to form a capacitance; It has an internal electrode lamination part 25 which is a region in which two or more internal electrode layers 16a are successively laminated.
  • the multilayer ceramic capacitor 10 exhibits capacitor characteristics due to the capacitance forming portion 19.
  • the internal electrode laminated portion 25 is arranged so as to be divided into a plurality of internal electrode laminated portions by the second internal electrode layer 16b. As a result, the aggregate of the first internal electrode layers 16a is dispersed, so that the heat dissipation effect is enhanced and the temperature rise suppressing effect can be obtained.
  • the multilayer ceramic capacitor 10 shown in FIG. 1 as shown in FIG. It is divided into a laminated portion 25a, a second internal electrode laminated portion 25b, and a third internal electrode laminated portion 25c.
  • the second internal electrode layer 16b which is arranged so as to divide the internal electrode laminated portion 25, which is a region where two or more first internal electrode layers 16a are successively stacked, is not arranged singly. Alternatively, two or more sheets may be arranged consecutively.
  • the second internal electrode layer 16b includes an internal electrode laminated portion 25, which is a region where two or more first internal electrode layers 16a located on the first main surface 12a side of the laminate 12 are successively laminated; That is, two or more first internal electrode layers 16a located between the first internal electrode laminated portion 25a and the first main surface 12a and on the second main surface 12b side of the multilayer body 12 are continuous. It may be arranged between the internal electrode laminated portion 25, which is a laminated region, that is, the third internal electrode laminated portion 25c and the second main surface 12b.
  • the capacitance formation portion 19 can be formed near the first main surface side outer layer portion 20a and the second main surface side outer layer portion 20b, so that a part of the capacitance is obtained, and the current to the mounting board is The route can be shortened and the effect of low ESL can be obtained.
  • the second internal electrode layer 16b is an internal electrode lamination area that is a region where two or more first internal electrode layers 16a located on the first main surface 12a side of the laminate 12 are laminated in succession. 25, that is, two or more first internal electrode layers 16a located between the first internal electrode laminated portion 25a and the first main surface 12a and on the second main surface 12b side of the multilayer body 12 are continuous. It is not necessary to arrange the internal electrode laminated portion 25, which is the area where the electrodes are laminated, that is, between the third internal electrode laminated portion 25c and the second main surface 12b.
  • a part or all of the first extension part 28a of the first internal electrode layer 16a is bent toward the second main surface 12b.
  • a part or all of the second extension part 28b of the second internal electrode layer 16b is bent toward the second main surface 12b.
  • the degree of curvature of the first extension portion 28a of the second internal electrode layer 16b decreases as it approaches the second main surface 12b.
  • the degree of curvature of the second extension portion 28b of the second internal electrode layer 16b decreases as it approaches the second main surface 12b.
  • the boundary point P 1 between the second facing part 26b and the first extension part 28a or the boundary point between the second facing part 26b and the second extension part 28b Let the distance between the point P 1 and the second main surface 12b be l 1 (hereinafter simply referred to as distance l 1 ), and the exposed point P 2 of the first extension portion 28a pulled out to the side and the second main surface.
  • the distance of is l 2 (hereinafter simply referred to as distance l 2 )
  • the degree of curvature is preferably 0.12 or less.
  • the bending degree is greater than 0.12, there is a disadvantage that insufficient adhesion occurs and structural defects such as voids are likely to occur.
  • the first extension part 28a has a first bent part 29a
  • the second extension part 28b has a second bent part 29b.
  • first bent portion 29a and the second bent portion 29b will be described with appropriate reference to the enlarged view of the main part of FIG. 10 showing the region R1 and the region R2 in FIG. 5.
  • the point at which it begins to bend toward the second main surface 12b is defined as a bending start point P3
  • the point at which the bending ends is defined as a bending end point P4
  • the range between the bending start point P 3 and the bending end point P 4 is defined as the first bending portion 29a.
  • the point at which it begins to bend toward the second main surface 12b is defined as a bending start point P3
  • the point at which it ends is defined as a bending end point P4 .
  • the range between the bending start point P 3 and the bending end point P 4 is defined as the second bending portion 29b.
  • the bending start point P 3 located on the first extension portion 28a may be arranged so as to be closer to the second opposing portion 26b as it approaches the second main surface 12b.
  • the bending start point P 3 located on the second extension portion 28b may be arranged so as to be closer to the first opposing portion 26a as it approaches the second main surface 12b.
  • the bending end point P 4 located on the first extension part 28a may be arranged so as to be closer to the second opposing part 26b as it approaches the second main surface 12b.
  • the bending end point P 4 located on the second extension part 28b may be arranged so as to be closer to the second opposing part 26b as it approaches the second main surface 12b.
  • the length of the first bent portion 29a becomes shorter as it approaches the second main surface 12b.
  • the length of the second bent portion 29b becomes shorter as it approaches the second main surface 12b.
  • the distance D (hereinafter simply referred to as distance D) of the stacked body 12 in the height direction x from the facing portion 26b is preferably 0.008 mm or more and 0.54 mm or less.
  • distance D is smaller than 0.008 mm, the degree of bending becomes small and the current path to the substrate of the GND electrode portion disposed near the upper outer layer becomes longer, and it may be difficult to obtain a low ESL.
  • the distance D is larger than 0.54 mm, insufficient adhesion may occur, and structural defects such as voids may easily occur.
  • the WT cross section is exposed by scraping down to 1/2L of the laminate 12, and the WT cross section at the exposed 1/2L position is observed using a microscope (for example, VHX series manufactured by Keyence Corporation). be exposed.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are made of, for example, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals such as an Ag-Pd alloy. It can be constructed from any suitable conductive material.
  • External electrodes 30 are arranged on the first end surface 12e side and the second end surface 12f side of the laminate 12, and on the first side surface 12c side and the second side surface 12d side.
  • the external electrode 30 includes a first external electrode 30a, a second external electrode 30b, a third external electrode 30c, and a fourth external electrode 30d.
  • a first external electrode 30a is arranged on the first end surface 12e of the laminate 12.
  • the first external electrode 30a extends from the first end surface 12e of the laminate 12 to each of the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second side surface 12d. placed so as to cover the area. Further, the first external electrode 30a is electrically connected to the first lead-out portion 27a of the first internal electrode layer 16a exposed at the first end surface 12e of the laminate 12. Note that the first external electrode 30a may be arranged only on the first end surface 12e of the stacked body 12.
  • a second external electrode 30b is arranged on the second end surface 12f of the laminate 12.
  • the second external electrode 30b extends from the second end surface 12f of the laminate 12 and extends to each of the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second side surface 12d. placed so as to cover the area. Further, the second external electrode 30b is electrically connected to the second lead-out portion 27b of the first internal electrode layer 16a exposed at the second end surface 12f of the laminate 12. Note that the second external electrode 30b may be arranged only on the second end surface 12f of the stacked body 12.
  • a third external electrode 30c is arranged on the first side surface 12c of the laminate 12.
  • the third external electrode 30c is arranged so as to extend from the first side surface 12c and cover part of the first main surface 12a and the second main surface 12b.
  • the third external electrode 30c is electrically connected to the first extension 28a of the second internal electrode layer 16b exposed on the first side surface 12c of the stacked body 12. Note that the third external electrode 30c may be arranged only on the first side surface 12c of the stacked body 12.
  • a fourth external electrode 30d is arranged on the second side surface 12d of the laminate 12.
  • the fourth external electrode 30d is arranged so as to extend from the second side surface 12d and cover part of the first main surface 12a and the second main surface 12b.
  • the fourth external electrode 30d is electrically connected to the second extension 28b of the second internal electrode layer 16b exposed on the second side surface 12d of the stacked body 12. Note that the fourth external electrode 30d may be arranged only on the second side surface 12d of the stacked body 12.
  • the external electrode 30 includes a base electrode layer 32 disposed on the surface of the laminate 12 and a plating layer 34 disposed so as to cover the base electrode layer 32.
  • the base electrode layer 32 includes a first base electrode layer 32a, a second base electrode layer 32b, a third base electrode layer 32c, and a fourth base electrode layer 32d.
  • the first base electrode layer 32a is arranged on the surface of the first end surface 12e of the laminate 12, and extends from the first end surface 12e to form the first main surface 12a, the second main surface 12b, and the first main surface 12a. It is formed to cover a portion of each of the side surface 12c and the second side surface 12d.
  • the second base electrode layer 32b is disposed on the surface of the second end surface 12f of the laminate 12, and extends from the second end surface 12f to the first main surface 12a, the second main surface 12b, and the first main surface 12a. It is formed to cover a portion of each of the side surface 12c and the second side surface 12d.
  • first base electrode layer 32a may be disposed only on the surface of the first end face 12e of the laminate 12, and the second base electrode layer 32b may be disposed on the surface of the second end face 12f of the laminate 12. It may also be placed only on the surface.
  • the third base electrode layer 32c is disposed on the surface of the first side surface 12c of the laminate 12, and extends from the first side surface 12c to a portion of each of the first main surface 12a and the second main surface 12b. It is formed to cover the area.
  • the fourth base electrode layer 32d is arranged on the surface of the second side surface 12d of the laminate 12, and extends from the second side surface 12d to each of the first main surface 12a and the second main surface 12b. It is formed to cover the area. Note that the third base electrode layer 32c may be disposed only on the surface of the first side surface 12c of the stacked body 12, and the fourth base electrode layer 32d may be disposed on the surface of the second side surface 12d of the stacked body 12. It may be placed only on the surface.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, and the like.
  • a baked layer a baked layer
  • a conductive resin layer a thin film layer
  • each structure when the base electrode layer 32 is made of the above-mentioned baked layer, conductive resin layer, or thin film layer will be explained.
  • the baking layer includes a glass component and a metal component.
  • the glass component of the baking layer contains at least one selected from B, Si, Ba, Mg, Al, Li, and the like.
  • the metal component of the baking layer includes, for example, at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baking layer may be a plurality of layers.
  • the baked layer is obtained by applying a conductive paste containing a glass component and a metal component to the laminate 12 and baking it.
  • the baked layer may be one obtained by simultaneously firing a multilayer chip having the internal electrode layer 16 and the dielectric layer 14 and a conductive paste applied to the multilayer chip, and baking the multilayer chip having the internal electrode layer 16 and the dielectric layer 14.
  • a conductive paste may be applied to the laminate 12 and baked.
  • the baking layer may contain a dielectric material added instead of the glass component. It is preferable to form a baked layer by baking the baked material.
  • the thickness of the first base electrode layer 32a located on the first end surface 12e in the height direction x central portion in the direction connecting the first end surface 12e and the second end surface 12f is approximately 20 ⁇ m or more and 50 ⁇ m or less. preferable. Further, the thickness of the second base electrode layer 32b located on the second end surface 12f in the height direction x central portion in the direction connecting the first end surface 12e and the second end surface 12f is about 20 ⁇ m or more and 50 ⁇ m or less. It is preferable.
  • the first main electrode layer 32a located on the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d in the central part in the length direction z
  • the thickness in the height direction x connecting the surface 12a and the second main surface 12b is preferably about 5 ⁇ m or more and 20 ⁇ m or less, for example.
  • the base electrode layer 32 is provided on a part of the first main surface 12a and a part of the second main surface 12b, and a part of the first side surface 12c and a part of the second side surface 12d, is the first base electrode layer 32b located on the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second side surface 12d at the center in the length direction z.
  • the thickness in the height direction x connecting the main surface 12a and the second main surface 12b is preferably about 5 ⁇ m or more and 20 ⁇ m or less, for example.
  • the conductive resin layer may have multiple layers.
  • the conductive resin layer may be placed on the baking layer so as to cover the baking layer, or may be placed directly on the laminate 12.
  • the conductive resin layer contains a thermosetting resin and metal.
  • the conductive resin layer may completely cover the base electrode layer 32, or may cover a part of the base electrode layer 32. Since the conductive resin layer contains a thermosetting resin, it is more flexible than a conductive layer made of, for example, a plated film or a fired product of conductive paste. Therefore, even if the multilayer ceramic capacitor 10 is subjected to physical shock or shock due to thermal cycles, the conductive resin layer functions as a buffer layer and prevents the multilayer ceramic capacitor 10 from cracking. I can do it.
  • the metal contained in the conductive resin layer Ag, Cu, Ni, Sn, Bi, or an alloy containing them can be used.
  • metal powder whose surface is coated with Ag can also be used.
  • metal powder whose surface is coated with Ag it is preferable to use Cu, Ni, Sn, Bi, or alloy powder thereof as the metal powder.
  • conductive metal powder of Ag is used as a conductive metal is that Ag has the lowest specific resistance among metals, making it suitable for electrode materials, and because Ag is a noble metal, it does not oxidize and has high weather resistance. be. This is also because it is possible to use a cheaper base metal while maintaining the above characteristics of Ag.
  • metal contained in the conductive resin layer Cu or Ni subjected to oxidation prevention treatment can also be used.
  • metal powder whose surface is coated with Sn, Ni, or Cu can also be used.
  • Ag, Cu, Ni, Sn, Bi, or an alloy powder thereof it is preferable to use Ag, Cu, Ni, Sn, Bi, or an alloy powder thereof as the metal powder.
  • the average particle size of the metal contained in the conductive resin layer is not particularly limited.
  • the average particle size of the conductive filler may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metal contained in the conductive resin layer is mainly responsible for the conductivity of the conductive resin layer. Specifically, when the conductive fillers come into contact with each other, a current-carrying path is formed inside the conductive resin layer.
  • the metal contained in the conductive resin layer can be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin can be used.
  • epoxy resin is one of the most suitable resins because of its excellent heat resistance, moisture resistance, and adhesion.
  • the conductive resin layer contains a curing agent together with the thermosetting resin.
  • a curing agent such as phenol, amine, acid anhydride, imidazole, active ester, and amide-imide compounds can be used as the curing agent for the epoxy resin. can do.
  • the thickness (the thickest part) of the conductive resin layer located at the height direction x central part of the laminate 12 located on the first end surface 12e and the second end surface 12f is, for example, about 20 ⁇ m or more and 70 ⁇ m or less. is preferred.
  • the thin film layer is formed by a thin film forming method such as a sputtering method or a vapor deposition method, and is a layer having a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • the plating layer 34 includes a first plating layer 34a, a second plating layer 34b, a third plating layer 34c, and a fourth plating layer 34d.
  • the first plating layer 34a, the second plating layer 34b, the third plating layer 34c, and the fourth plating layer 34d are made of, for example, Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc. Contains at least one selected item.
  • the first plating layer 34a is arranged to cover the first base electrode layer 32a.
  • the second plating layer 34b is arranged to cover the second base electrode layer 32b.
  • the third plating layer 34c is arranged to cover the third base electrode layer 32c.
  • the fourth plating layer 34d is arranged to cover the fourth base electrode layer 32d.
  • the plating layer 34 may be formed of multiple layers.
  • the plating layer 34 preferably has a two-layer structure including a lower plating layer made of Ni plating formed on the base electrode layer 32 and an upper plating layer made of Sn plating formed on the lower plating layer. That is, the first plating layer 34a includes a first lower plating layer and a first upper plating layer located on the surface of the first lower plating layer.
  • the second plating layer 34b has a second lower plating layer and a second upper plating layer located on the surface of the second lower plating layer.
  • the third plating layer 34c has a third lower plating layer and a second upper plating layer located on the surface of the third lower plating layer.
  • the fourth plating layer 34d includes a fourth lower plating layer and a second upper plating layer located on the surface of the fourth lower plating layer.
  • the lower plating layer made of Ni plating is used to prevent the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic capacitor 10
  • the upper plating layer made of Sn plating is used to prevent the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic capacitor 10. It is used to improve the wettability of solder when mounting, making it easier to implement.
  • the thickness of each plating layer is preferably 1.0 ⁇ m or more and 6.0 ⁇ m or less.
  • the plating layer 34 has a three-layer structure, a lower plating layer formed on the base electrode layer 32 by Sn plating, a middle plating layer formed on the lower plating layer by Ni plating, and a middle plating layer. It is preferable that the upper plating layer is formed by Sn plating.
  • the external electrode 30 may be formed only by the plating layer without providing the base electrode layer 32. Although not shown in the drawings, a structure in which a plating layer is provided without providing the base electrode layer 32 will be described below.
  • the base electrode layer 32 may not be provided on any one or each of the first external electrode 30a to the fourth external electrode 30d, and a plating layer may be formed directly on the surface of the laminate 12. That is, the multilayer ceramic capacitor 10 may have a structure including a plating layer electrically connected to the first internal electrode layer 16a and the second internal electrode layer 16b. In such a case, the plating layer may be formed after disposing a catalyst on the surface of the laminate 12 as a pretreatment.
  • the thickness of the base electrode layer 32 is reduced by reducing the height, that is, the thickness of the laminate 12 is reduced. That is, since the thickness can be changed to the thickness of the inner layer portion 18, the degree of freedom in designing a thin chip can be improved.
  • the plating layer preferably includes a lower plating electrode formed on the surface of the laminate 12 and an upper plating electrode formed on the surface of the lower plating electrode. It is preferable that the lower layer plating electrode and the upper layer plating electrode each contain at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing the metal. Further, the lower layer plating electrode is preferably formed using Ni having solder barrier properties, and the upper layer plating electrode is preferably formed using Sn or Au having good solder wettability.
  • the lower layer plating electrode is formed using Cu, which has good bonding properties with Ni.
  • the upper layer plating electrode may be formed as necessary, and each of the first external electrode 30a to the fourth external electrode 30d may be composed of only the lower layer plating electrode.
  • the upper layer plating electrode may be the outermost layer, or other plating electrodes may be formed on the surface of the upper layer plating electrode.
  • the thickness of each plating layer arranged without providing the base electrode layer 32 should be 1 ⁇ m or more and 15 ⁇ m or less. is preferred.
  • the plating layer does not contain glass.
  • the metal ratio per unit volume of the plating layer is preferably 99% by volume or more.
  • the dimension in the longitudinal direction z of the multilayer ceramic capacitor 10 including the laminate 12 and the first to fourth external electrodes 30a to 30d is defined as L dimension.
  • the dimension in the height direction x of the multilayer ceramic capacitor 10 including the electrode 30d is defined as T dimension
  • the dimension in the width direction y of the multilayer ceramic capacitor 10 including the multilayer body 12 and the first to fourth external electrodes 30a to 30d is defined as T dimension.
  • the dimension is W.
  • the dimensions of the multilayer ceramic capacitor 10 are not particularly limited, but the L dimension in the length direction z is 1.0 mm or more and 1.6 mm or less, the W dimension in the width direction y is 0.5 mm or more and 0.8 mm or less, and the height direction x
  • the T dimension of is 0.3 mm or more and 0.6 mm or less. Note that the dimensions of the multilayer ceramic capacitor 10 can be measured using a microscope.
  • the second internal electrode layer 16b extends from the second opposing portion 26b facing the first internal electrode layer 16a and the second opposing portion 26b, and extends from the second opposing portion 26b to the first side surface. 12c, and a second extension part 28b extending from the second facing part 26b and drawn out to the second side surface 12d, and a part of the first extension part 28a.
  • the entire second extension portion 28b may be bent and arranged so as to face the second main surface 12b, and a part or all of the second extension portion 28b may be arranged bent so as to face the second main surface 12b.
  • the current path from the second internal electrode layer 16b from the upper layer (first main surface 12a) to the mounting board can be made shorter than in the conventional example. . This makes it possible to improve the low ESL characteristics of the multilayer ceramic capacitor.
  • FIG. 11 is a LT cross-sectional view showing an example of a mounting structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 12 is a WT cross-sectional view showing an example of a mounting structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • a multilayer ceramic capacitor mounting structure 50 includes the multilayer ceramic capacitor 10 according to the present embodiment and a mounting substrate 52, as shown in FIGS. 11 and 12.
  • the mounting board 52 includes a board core material 54 and conductor lands 56 .
  • the core material 54 of the substrate is, for example, a substrate made of a material made of a mixture of glass cloth (cloth) and glass nonwoven fabric impregnated with epoxy resin or polyimide resin, or a sheet made of a mixture of ceramics and glass. It is composed of a ceramic substrate manufactured by
  • substrate may be comprised as a board
  • the thickness of the core material 54 of the substrate is not particularly limited, but is preferably, for example, 200 ⁇ m or more and 800 ⁇ m or less.
  • One main surface of the core material 54 of the board constitutes a board-side mounting surface 54a on which the conductor lands 56 are disposed and which is the mounting surface of the multilayer ceramic capacitor 10.
  • the conductor land 56 includes a first conductor land 56a, a second conductor land 56b, a third conductor land 56c, and a fourth conductor land 56d.
  • the first conductor land 56a is a portion that is electrically connected and mechanically joined to the first external electrode 30a of the multilayer ceramic capacitor 10 by the bonding material 58.
  • the second conductor land 56b is a portion that is electrically connected to and mechanically joined to the second external electrode 30b of the multilayer ceramic capacitor 10 by the bonding material 58.
  • the third conductor land 56c is a portion that is electrically connected and mechanically joined to the third external electrode 30c of the multilayer ceramic capacitor 10 by the bonding material 58.
  • the fourth conductor land 56d is a portion that is electrically connected to and mechanically joined to the fourth external electrode 30d of the multilayer ceramic capacitor 10 by the bonding material 58.
  • conductor land 56 may be provided on the main surface of the core material 54 of the board on the opposite side to the board-side mounting surface 54a.
  • the material of the conductor land 56 is not particularly limited, but metals such as copper, gold, palladium, and platinum can be used, for example. Further, the thickness of the conductor land 56, that is, the dimension in the height direction x, is not particularly limited, but is preferably, for example, 20 ⁇ m or more and 200 ⁇ m or less. As the bonding material 58, for example, a highly heat-resistant epoxy adhesive can be used.
  • the mounting board 52 corresponds to the mounting board of the present invention.
  • the core material 54 of the substrate corresponds to the core material of the substrate of the present invention.
  • the board-side mounting surface 54a corresponds to the mounting surface of the present invention.
  • the plurality of conductor lands 56 correspond to the plurality of connection conductors of the present invention.
  • the connecting conductor of the present invention may be used for other uses, functions, shapes, names, etc. as long as it is a conductor that is provided between a multilayer ceramic capacitor and a mounting board and can electrically connect the two. It is not limited by.
  • the multilayer ceramic capacitor mounting structure 50 shown in FIGS. 11 and 12 is mounted on the mounting board 52 so that the second main surface 12b of the multilayer ceramic capacitor 10 faces the board-side mounting surface 54a.
  • the mounting structure 50 of the multilayer ceramic capacitor shown in FIGS. 11 and 12 directly reflects the various functions of the multilayer ceramic capacitor 10 shown in FIG.
  • the current path can be made shorter than in the conventional example.
  • various effects of the multilayer ceramic capacitor 10 according to the present invention are reflected, and the low ESL characteristics of the multilayer ceramic capacitor mounting structure 50 are improved.
  • a dielectric sheet for the dielectric layer and a conductive paste for the internal electrodes are prepared.
  • the conductive paste for the dielectric sheet and internal electrode layer contains a binder and a solvent.
  • the binder and solvent may be known ones.
  • a conductive paste for internal electrode layers is printed in a predetermined pattern on the dielectric sheet by, for example, screen printing or gravure printing. As a result, a dielectric sheet on which the pattern of the first internal electrode layer is formed and a dielectric sheet on which the pattern of the second internal electrode layer is formed are prepared.
  • a screen plate for printing the first internal electrode layer and a screen plate for printing the second internal electrode layer are prepared separately, and the two types of screen plates are printed separately.
  • the pattern of each internal electrode layer can be printed using a capable printing machine.
  • the portion that will become the inner layer portion 18 is formed by laminating the sheets on which the first internal electrode layer and the second internal electrode layer are printed so as to obtain the desired structure.
  • the number of sheets on which the first internal electrode layer is printed is greater than the number of sheets on which the second internal electrode layer is printed, and the number of sheets on which the first internal electrode layer is printed is two or more consecutively. and then stacked.
  • a predetermined number of dielectric sheets on which the internal electrode layer pattern is not printed are laminated to form a portion that will become the second main surface side outer layer portion 20b on the second main surface side.
  • the portion that will become the inner layer portion 18 formed by the above-described process is laminated on the portion that will become the second main surface side outer layer portion 20b, and the pattern of the internal electrode layer is placed on the portion that will become the inner layer portion 18.
  • each dielectric material on the first main surface side becomes smaller than the second main surface side. Since the hardness of the sheet is soft, when the laminated sheet is pressed, the portions of the second internal electrode layer that become the first extension part and the second extension part are bent, and the degree of bending can be increased.
  • the laminated sheet is pressed in the lamination direction by means such as a hydrostatic press to produce a laminated block.
  • a hydrostatic press to produce a laminated block.
  • the laminated block is cut to a predetermined size to cut out the laminated chip.
  • the corners and ridges of the laminated chip may be rounded by barrel polishing or the like.
  • the laminated body 12 is produced by firing the cut out laminated chips.
  • the firing temperature depends on the materials of the dielectric layer 14 and the internal electrode layer 16, it is preferably 900° C. or more and 1400° C. or less.
  • a third base electrode layer 32c of a third external electrode 30c is formed on the first side surface 12c of the laminated body 12 obtained by firing, and a third base electrode layer 32c of the third external electrode 30c is formed on the second side surface 12d of the laminated body 12.
  • a fourth base electrode layer 32d of the fourth external electrode 30d is formed.
  • various methods can be used to form the baked layer.
  • a method of applying a conductive paste by extruding it through a slit can be used.
  • this construction method by increasing the amount of conductive paste extruded, it is possible to apply the conductive paste not only on the first side surface 12c and the second side surface 12d, but also on a part of the first main surface 12a and the second main surface 12b.
  • the base electrode layer 32 can be formed up to a part of the area. Moreover, it can also be formed using a roller transfer method.
  • the base electrode layer 32 is formed not only on the first side surface 12c and the second side surface 12d but also on a part of the first main surface 12a and a part of the second main surface 12b. At this time, by increasing the pressing pressure during roller transfer, it becomes possible to form the base electrode layer 32 even on a part of the first main surface 12a and a part of the second main surface 12b.
  • the first base electrode layer 32a of the first external electrode 30a is formed on the first end surface 12e of the laminate 12 obtained by firing, and the first base electrode layer 32a of the first external electrode 30a is formed on the second end surface 12f of the laminate 12.
  • the second base electrode layer 32b of the second external electrode 30b is formed.
  • a conductive paste containing a glass component and a metal component is applied, and then a baking process is performed to form a baked layer as the base electrode layer 32.
  • the temperature of the baking treatment at this time is preferably 700°C or more and 900°C or less.
  • the first base electrode layer 32a is formed not only on the first end surface 12e but also on a part of the first main surface 12a and the second main surface 12b. , a portion of the first side surface 12c, and a portion of the second side surface 12d.
  • the second base electrode layer 32b can be formed so as to extend only to the second end surface 12f. Instead, it can be formed so as to extend to a part of the first main surface 12a, a part of the second main surface 12b, a part of the first side surface 12c, and a part of the second side surface 12d.
  • a method of forming a baked layer as the base electrode layer 32 of the first external electrode 30a and the second external electrode 30b a method of extruding and applying a conductive paste through a slit or a roller transfer method may be used. I can do it.
  • the third base electrode layer 32c of the third external electrode 30c, the fourth base electrode layer 32d of the fourth external electrode 30d, and the first base electrode layer of the first external electrode 30a are 32a and the second base electrode layer 32b of the second external electrode 30b may be baked simultaneously, or the third base electrode layer 32c of the third external electrode 30c and the fourth base electrode layer 32b of the fourth external electrode 30d may be baked simultaneously.
  • the electrode layer 32d, the first base electrode layer 32a of the first external electrode 30a, and the second base electrode layer 32b of the second external electrode 30b may be baked separately.
  • the conductive resin layer can be formed by the following method. Note that the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate 12 without forming the baked layer.
  • a conductive resin paste containing a thermosetting resin and a metal component is applied onto the baking layer or the laminate 12, and heat treatment is performed at a temperature of 250° C. or higher and 550° C. or lower. is thermally cured to form a conductive resin layer.
  • the atmosphere during the heat treatment at this time is preferably a N 2 atmosphere. Further, in order to prevent resin scattering and oxidation of various metal components, it is preferable to suppress the oxygen concentration to 100 ppm or less.
  • the method for applying the conductive resin paste may be the same as the method for forming the base electrode layer 32 with a baked layer, for example, by extruding the conductive resin paste through a slit and applying it, or by using a roller transfer method. I can do it.
  • the base electrode layer 32 when forming the base electrode layer 32 as a thin film layer, the base electrode layer can be formed by a thin film forming method such as a sputtering method or a vapor deposition method at a place where the external electrode 30 is desired to be formed by performing masking or the like.
  • the base electrode layer formed of a thin film layer is a layer with a thickness of 1 ⁇ m or less on which metal particles are deposited.
  • Electrodes may also be provided. In that case, it can be formed by the following method.
  • the first end surface 12e and the second end surface 12f of the laminate 12 are plated, and a lower layer is applied on the first lead-out part 27a and the second lead-out part 27b, which are the exposed parts of the first internal electrode layer 16a.
  • Form a plating electrode is performed on the first side surface 12c and the second side surface 12d of the laminate 12, and plating is performed on the first extension part 28a, which is the exposed part of the second internal electrode layer 16b, and on the second extension part 28b.
  • a lower layer plating electrode is formed on top.
  • electrolytic plating or electroless plating can be used for plating, but electroless plating requires pretreatment with catalysts to improve the plating deposition rate, making the process more complicated. There is a disadvantage. Therefore, it is usually preferable to employ electrolytic plating. As the plating method, it is preferable to use barrel plating. Furthermore, if necessary, an upper layer plating electrode formed on the surface of the lower layer plating electrode may be formed in the same manner.
  • a plating layer 34 is formed on the surface of the base electrode layer 32, the surface of the conductive resin layer or the lower layer plating electrode, and the surface of the upper layer plating electrode, as necessary. More specifically, in this embodiment, a Ni plating layer is formed as a lower plating layer on the base electrode layer 32, which is a baked layer, and a Sn plating layer is formed as an upper plating layer.
  • the Ni plating layer and the Sn plating layer are sequentially formed by, for example, a barrel plating method.
  • electrolytic plating or electroless plating may be employed.
  • electroless plating requires pretreatment with a catalyst or the like in order to improve the plating deposition rate, which has the disadvantage of complicating the process. Therefore, it is usually preferable to employ electrolytic plating.
  • the multilayer ceramic capacitor 10 according to this embodiment is manufactured as described above.
  • It has a plurality of laminated dielectric layers, and has a first main surface and a second main surface facing each other in the height direction, and a first side surface and a second main surface facing each other in the width direction perpendicular to the height direction.
  • the first internal electrode layer includes a first facing part facing the second internal electrode layer, a first lead-out part extending from the first facing part and drawn out to the first end surface.
  • the second internal electrode layer includes a second opposing part that faces the first internal electrode layer, and a first extension part that extends from the second opposing part and is drawn out to the first side surface. a second extension part extending from the second opposing part and pulled out to the second side surface; A part or all of the first extension part is bent and arranged so as to face the second main surface, and a part or all of the second extension part faces the second main surface. It is arranged bent like this, Multilayer ceramic capacitor.
  • ⁇ 6> The multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 5>, wherein the second internal electrode layer has 2 or more and 50 or less.
  • ⁇ 7> The second opposing portion of the second internal electrode layer arranged to sandwich the first internal electrode layer and the second opposing portion of the other second internal electrode layer closest to each other.
  • ⁇ 8> The multilayer ceramic capacitor according to any one of ⁇ 1> to ⁇ 7>, wherein the first internal electrode layer has a thickness of 0.5 ⁇ m or more and 1.1 ⁇ m or less.
  • a mounting board, A multilayer ceramic capacitor mounted on the mounting board, The multilayer ceramic capacitor is the multilayer ceramic capacitor according to any one of claims 1 to 8,
  • the mounting board includes a core material of the board, a first connection conductor connected to the first external electrode disposed on the core material; a second connection conductor connected to the second external electrode disposed on the core material; a third connection conductor connected to the third external electrode disposed on the core material; a fourth connection conductor connected to the fourth external electrode disposed on the core material; has
  • the multilayer ceramic capacitor has a mounting structure in which the multilayer ceramic capacitor is mounted such that the second main surface faces the mounting board.
  • Multilayer ceramic capacitor 12 Laminated body 12a First main surface 12b Second main surface 12c First side surface 12d Second side surface 12e First end surface 12f Second end surface 14 Dielectric layer 16 Internal electrode layer 16a First Internal electrode layer 16b Second internal electrode layer 18 Inner layer portion 19 Capacitance forming portion 20a First main surface side outer layer portion 20b Second main surface side outer layer portion 22a First side surface side outer layer portion 22b Second side surface side Outer layer portion 24a First end side outer layer portion 24b Second end side outer layer portion 25 Internal electrode laminated portion 25a First internal electrode laminated portion 25b Second internal electrode laminated portion 25c Third internal electrode laminated portion 26a First Opposed portion 26b Second opposing portion 27a First drawn out portion 27b Second drawn out portion 28a First extended portion 28b Second extended portion 29a First bent portion 29b Second bent portion 30 External electrode 30a 1 external electrode 30b 2nd external electrode 30c 3rd external electrode 30d 4th external electrode 32 Base electrode layer 32a 1st base electrode layer 32b 2nd base electrode layer 32c 3rd base electrode layer 32d

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Abstract

低ＥＳＬ特性を向上させることが可能な積層セラミックコンデンサ及び積層セラミックコンデンサの実装構造を提供する。　本発明に係る積層セラミックコンデンサは、積層された複数の誘電体層を有し、高さ方向に相対する第１の主面及び第２の主面と、高さ方向に直交する幅方向に相対する第１の側面及び第２の側面と、高さ方向及び幅方向に直交する長さ方向に相対する第１の端面及び第２の端面と、を有する積層体と、複数の誘電体層上に配置され、第１の端面および第２の端面に引き出された複数の第１の内部電極層と、複数の誘電体層上に配置され、第１の側面および第２の側面に引き出された複数の第２の内部電極層と、第１の端面上に配置されており、第１の内部電極層に接続される第１の外部電極と、第２の端面上に配置されており、第１の内部電極層に接続される第２の外部電極と、第１の側面上に配置されており、第２の内部電極層に接続される第３の外部電極と、第２の側面上に配置されており、第２の内部電極層に接続される第４の外部電極と、を備える。第１の内部電極層は、第２の内部電極層と対向する第１の対向部と、第１の対向部から延び、第１の端面に引き出される第１の引出部と、第１の対向部から延び、第２の端面に引き出される第２の引出部と、を有し、第２の内部電極層は、第１の内部電極層と対向する第２の対向部と、第２の対向部から延び、第１の側面に引き出される第１の延長部と、第２の対向部から延び、第２の側面に引き出される第２の延長部と、を有する。第１の延長部および第２の延長部の一部または全部は、第２の主面に向くように屈曲して配置される。

Description

積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造
　この発明は、積層セラミックコンデンサおよび積層セラミックコンデンサの実装構造に関する。
　たとえば、高速で動作する集積回路部品（ＩＣ）に供給される電源電圧を安定化するために用いられるデカプリングコンデンサや、集積回路部品（ＩＣ）に供給される電源ラインのノイズ対策部品として、貫通型積層セラミックコンデンサが知られている。
　貫通型積層セラミックコンデンサは、一般的な構造を有しており、互いに対向する第１および第２の主面、互いに対向する第１および第２の側面ならびに互いに対向する第１および第２の端面からなる外表面を有する、セラミック基体（積層体）を備える。セラミック基体の内部には、各々複数の第１および第２の内部電極が積層方向において交互に配置されている。そして、第１の内部電極は、その両端が第１および第２の端面に導出され、それぞれ第１および第２の外部電極に接続され、第２の内部電極は、その両端が第１および第２の側面に導出され、それぞれ第３および第４の外部電極に接続されている（例えば、特許文献１を参照）。
　このような貫通型積層セラミックコンデンサにおいて、その性能を高めるためには、寄生成分であるＥＳＬ（等価直列インダクタンス）を少なくして（以下、低ＥＳＬ特性という）、高周波数のノイズ除去効果を高める必要がある。
特開平９－５５３３５号公報
　しかしながら、特許文献１に記載の一般的な貫通型積層セラミックコンデンサは、上外層寄りに配置された第２の内部電極と基板との距離が長くなるため、電流経路が長くなり、低ＥＳＬ特性を得ることが困難であった。
　それゆえに、この発明の主たる目的は、低ＥＳＬ特性を向上させることが可能な積層セラミックコンデンサ及び積層セラミックコンデンサの実装構造を提供することである。
　この発明に係る積層セラミックコンデンサは、積層された複数の誘電体層を有し、高さ方向に相対する第１の主面及び第２の主面と、高さ方向に直交する幅方向に相対する第１の側面及び第２の側面と、高さ方向及び幅方向に直交する長さ方向に相対する第１の端面及び第２の端面と、を有する積層体と、複数の誘電体層上に配置され、第１の端面および第２の端面に引き出された複数の第１の内部電極層と、複数の誘電体層上に配置され、第１の側面および第２の側面に引き出された複数の第２の内部電極層と、第１の端面上に配置されており、第１の内部電極層に接続される第１の外部電極と、第２の端面上に配置されており、第１の内部電極層に接続される第２の外部電極と、第１の側面上に配置されており、第２の内部電極層に接続される第３の外部電極と、第２の側面上に配置されており、第２の内部電極層に接続される第４の外部電極と、を備え、第１の内部電極層は、第２の内部電極層と対向する第１の対向部と、第１の対向部から延び、第１の端面に引き出される第１の引出部と、第１の対向部から延び、第２の端面に引き出される第２の引出部と、を有し、第２の内部電極層は、第１の内部電極層と対向する第２の対向部と、第２の対向部から延び、第１の側面に引き出される第１の延長部と、第２の対向部から延び、第２の側面に引き出される第２の延長部と、を有し、第１の延長部の一部または全部が、第２の主面に向くように屈曲して配置され、第２の延長部の一部または全部が、第２の主面に向くように屈曲して配置される、積層セラミックコンデンサである。
　この発明に係る積層セラミックコンデンサは、第２の内部電極層が、第１の内部電極層と対向する第２の対向部と、第２の対向部から延び、第１の側面に引き出される第１の延長部と、第２の対向部から延び、第２の側面に引き出される第２の延長部と、を有し、第１の延長部の一部または全部が、第２の主面に向くように屈曲して配置され、第２の延長部の一部または全部が、第２の主面に向くように屈曲して配置されることにより、積層セラミックコンデンサが実装基板に実装されたとき、上層（第１の主面）よりの第２の内部電極層から実装基板までの電流経路を、従来例より短くとることができる。
　これにより、積層セラミックコンデンサにおける低ＥＳＬ特性を向上させることが可能となる。
　また、この発明に係る積層セラミックコンデンサの実装構造は、実装基板と、実装基板に実装された積層セラミックコンデンサと、を備え、積層セラミックコンデンサは本発明に係る積層セラミックコンデンサであり、実装基板は、基板のコア材と、コア材上に配置された第１の外部電極と接続される第１の接続導体と、コア材上に配置された第２の外部電極と接続される第２の接続導体と、コア材上に配置された第３の外部電極と接続される第３の接続導体と、コア材上に配置された第４の外部電極と接続される第４の接続導体と、を有し、積層セラミックコンデンサは、第２の主面が実装基板側に向くように実装される、積層セラミックコンデンサの実装構造である。
　また、本発明に係る積層セラミックコンデンサの実装構造は、本発明に係る積層セラミックコンデンサの種々の作用をそのまま反映して、積層セラミックコンデンサの第１の内部電極層から実装基板までの電流経路を、従来例より短くとることができる。その結果、本発明に係る積層セラミックコンデンサの種々の効果を反映して、積層セラミックコンデンサの実装構造における低ＥＳＬ特性を向上させる効果を奏する。
　この発明によれば、低ＥＳＬ特性を向上させることが可能な積層セラミックコンデンサ及び積層セラミックコンデンサの実装構造を提供することができる。
　この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す外観斜視図である。 この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す上面図である。 この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す側面図である。 図１の線ＩＶ－ＩＶにおける断面図である。 図１の線Ｖ－Ｖにおける断面図である。 図４の線ＶＩ－ＶＩにおける断面図である。 図４の線ＶＩＩ－ＶＩＩにおける断面図である。 図５に示す線Ｖ－Ｖ断面図による第２の内部電極層の変形例を示す。 図５に示す線Ｖ－Ｖ断面図による各構成を説明するための断面図である。 （ａ）は図５の領域Ｒ１を示す拡大図であって、第２の内部電極層における第１の延長部に位置する第１の屈曲部を示す断面模式図であり、（ｂ）は図５の領域Ｒ２を示す拡大図であって、第２の内部電極層における第２の延長部に位置する第２の屈曲部を示す断面模式図である。 この発明の実施の形態に係る積層セラミックコンデンサの実装構造の一例を示すＬＴ断面図である。 この発明の実施の形態に係る積層セラミックコンデンサの実装構造の一例を示すＷＴ断面図である。
１．積層セラミックコンデンサ
　この発明の実施の形態にかかる積層セラミックコンデンサについて説明する。この実施の形態にかかる積層セラミックコンデンサは、３端子型積層セラミックコンデンサである。
　図１は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す外観斜視図である。図２は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す上面図である。図３は、この発明の実施の形態にかかる積層セラミックコンデンサ（３端子型積層セラミックコンデンサ）の一例を示す側面図である。図４は、図１の線ＩＶ－ＩＶにおける断面図である。図５は、図１の線Ｖ－Ｖにおける断面図である。図６は、図４の線ＶＩ－ＶＩにおける断面図である。図７は、図４の線ＶＩＩ－ＶＩＩにおける断面図である。図８は、図５に示す線Ｖ－Ｖ断面図による第２の内部電極層の変形例を示す。図９は、図５に示す線Ｖ－Ｖ断面図による各構成を説明するための断面図である。図１０（ａ）は図５の領域Ｒ１を示す拡大図であって、第２の内部電極層における第１の延長部に位置する第１の屈曲部を示す断面模式図であり、図１０（ｂ）は図５の領域Ｒ２を示す拡大図であって、第２の内部電極層における第２の延長部に位置する第２の屈曲部を示す断面模式図である。
　図１ないし図３に示すように、積層セラミックコンデンサ１０は、たとえば、直方体状の積層体１２と、外部電極３０とを含む。
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極層１６とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
　積層体１２の寸法は、特に限定されない。
　積層体１２は、内層部１８と、高さ方向ｘにおいて内層部１８を挟みこむように配置された第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂと、を有する。
　内層部１８は、複数の誘電体層１４と複数の内部電極層１６とを含む。内層部１８は、高さ方向ｘにおいて、最も第１の主面１２ａ側に位置する内部電極層１６から最も第２の主面１２ｂ側に位置する内部電極層１６までを含む。内層部１８では、複数の内部電極層１６が誘電体層１４を介して対向して配置されている。内層部１８は、静電容量を発生させ、実施的にコンデンサとして機能する部分である。
　第１の主面側外層部２０ａは、第１の主面１２ａ側に位置する。第１の主面側外層部２０ａは、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　第２の主面側外層部２０ｂは、第２の主面１２ｂ側に位置する。第２の主面側外層部２０ｂは、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂで用いられる誘電体層１４は、内層部１８で用いられる誘電体層１４と同じものであってもよい。
　なお、積層体１２は、第１の側面１２ｃ側に位置し、第１の側面１２ｃと第１の側面１２ｃ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の側面側外層部２２ａを有する。
　同様に、積層体１２は、第２の側面１２ｄ側に位置し、第２の側面１２ｄと第２の側面１２ｄ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の側面側外層部２２ｂを有する。
　図５には、第１の側面側外層部２２ａおよび第２の側面側外層部２２ｂの幅方向ｙの範囲が示されている。この第１の側面側外層部２２ａおよび第２の側面側外層部２２ｂの幅方向ｙの幅の大きさはＷギャップまたはサイドギャップともいう。
　また、積層体１２は、第１の端面１２ｅ側に位置し、第１の端面１２ｅと第１の端面１２ｅ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第１の端面側外層部２４ａを有する。
　同様に、積層体１２は、第２の端面１２ｆ側に位置し、第２の端面１２ｆと第２の端面１２ｆ側の内層部１８の最表面との間に位置する複数の誘電体層１４から形成される第２の端面側外層部２４ｂを有する。
　図４には、第１の端面側外層部２４ａおよび第２の端面側外層部２４ｂの長さ方向ｚの範囲が示されている。第１の端面側外層部２４ａおよび第２の端面側外層部２４ｂの長さ方向ｚの幅の大きさはＬギャップまたはエンドギャップともいう。
　誘電体層１４は、たとえば、セラミック材料として、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
　焼成後の誘電体層１４の厚みは、１．０μｍ以上１５μｍ以下であることが好ましい。
　積層される誘電体層１４の枚数は、８０枚以上２００枚以下であることが好ましい。なお、この誘電体層１４の枚数は、内層部１８の誘電体層１４の枚数と、第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂの誘電体層１４の枚数との総数である。
　積層体１２は、複数の内部電極層１６として、複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。
　第１の内部電極層１６ａは、誘電体層１４上に配置される。
　図６に示すように、第１の内部電極層１６ａは、積層体１２の第１の端面１２ｅと第２の端面１２ｆとの間にわたって延び、第２の内部電極層１６ｂと対向する第１の対向部２６ａと、第１の対向部２６ａから延び、積層体１２の第１の端面１２ｅに引き出される第１の引出部２７ａと、第１の対向部２６ａから延び、積層体１２の第２の端面１２ｆに引き出される第２の引出部２７ｂとを有する。第１の対向部２６ａは、誘電体層１４上の中央部に位置する。第１の引出部２７ａは、積層体１２の第１の端面１２ｅに露出し、第２の引出部２７ｂは、積層体１２の第２の端面１２ｆに露出する。従って、第１の内部電極層１６ａは、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄには露出していない。
　第１の内部電極層１６ａの形状は特に限定はされないが、矩形状であることが好ましい。もっとも、コーナー部は丸められていてもよい。
　第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置される誘電体層１４とは異なる誘電体層１４上に配置される。
　図７に示すように、第２の内部電極層１６ｂは、積層体１２の第１の側面１２ｃと第２の側面１２ｄとの間にわたって延び、第１の内部電極層１６ａと対向する第２の対向部２６ｂと、第２の対向部２６ｂから延び、第１の側面１２ｃに引き出される第１の延長部２８ａと、第２の対向部２６ｂから延び、第２の側面１２ｄに引き出される第２の延長部２８ｂとを有する。そして、第２の対向部２６ｂは、第１の端面１２ｅの方向に延び、第２の端面１２ｆの方向に延びるように矩形状に形成される。第２の対向部２６ｂは、誘電体層１４上の中央部に位置する。第１の延長部２８ａは、積層体１２の第１の側面１２ｃに露出し、第２の延長部２８ｂは、積層体１２の第２の側面１２ｄに露出する。従って、第２の内部電極層１６ｂは、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆには露出していない。
　第２の内部電極層１６ｂの第２の対向部２６ｂの形状、ならびに第１の延長部２８ａおよび第２の延長部２８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、それぞれの対向部および延長部のコーナー部は丸められていてもよい。
　第２の内部電極層１６ｂの第２の対向部２６ｂにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ａと、第２の内部電極層１６ｂの第１の延長部２８ａおよび第２の延長部２８ｂにおける第１の端面１２ｅと第２の端面１２ｆとを結ぶ長さ方向ｚの幅Ｂとの関係は、Ａ≧Ｂとなることが好ましい。
　第１の内部電極層１６ａの第１の対向部２６ａと第２の内部電極層１６ｂの第２の対向部２６ｂとは対向している。
　なお、第１の内部電極層１６ａの第１の対向部２６ａにおける第１の側面１２ｃと第２の側面１２ｄとを結ぶ幅方向ｙの幅と、第２の内部電極層１６ｂの第２の対向部２６ｂにおける第１の側面１２ｃと第２の側面１２ｄとを結ぶ幅方向ｙの幅とは、同一の場合もあるが、異なる場合もある。
　第１の内部電極層１６ａの数は、第２の内部電極層１６ｂの数よりも多く、かつ、第１の内部電極層１６ａは２枚以上連続して積層される。これにより、図１に示す積層セラミックコンデンサ１０は、静電容量が大きくなることを抑制しつつ、第１の内部電極層１６ａの数が多くなり並列接続の第１の内部電極層１６ａの数が多くなるだけでなく、第１の内部電極層１６ａと外部電極３０との間の導通性が向上することから、直流抵抗が大きくなることを抑制することが可能となる。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂの枚数は、合わせて５０枚以上１５０枚以下であることが好ましい。
　第１の内部電極層１６ａの枚数は、特に限定されないが、たとえば、４９枚以上１００枚以下であることが好ましい。
　また、第２の内部電極層１６ｂの枚数は、特に限定されないが、たとえば、２枚以上５０枚以下であることが好ましい。
　第１の内部電極層１６ａの厚みは、特に限定されないが、たとえば、０．５μｍ以上１．１μｍ以下程度であることが好ましい。
　第２の内部電極層１６ｂの厚みは、特に限定されないが、たとえば、０．５μｍ以上１．１μｍ以下程度であることが好ましい。
　ここで、第１の内部電極層１６ａは、第２の内部電極層１６ｂと第２の内部電極層１６ｂとの間が同様の厚みを持つような枚数で配置されることが好ましいが、これに限定されない。
　積層体１２の内層部１８は、第１の内部電極層１６ａと第２の内部電極層１６ｂとが誘電体層１４を介して対向して静電容量を形成する容量形成部１９と、第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５を有する。積層セラミックコンデンサ１０は、この容量形成部１９によりコンデンサの特性が発現する。
　また、内部電極積層部２５は、第２の内部電極層１６ｂにより複数個の内部電極積層部に分断するように配置される。これにより、第１の内部電極層１６ａの集合体が分散されるため、放熱効果が高まり、温度上昇抑制効果を得ることができる。
　図１に示す積層セラミックコンデンサ１０は、図４に示すように、内部電極積層部２５は、２枚の第２の内部電極層１６ｂにより分断され、内部電極積層部２５は、第１の内部電極積層部２５ａ、第２の内部電極積層部２５ｂおよび第３の内部電極積層部２５ｃに分断されている。
　なお、第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５を分断するように配置される第２の内部電極層１６ｂは、単数で配置されていてもよいし、２枚以上が連続して配置されてもよい。
　第２の内部電極層１６ｂは、積層体１２の第１の主面１２ａ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第１の内部電極積層部２５ａと第１の主面１２ａとの間、および積層体１２の第２の主面１２ｂ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第３の内部電極積層部２５ｃと第２の主面１２ｂとの間には配置されていてもよい。これにより、第１の主面側外層部２０ａおよび第２の主面側外層部２０ｂ付近でも容量形成部１９を形成できることから静電容量の一部を取得することになり、実装基板への電流経路を短くすることができ、低ＥＳＬの効果を得ることができる。
　一方、第２の内部電極層１６ｂは、積層体１２の第１の主面１２ａ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第１の内部電極積層部２５ａと第１の主面１２ａとの間、および積層体１２の第２の主面１２ｂ側に位置する第１の内部電極層１６ａが２枚以上連続して積層されている領域である内部電極積層部２５、すなわち、第３の内部電極積層部２５ｃと第２の主面１２ｂとの間には配置されていなくてもよい。
　第１の内部電極層１６ａの第１の延長部２８ａの一部または全部は、第２の主面１２ｂに向かって屈曲している。同様に、第２の内部電極層１６ｂの第２の延長部２８ｂの一部または全部は、第２の主面１２ｂに向かって屈曲している。
　積層セラミックコンデンサ１０を、その積層体１２の第２の主面１２ｂが、実装面と対向するように実装基板に実装したとき、第１の内部電極層１６ａの第１の延長部２８ａおよび第２の内部電極層１６ｂの第２の延長部２８ｂと実装面との距離を近づけることができるので、電流経路が短くなり、ＥＳＬを低減させることができる。
　より好ましくは、図８に示すように、第２の内部電極層１６ｂの第１の延長部２８ａは、第２の主面１２ｂに近づくにつれて屈曲度が小さくなっていることが好ましい。同様に、第２の内部電極層１６ｂの第２の延長部２８ｂは、第２の主面１２ｂに近づくにつれて屈曲度が小さくなっていることが好ましい。
　徐々に屈曲度が小さくなっていることで、局所的な密着不足を防止し、延長部の構造欠陥を抑制することができる。
　ここで、図９に示すように、第２の対向部２６ｂと第１の延長部２８ａとの間の境界点Ｐ1または第２の対向部２６ｂと第２の延長部２８ｂとの間の境界点Ｐ1と第２の主面１２ｂとの距離をｌ1（以下、単に距離ｌ1という）とし、側面に引き出された第１の延長部２８ａの露出点Ｐ2と第２の主面との距離をｌ2（以下、単に距離ｌ2という）としたとき、
　屈曲度は、
　　　　　　屈曲度＝ｌ1－ｌ2／ｌ1
により定義される。
　屈曲度は、０．１２以下であることが好ましい。屈曲度が０．１２より大きくなると、密着不足が発生し、ボイド等の構造欠陥が発生しやすくなるデメリットがある。
　更に、第２の内部電極層１６ｂにおいて、第１の延長部２８ａは、第１の屈曲部２９ａを有し、第２の延長部２８ｂは、第２の屈曲部２９ｂを有する。
　ここで、図１０の、図５中の領域Ｒ１および領域Ｒ２を示す要部拡大図を適宜参照して、第１の屈曲部２９ａおよび第２の屈曲部２９ｂについて説明する。
　図１０（ａ）に示すように、第１の延長部２８ａにおいて、第２の主面１２ｂ側に屈曲し始める点を屈曲始点Ｐ3とし、屈曲し終わりの点を屈曲終点Ｐ4としたとき、屈曲始点Ｐ3と屈曲終点Ｐ4との間の範囲を第１の屈曲部２９ａとする。
　図１０（ｂ）に示すように、第２の延長部２８ｂにおいて、第２の主面１２ｂ側に屈曲し始める点を屈曲始点Ｐ3とし、屈曲し終わりの点を屈曲終点Ｐ4としたとき、屈曲始点Ｐ3と屈曲終点Ｐ4との間の範囲を第２の屈曲部２９ｂとする。
　第１の延長部２８ａに位置する屈曲始点Ｐ3は、第２の主面１２ｂに近づくにつれて第２の対向部２６ｂよりに配置されるように配置されていてもよい。同様に、第２の延長部２８ｂに位置する屈曲始点Ｐ3は、第２の主面１２ｂに近づくにつれて第１の対向部２６ａよりに配置されるように配置されていてもよい。
　第１の延長部２８ａに位置する屈曲終点Ｐ4は、第２の主面１２ｂに近づくにつれて第２の対向部２６ｂよりに配置されるように配置されていてもよい。同様に、第２の延長部２８ｂに位置する屈曲終点Ｐ4は、第２の主面１２ｂに近づくにつれて第２の対向部２６ｂよりに配置されるように配置されていてもよい。
　第１の屈曲部２９ａの長さは、第２の主面１２ｂに近づくにつれて短いことが好ましい。同様に、第２の屈曲部２９ｂの長さは、第２の主面１２ｂに近づくにつれて短いことが好ましい。
　高さ方向ｘにおいて、第１の内部電極層１６ａを挟むように配置された第２の内部電極層１６ｂの第２の対向部２６ｂと最も近い他の第２の内部電極層１６ｂの第２の対向部２６ｂとの積層体１２の高さ方向ｘの距離Ｄ（以下、単に距離Ｄという）は、０．００８ｍｍ以上０．５４ｍｍ以下であることが好ましい。
　距離Ｄが、０．００８ｍｍより小さい場合、屈曲度が小さくなって、上外層寄りに配置されたＧＮＤ電極部の基板への電流経路が長くなり、低ＥＳＬを得ることが難しい場合がある。一方、距離Ｄが、０．５４ｍｍより大きくなると、密着不足が発生し、ボイド等の構造欠陥が発生しやすくなる場合がある。
　各構成について、すなわち、屈曲度を算出するための距離ｌ1および距離ｌ2の測定、屈曲始点Ｐ3の位置および屈曲終点Ｐ4の位置の確認、並びに距離Ｄの測定は、長さ方向ｚで積層体１２の１／２Ｌまで削ってＷＴ断面を露出させ、その露出される１／２Ｌの位置におけるＷＴ断面をマイクロスコープ（例えば、株式会社キーエンス社製のＶＨＸシリーズ）を観察することで行われる。
　第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側、ならびに第１の側面１２ｃ側および第２の側面１２ｄ側には、外部電極３０が配置される。外部電極３０は、第１の外部電極３０ａ、第２の外部電極３０ｂ、第３の外部電極３０ｃおよび第４の外部電極３０ｄを有する。
　積層体１２の第１の端面１２ｅには、第１の外部電極３０ａが配置される。第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように配置される。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅにおいて露出している第１の内部電極層１６ａの第１の引出部２７ａに電気的に接続されている。なお、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅ上のみに配置されてもよい。
　積層体１２の第２の端面１２ｆには、第２の外部電極３０ｂが配置される。第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように配置される。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆにおいて露出している第１の内部電極層１６ａの第２の引出部２７ｂに電気的に接続されている。なお、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆ上のみに配置されてもよい。
　積層体１２の第１の側面１２ｃには、第３の外部電極３０ｃが配置される。第３の外部電極３０ｃは、第１の側面１２ｃから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置される。第３の外部電極３０ｃは、積層体１２の第１の側面１２ｃにおいて露出している第２の内部電極層１６ｂの第１の延長部２８ａに電気的に接続されている。なお、第３の外部電極３０ｃは、積層体１２の第１の側面１２ｃ上のみに配置されてもよい。
　積層体１２の第２の側面１２ｄには、第４の外部電極３０ｄが配置される。第４の外部電極３０ｄは、第２の側面１２ｄから延伸して第１の主面１２ａおよび第２の主面１２ｂの一部を覆うように配置される。第４の外部電極３０ｄは、積層体１２の第２の側面１２ｄにおいて露出している第２の内部電極層１６ｂの第２の延長部２８ｂに電気的に接続されている。なお、第４の外部電極３０ｄは、積層体１２の第２の側面１２ｄ上のみに配置されてもよい。
　外部電極３０は、積層体１２の表面に配置される下地電極層３２と、下地電極層３２を覆うように配置されためっき層３４とを含むことが好ましい。
　下地電極層３２は、第１の下地電極層３２ａ、第２の下地電極層３２ｂ、第３の下地電極層３２ｃおよび第４の下地電極層３２ｄを有する。
　第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように形成される。
　第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部を覆うように形成される。
　なお、第１の下地電極層３２ａは、積層体１２の第１の端面１２ｅの表面のみに配置されてもよいし、第２の下地電極層３２ｂは、積層体１２の第２の端面１２ｆの表面にのみ配置されてもよい。
　第３の下地電極層３２ｃは、積層体１２の第１の側面１２ｃの表面に配置され、第１の側面１２ｃから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部を覆うように形成される。
　第４の下地電極層３２ｄは、積層体１２の第２の側面１２ｄの表面に配置され、第２の側面１２ｄから延伸して第１の主面１２ａおよび第２の主面１２ｂのそれぞれの一部を覆うように形成される。
　なお、第３の下地電極層３２ｃは、積層体１２の第１の側面１２ｃの表面のみに配置されてもよいし、第４の下地電極層３２ｄは、積層体１２の第２の側面１２ｄの表面のみに配置されてもよい。
　下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　以下、下地電極層３２を上記の焼付け層、導電性樹脂層、薄膜層とした場合の各構成について説明する。
　（焼付け層の場合）
　焼付け層は、ガラス成分と金属成分とを含む。焼付け層のガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層の金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラス成分および金属成分を含む導電性ペーストを積層体１２に塗布して焼付けたものである。焼付け層は、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極層１６および誘電体層１４を有する積層チップを焼成して積層体１２を得た後に、積層体１２に導電性ペーストを塗布して焼付けたものでもよい。なお、焼付け層を内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりに誘電体材料を添加したものを焼き付けて焼付け層を形成することが好ましい。
　第１の端面１２ｅに位置する第１の下地電極層３２ａの高さ方向ｘ中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向の厚みは、２０μｍ以上５０μｍ以下程度であることが好ましい。
　また、第２の端面１２ｆに位置する第２の下地電極層３２ｂの高さ方向ｘ中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向の厚みは、２０μｍ以上５０μｍ以下程度であることが好ましい。
　第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部上に下地電極層３２を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第１の下地電極層３２ａである長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、５μｍ以上２０μｍ以下程度であることが好ましい。
　また、第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部上に下地電極層３２を設ける場合には、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ上に位置する第２の下地電極層３２ｂである長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、５μｍ以上２０μｍ以下程度であることが好ましい。
　（導電性樹脂層の場合）
　導電性樹脂層は、複数層であってもよい。
　導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体１２上に直接配置されてもよい。
　導電性樹脂層は、熱硬化性樹脂および金属を含む。
　導電性樹脂層は、下地電極層３２上を完全に覆っていてもよいし、下地電極層３２の一部を覆っていてもよい。
　導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金を使用することができる。
　また、金属粉の表面にＡｇコーティングされた金属粉を使用することもできる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性金属にＡｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　さらに、導電性樹脂層に含まれる金属としては、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。
　なお、導電性樹脂層に含まれる金属としては、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。
　導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってもよい。
　導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。
　導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　導電性樹脂層の樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。硬化剤としては、ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
　第１の端面１２ｅおよび第２の端面１２ｆに位置する積層体１２の高さ方向ｘ中央部に位置する導電性樹脂層の厚み（最も厚い部分）は、例えば、２０μｍ以上７０μｍ以下程度であることが好ましい。
　（薄膜層の場合）
　下地電極層３２として薄膜層を設ける場合は、薄膜層は、スパッタリング法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
　めっき層３４は、第１のめっき層３４ａ、第２のめっき層３４ｂ、第３のめっき層３４ｃおよび第４のめっき層３４ｄを含む。
　第１のめっき層３４ａ、第２のめっき層３４ｂ、第３のめっき層３４ｃおよび第４のめっき層３４ｄとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　第１のめっき層３４ａは、第１の下地電極層３２ａを覆うように配置される。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを覆うように配置される。
　第３のめっき層３４ｃは、第３の下地電極層３２ｃを覆うように配置される。
　第４のめっき層３４ｄは、第４の下地電極層３２ｄを覆うように配置される。
　めっき層３４は、複数層により形成されていてもよい。この場合、めっき層３４は、下地電極層３２上に形成されるＮｉめっきによる下層めっき層と、下層めっき層上に形成されるＳｎめっきによる上層めっき層の２層構造であることが好ましい。
　すなわち、第１のめっき層３４ａは、第１の下層めっき層と、第１の下層めっき層の表面に位置する第１の上層めっき層とを有する。
　第２のめっき層３４ｂは、第２の下層めっき層と、第２の下層めっき層の表面に位置する第２の上層めっき層とを有する。
　第３のめっき層３４ｃは、第３の下層めっき層と、第３の下層めっき層の表面に位置する第２の上層めっき層とを有する。
　第４のめっき層３４ｄは、第４の下層めっき層と、第４の下層めっき層の表面に位置する第２の上層めっき層とを有する。
　Ｎｉめっきによる下層めっき層は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させて、容易に実装することができるようにするために用いられる。
　めっき層一層あたりの厚みは、１．０μｍ以上、６．０μｍ以下であることが好ましい。
　なお、めっき層３４が３層構造である場合は、下地電極層３２上に形成されるＳｎめっきによる下層めっき層と、下層めっき層上に形成されるＮｉめっきによる中層めっき層と、中層めっき層上に形成されるＳｎめっきによる上層めっき層である場合が好ましい。
　なお、下地電極層３２を設けずにめっき層だけで外部電極３０を形成してもよい。
　以下、図示はしていないが、下地電極層３２を設けずにめっき層を設ける構造について説明する。
　第１の外部電極３０ａないし第４の外部電極３０ｄのいずれかまたはそれぞれは、下地電極層３２が設けられず、めっき層が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０は、第１の内部電極層１６ａと、第２の内部電極層１６ｂに電気的に接続されるめっき層を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層が形成されてもよい。
　なお、下地電極層３２を設けずに積層体１２上に直接めっき層を形成する場合は、下地電極層３２の厚みを削減した分を低背化、すなわち、薄型化または積層体１２の厚み、すなわち内層部１８の厚みに転化できるため、薄型チップの設計自由度を向上させることができる。
　めっき層は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。下層めっき電極および上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属または当該金属を含む合金を含むことが好ましい。
　更に、下層めっき電極は、半田バリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、半田濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
　また、例えば、第１の内部電極層１６ａおよび第２の内部電極層１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極３０ａないし第４の外部電極３０ｄはそれぞれ、下層めっき電極のみで構成されてもよい。めっき層は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
　ここで、下地電極層３２を設けずにめっき層だけで外部電極３０を形成する場合、下地電極層３２を設けずに配置するめっき層の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
　さらに、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａないし第４の外部電極３０ｄを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
　積層セラミックコンデンサ１０の寸法は、特に限定されないが、長さ方向ｚのＬ寸法が１．０ｍｍ以上１．６ｍｍ以下、幅方向ｙのＷ寸法が０．５ｍｍ以上０．８ｍｍ以下、高さ方向ｘのＴ寸法が０．３ｍｍ以上０．６ｍｍ以下である。なお、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
　図１に示す積層セラミックコンデンサ１０は、第２の内部電極層１６ｂが、第１の内部電極層１６ａと対向する第２の対向部２６ｂと、第２の対向部２６ｂから延び、第１の側面１２ｃに引き出される第１の延長部２８ａと、第２の対向部２６ｂから延び、第２の側面１２ｄに引き出される第２の延長部２８ｂと、を有し、第１の延長部２８ａの一部または全部が、第２の主面１２ｂに向くように屈曲して配置され、第２の延長部２８ｂの一部または全部が、第２の主面１２ｂに向くように屈曲して配置されることにより、積層セラミックコンデンサ１０が実装基板に実装されたとき、上層（第１の主面１２ａ）よりの第２の内部電極層１６ｂから実装基板までの電流経路を、従来例より短くとることができる。
　これにより、積層セラミックコンデンサにおける低ＥＳＬ特性を向上させることが可能となる。
２．積層セラミックコンデンサの実装構造
　続いて、この発明の第１の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１０の実装構造５０について説明する。
　図１１は、この発明の実施の形態に係る積層セラミックコンデンサの実装構造の一例を示すＬＴ断面図である。図１２は、この発明の実施の形態に係る積層セラミックコンデンサの実装構造の一例を示すＷＴ断面図である。
　本実施の形態に係る積層セラミックコンデンサの実装構造５０は、図１１および図１２に示すように、本実施の形態に係る積層セラミックコンデンサ１０と実装基板５２とを含む。実装基板５２は、基板のコア材５４及び導体ランド５６を含む。基板のコア材５４は、例えば、ガラス布（クロス）とガラス不織布とを混ぜ合わせた基材にエポキシ樹脂やポリイミド樹脂を含浸させた材料からなる基板、またはセラミックスとガラスとを混合したシートを焼き付けて製造するセラミックス基板により構成される。なお、基板のコア材５４は、単層からなる基板であっても、複数層を積層してなる基板として構成されていてもよい。
　基板のコア材５４の厚みは特に限定されないが、例えば、２００μｍ以上８００μｍ以下とすることが好ましい。
　基板のコア材５４の一方の主面は、導体ランド５６が配設されるとともに積層セラミックコンデンサ１０の実装面となる基板側実装面５４ａを構成する。
　導体ランド５６は、第１の導体ランド５６ａ、第２の導体ランド５６ｂ、第３の導体ランド５６ｃ、及び第４の導体ランド５６ｄを含む。
　第１の導体ランド５６ａは、接合材５８によって積層セラミックコンデンサ１０の第１の外部電極３０ａと電気的に接続されるとともに機械的に接合される部位である。第２の導体ランド５６ｂは、接合材５８によって積層セラミックコンデンサ１０の第２の外部電極３０ｂと電気的に接続されるとともに機械的に接合される部位である。第３の導体ランド５６ｃは、接合材５８によって積層セラミックコンデンサ１０の第３の外部電極３０ｃと電気的に接続されるとともに機械的に接合される部位である。第４の導体ランド５６ｄは、接合材５８によって積層セラミックコンデンサ１０の第４の外部電極３０ｄと電気的に接続されるとともに機械的に接合される部位である。
　なお、導体ランド５６は、基板のコア材５４の基板側実装面５４ａの反対側の主面に設けるようにしてもよい。
　導体ランド５６の材質は特に限定されないが、例えば、銅、金、パラジウム、白金などの金属を用いることができる。また、導体ランド５６の厚み、すなわち高さ方向ｘにおける寸法は、特に限定されないが、例えば、２０μｍ以上２００μｍ以下とすることが好ましい。接合材５８は、例えば、高耐熱用エポキシ系接着剤を用いることができる。
　なお、上記の説明において、実装基板５２は本発明の実装基板に相当する。基板のコア材５４は本発明の基板のコア材に相当する。基板側実装面５４ａは本発明の実装面に相当する。複数の導体ランド５６は本発明の複数の接続導体に相当する。ただし、本発明の接続導体は、いわゆるランドのほか、積層セラミックコンデンサと実装基板との間に設けられて両者を電気的に接続可能な導体であれば、その他の用途、機能、形状、名称等によって限定されるものではない。
　図１１および図１２に示す積層セラミックコンデンサの実装構造５０は、積層セラミックコンデンサ１０の第２の主面１２ｂを基板側実装面５４ａに相対させるように実装基板５２に実装される。
　図１１および図１２積層セラミックコンデンサの実装構造５０は、図１に示す積層セラミックコンデンサ１０の種々の作用をそのまま反映して、積層セラミックコンデンサ１０の第２の内部電極層１６ｂから実装基板５２までの電流経路を、従来例より短くとることができる。その結果、本発明に係る積層セラミックコンデンサ１０の種々の効果を反映して、積層セラミックコンデンサの実装構造５０における低ＥＳＬ特性を向上させる効果を奏する。
３．積層セラミックコンデンサの製造方法
　次に、本発明にかかる積層セラミックコンデンサの製造方法について説明する。
　まず、誘電体層用の誘電体シートおよび内部電極用の導電性ペーストが準備される。誘電体シートおよび内部電極層用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。
　誘電体シート上に、内部電極層用の導電性ペーストが、たとえば、スクリーン印刷やグラビア印刷などにより所定のパターンで印刷される。これにより、第１の内部電極層のパターンが形成された誘電体シート、および第２の内部電極層のパターンが形成された誘電体シートが準備される。
　より具体的には、第１の内部電極層を印刷するためのスクリーン版と、第２の内部電極層を印刷するためのスクリーン版を別々に準備し、２種類のスクリーン版をそれぞれ別々に印刷できる印刷機を使用して、それぞれの内部電極層のパターンを印刷することができる。
　ここで、所望の構造が得られるように、第１の内部電極層と第２の内部電極層が印刷されたシートを積層することで、内層部１８となる部分が形成される。このとき、第１の内部電極層が印刷されたシートは、第２の内部電極層が印刷されたシートよりも多く、かつ、第１の内部電極層が印刷されたシートは、２枚以上連続して積層される。
　次に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の主面側の第２の主面側外層部２０ｂとなる部分が形成される。その後、上述の工程により形成された内層部１８となる部分を第２の主面側外層部２０ｂとなる部分の上に積層し、この内層部１８となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第１の主面側の第１の主面側外層部２０ａとなる部分が形成される。これにより、積層シートが作製される。
　このとき、第１の内部電極層のパターンが形成された誘電体シートを複数枚積層したのち、第２の内部電極層のパターンが形成された誘電体シートを１枚積層するが、積み終わりに行くにつれ、つまり、第１の主面に行くにつれ、積層圧力を弱くしたり、圧着時間を短くしたりすることで、第２の主面側に比べて第１の主面側の各誘電体シートの硬度が柔らかくなっているため、積層シートのプレス時に、第２の内部電極層の第１の延長部および第２の延長部となる部分が屈曲し、屈曲度を大きくすることができる。
　続いて、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックが作製される。このとき、積層ブロックの上下に、厚み０．１ｍｍ以上０．２ｍｍ以下のラバーを挟んでプレスすることで、第１の延長部および第２の延長部となる部分が屈曲する。
　次に、積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
　そして、切り出された積層チップが焼成されることにより、積層体１２が作製される。焼成温度は、誘電体層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　（下地電極層）
　続いて、焼成して得られた積層体１２の第１の側面１２ｃ上に第３の外部電極３０ｃの第３の下地電極層３２ｃが形成され、積層体１２の第２の側面１２ｄ上に第４の外部電極３０ｄの第４の下地電極層３２ｄが形成される。
　下地電極層３２として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　ここで、焼付け層の形成方法としては、様々な方法を用いることができる。たとえば、導電性ペーストをスリットから押し出して塗布する工法を用いることができる。この工法の場合、導電性ペーストの押し出し量を多くすることで、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成することができる。
　また、ローラー転写法を用いて形成することもできる。ローラー転写法の場合、第１の側面１２ｃ上および第２の側面１２ｄ上だけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成するとき、ローラー転写の際の押し付け圧力を強くすることで第１の主面１２ａの一部および第２の主面１２ｂの一部にまで下地電極層３２を形成することが可能となる。
　次に、焼成して得られた積層体１２の第１の端面１２ｅ上に第１の外部電極３０ａの第１の下地電極層３２ａが形成され、積層体１２の第２の端面１２ｆ上に第２の外部電極３０ｂの第２の下地電極層３２ｂが形成される。
　第３の外部電極３０ｃおよび第４の外部電極３０ｄの各下地電極層３２の形成時と同様、第１の下地電極層３２ａおよび第２の下地電極層３２ｂとして焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを塗布し、その後、焼付け処理を行い、下地電極層３２として焼付け層が形成される。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　導電性ペーストを塗布する方法として、ディップ法を用いることで、第１の下地電極層３２ａは、第１の端面１２ｅだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部にまで延びるように形成することができ、同様に、第２の下地電極層３２ｂは、第２の端面１２ｆだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部、第１の側面１２ｃの一部および第２の側面１２ｄの一部にまで延びるように形成することができる。
　また、第１の外部電極３０ａおよび第２の外部電極３０ｂの下地電極層３２として焼付け層の形成方法としては、導電性ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
　なお、焼付け処理に関しては、第３の外部電極３０ｃの第３の下地電極層３２ｃ、第４の外部電極３０ｄの第４の下地電極層３２ｄ、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂを同時に焼付けてもよいし、第３の外部電極３０ｃの第３の下地電極層３２ｃおよび第４の外部電極３０ｄの第４の下地電極層３２ｄと、第１の外部電極３０ａの第１の下地電極層３２ａおよび第２の外部電極３０ｂの第２の下地電極層３２ｂとを、それぞれ別々に焼付けてもよい。
　（導電性樹脂層）
　なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体１２上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体１２上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　なお、導電性樹脂ペーストの塗布方法としては、下地電極層３２を焼付け層で形成する方法と同様、たとえば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
　（薄膜層）
　また、下地電極層３２を薄膜層で形成する場合は、マスキングなどを行い、外部電極３０を形成したいところにスパッタリング法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とする。
　（めっき電極）
　さらに、下地電極層３２を設けずに積層体１２の内部電極層１６が露出する第１の引出部２７ａ、第２の引出部２７ｂ、第１の延長部２８ａおよび第２の延長部２８ｂにめっき電極を設けてもよい。その場合は、以下の方法で形成することができる。
　積層体１２の第１の端面１２ｅおよび第２の端面１２ｆにめっき処理を施し、第１の内部電極層１６ａの露出部である第１の引出部２７ａ上および第２の引出部２７ｂ上に下層めっき電極を形成する。同様に、積層体１２の第１の側面１２ｃおよび第２の側面１２ｄにめっき処理を施し、第２の内部電極層１６ｂの露出部である第１の延長部２８ａ上および第２の延長部２８ｂ上に下層めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　続いて、必要に応じて、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層３４が形成される。
　より詳細には、本実施の形態では焼付け層である下地電極層３２上に下層めっき層としてＮｉめっき層が形成され、上層めっき層としてＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。従って、通常は、電解めっきを採用することが好ましい。
　上述のようにして、本実施の形態にかかる積層セラミックコンデンサ１０が製造される。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
＜１＞
　積層された複数の誘電体層を有し、高さ方向に相対する第１の主面及び第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面及び第２の側面と、前記高さ方向及び前記幅方向に直交する長さ方向に相対する第１の端面及び第２の端面と、を有する積層体と、
　前記複数の誘電体層上に配置され、前記第１の端面および前記第２の端面に引き出された複数の第１の内部電極層と、
　前記複数の誘電体層上に配置され、前記第１の側面および前記第２の側面に引き出された複数の第２の内部電極層と、
　前記第１の端面上に配置されており、前記第１の内部電極層に接続される第１の外部電極と、
　前記第２の端面上に配置されており、前記第１の内部電極層に接続される第２の外部電極と、
　前記第１の側面上に配置されており、前記第２の内部電極層に接続される第３の外部電極と、
　前記第２の側面上に配置されており、前記第２の内部電極層に接続される第４の外部電極と、
を備え、
　前記第１の内部電極層は、前記第２の内部電極層と対向する第１の対向部と、前記第１の対向部から延び、前記第１の端面に引き出される第１の引出部と、前記第１の対向部から延び、前記第２の端面に引き出される第２の引出部と、を有し、
　前記第２の内部電極層は、前記第１の内部電極層と対向する第２の対向部と、前記第２の対向部から延び、前記第１の側面に引き出される第１の延長部と、前記第２の対向部から延び、前記第２の側面に引き出される第２の延長部と、を有し、
　前記第１の延長部の一部または全部が、前記第２の主面に向くように屈曲して配置され、前記第２の延長部の一部または全部が、前記第２の主面に向くように屈曲して配置される、
積層セラミックコンデンサ。
＜２＞
　前記第２の対向部と第１の延長部または前記第２の延長部との間の境界点と第２の主面１２ｂとの距離をｌ1とし、側面に引き出された前記第１の延長部または前記第２の延長部の露出点と前記第２の主面との距離をｌ2としたとき、
　屈曲度は、
　　　　　　屈曲度＝ｌ1－ｌ2／ｌ1
により定義され
　前記第１の延長部および前記第２の延長部は、前記第２の主面に近づくにつれて屈曲度が小さくなっている、＜１＞に記載の積層セラミックコンデンサ。
＜３＞
　前記屈曲度は、０．１２以下である、＜２＞に記載の積層セラミックコンデンサ。
＜４＞
　前記第１の延長部および前記第２の延長部の屈曲し始める点を屈曲始点としたとき、
　前記屈曲始点は、前記第２の主面に近づくにつれて前記第２の対向部よりに配置されている、＜１＞ないし＜３＞のいずれかに記載の積層セラミックコンデンサ。
＜５＞
　前記第１の延長部および前記第２の延長部の屈曲し終わる点を屈曲終点としたとき、
　前記屈曲終点は、前記第２の主面に近づくにつれて前記第２の対向部よりに配置されている、＜１＞ないし＜４＞のいずれかに記載の積層セラミックコンデンサ。
＜６＞
　前記第２の内部電極層は、２枚以上５０枚以下である、＜１＞ないし＜５＞のいずれかに記載の積層セラミックコンデンサ。
＜７＞
　前記第１の内部電極層を挟むように配置された前記第２の内部電極層の前記第２の対向部と最も近い他の前記第２の内部電極層の前記第２の対向部との前記積層体の高さ方向の距離は、０．０８ｍｍ以上０．５４０ｍｍ以下である、＜１＞ないし＜６＞のいずれかに記載の積層セラミックコンデンサ。
＜８＞
　前記第１の内部電極層の厚みは、０．５μｍ以上１．１μｍ以下である、＜１＞ないし＜７＞のいずれかに記載の積層セラミックコンデンサ。
＜９＞
　実装基板と、
　前記実装基板に実装された積層セラミックコンデンサと、を備え、
　前記積層セラミックコンデンサは請求項１ないし請求項８のいずれかに記載の積層セラミックコンデンサであり、
　前記実装基板は、基板のコア材と、
　前記コア材上に配置された前記第１の外部電極と接続される第１の接続導体と、
　前記コア材上に配置された前記第２の外部電極と接続される第２の接続導体と、
　前記コア材上に配置された前記第３の外部電極と接続される第３の接続導体と、
　前記コア材上に配置された前記第４の外部電極と接続される第４の接続導体と、
を有し、
　前記積層セラミックコンデンサは、前記第２の主面が前記実装基板側に向くように実装される、積層セラミックコンデンサの実装構造。
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の主面
　１２ｂ　第２の主面
　１２ｃ　第１の側面
　１２ｄ　第２の側面
　１２ｅ　第１の端面
　１２ｆ　第２の端面
　１４　誘電体層
　１６　内部電極層
　１６ａ　第１の内部電極層
　１６ｂ　第２の内部電極層
　１８　内層部
　１９　容量形成部
　２０ａ　第１の主面側外層部
　２０ｂ　第２の主面側外層部
　２２ａ　第１の側面側外層部
　２２ｂ　第２の側面側外層部
　２４ａ　第１の端面側外層部
　２４ｂ　第２の端面側外層部
　２５　内部電極積層部
　２５ａ　第１の内部電極積層部
　２５ｂ　第２の内部電極積層部
　２５ｃ　第３の内部電極積層部
　２６ａ　第１の対向部
　２６ｂ　第２の対向部
　２７ａ　第１の引出部
　２７ｂ　第２の引出部
　２８ａ　第１の延長部
　２８ｂ　第２の延長部
　２９ａ　第１の屈曲部
　２９ｂ　第２の屈曲部
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３０ｃ　第３の外部電極
　３０ｄ　第４の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３２ｃ　第３の下地電極層
　３２ｄ　第４の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　３４ｃ　第３のめっき層
　３４ｄ　第４のめっき層
　５０　積層セラミックコンデンサの実装構造
　５２　実装基板
　５４　コア材
　５４ａ　基板側実装面
　５６　導体ランド
　５６ａ　第１の導体ランド
　５６ｂ　第２の導体ランド
　５６ｃ　第３の導体ランド
　５６ｄ　第４の導体ランド
　５８　接合材
　Ｐ1　境界点
　Ｐ2　露出点
　Ｐ3　屈曲始点
　Ｐ4　屈曲終点
　ｘ　高さ方向
　ｙ　幅方向
　ｚ　長さ方向

Claims (9)

  1. 　積層された複数の誘電体層を有し、高さ方向に相対する第１の主面及び第２の主面と、前記高さ方向に直交する幅方向に相対する第１の側面及び第２の側面と、前記高さ方向及び前記幅方向に直交する長さ方向に相対する第１の端面及び第２の端面と、を有する積層体と、
    　前記複数の誘電体層上に配置され、前記第１の端面および前記第２の端面に引き出された複数の第１の内部電極層と、
    　前記複数の誘電体層上に配置され、前記第１の側面および前記第２の側面に引き出された複数の第２の内部電極層と、
    　前記第１の端面上に配置されており、前記第１の内部電極層に接続される第１の外部電極と、
    　前記第２の端面上に配置されており、前記第１の内部電極層に接続される第２の外部電極と、
    　前記第１の側面上に配置されており、前記第２の内部電極層に接続される第３の外部電極と、
    　前記第２の側面上に配置されており、前記第２の内部電極層に接続される第４の外部電極と、
    を備え、
    　前記第１の内部電極層は、前記第２の内部電極層と対向する第１の対向部と、前記第１の対向部から延び、前記第１の端面に引き出される第１の引出部と、前記第１の対向部から延び、前記第２の端面に引き出される第２の引出部と、を有し、
    　前記第２の内部電極層は、前記第１の内部電極層と対向する第２の対向部と、前記第２の対向部から延び、前記第１の側面に引き出される第１の延長部と、前記第２の対向部から延び、前記第２の側面に引き出される第２の延長部と、を有し、
    　前記第１の延長部の一部または全部が、前記第２の主面に向くように屈曲して配置され、前記第２の延長部の一部または全部が、前記第２の主面に向くように屈曲して配置される、
    積層セラミックコンデンサ。
  2. 　前記第２の対向部と第１の延長部または前記第２の延長部との間の境界点と第２の主面１２ｂとの距離をｌ1とし、側面に引き出された前記第１の延長部または前記第２の延長部の露出点と前記第２の主面との距離をｌ2としたとき、
    　屈曲度は、
    　　　　　　屈曲度＝ｌ1－ｌ2／ｌ1
    により定義され
    　前記第１の延長部および前記第２の延長部は、前記第２の主面に近づくにつれて屈曲度が小さくなっている、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記屈曲度は、０．１２以下である、請求項２に記載の積層セラミックコンデンサ。
  4. 　前記第１の延長部および前記第２の延長部の屈曲し始める点を屈曲始点としたとき、
    　前記屈曲始点は、前記第２の主面に近づくにつれて前記第２の対向部よりに配置されている、請求項１ないし請求項３のいずれかに記載の積層セラミックコンデンサ。
  5. 　前記第１の延長部および前記第２の延長部の屈曲し終わる点を屈曲終点としたとき、
    　前記屈曲終点は、前記第２の主面に近づくにつれて前記第２の対向部よりに配置されている、請求項１ないし請求項４のいずれかにに記載の積層セラミックコンデンサ。
  6. 　前記第２の内部電極層は、２枚以上５０枚以下である、請求項１ないし請求項５のいずれかにに記載の積層セラミックコンデンサ。
  7. 　前記第１の内部電極層を挟むように配置された前記第２の内部電極層の前記第２の対向部と最も近い他の前記第２の内部電極層の前記第２の対向部との前記積層体の高さ方向の距離は、０．０８ｍｍ以上０．５４０ｍｍ以下である、請求項１ないし請求項６のいずれかにに記載の積層セラミックコンデンサ。
  8. 　前記第１の内部電極層の厚みは、０．５μｍ以上１．１μｍ以下である、請求項１ないし請求項７のいずれかにに記載の積層セラミックコンデンサ。
  9. 　実装基板と、
    　前記実装基板に実装された積層セラミックコンデンサと、を備え、
    　前記積層セラミックコンデンサは請求項１ないし請求項８のいずれかに記載の積層セラミックコンデンサであり、
    　前記実装基板は、基板のコア材と、
    　前記コア材上に配置された前記第１の外部電極と接続される第１の接続導体と、
    　前記コア材上に配置された前記第２の外部電極と接続される第２の接続導体と、
    　前記コア材上に配置された前記第３の外部電極と接続される第３の接続導体と、
    　前記コア材上に配置された前記第４の外部電極と接続される第４の接続導体と、
    を有し、
    　前記積層セラミックコンデンサは、前記第２の主面が前記実装基板側に向くように実装される、積層セラミックコンデンサの実装構造。
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